JP2896364B2 - 不揮発性半導体メモリ素子の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ素子の製造方法に関し、特に単純積層構造のセル構
成を有する、金属コンタクトの必要ない不揮発性半導体
メモリ素子の製造方法に関する。

【０００２】

【従来の技術】最近、フラッシュＥＥＰＲＯＭ(Flash E
lectrically Erasable ProgrammableRead Only Memory)
及びフラッシュメモリカード(flash memory card)等へ
の不揮発性半導体メモリの応用が拡大されるに伴い、こ
の不揮発性半導体メモリに関する研究開発が行われてい
る。

【０００３】フラッシュＥＥＰＲＯＭ、ＥＥＰＲＯＭ等
の不揮発性半導体メモリをデータ貯蔵メディア(mass st
orage media)として使用する場合の最も大きな問題点
は、メモリのビット当たりのコスト(cost-per-bit)が非
常に高いという点である。さらに、ポータブル(portabl
e)製品への応用のためには低電力消耗型のチップ(chip)
が要求される。ビット当たりのコストを低めるために、
マルチビットセル(multibit-per-cell)に関する研究が
最近盛んに行われている。

【０００４】従来の不揮発性半導体メモリの集積度はメ
モリセルの数と一対一の対応関係にある。これに反し
て、マルチビットセルは、１つのメモリセルに１ビット
以上のデータを格納することで、メモリセルのサイズを
小さくすることなく、データの記憶量を高めることがで
きる。マルチビットセルを具現するためには、各メモリ
セルに３個以上のしきい値電圧レベル(threshold volta
ge level)をプログラムする必要がある。例えば、１つ
のセル当たりに２ビットのデータを格納するためには、
２² ＝４、つまり４段階のしきい値電圧レベルを用いて
各セルがプログラムされる。この際、４段階のしきい値
電圧レベルは論理的に００、０１、１０、１１の各ロジ
ック状態に対応している。マルチレベルプログラムにお
ける最も大きな課題は、各しきい値電圧レベルが統計的
な分布を有するという点であり、この分布値は約０．５
Ｖである。従って、各々のしきい値電圧レベルを正確に
調節して分布値を低減させることにより、より多くのし
きい値電圧レベルをプログラムでき、１つのセルに格納
されるデータのビット数も増加する。

【０００５】上記電圧分布を低減させるための一方法と
して、プログラムと照会（ベリファイ）とを繰り返しな
がらプログラムを行う方法がある。この方法では、所望
のしきい値電圧レベルにて不揮発性半導体メモリセルを
プログラムするべく、一連のプログラム電圧パルスをセ
ルに印加する。そして、セルが所望のしきい値電圧レベ
ルに達したか否かを照会するために、各電圧パルス間で
読み取り動作が行われる。各照会中に、照会されたしき
い値電圧レベル値が所望のしきい電圧レベル値に達した
ら、プログラミング過程を終える。

【０００６】このようにプログラムと照会とを繰り返し
行う方法では、有限なプログラム電圧パルス幅に起因す
るしきい値電圧レベルのエラーの分布を低減し難い。さ
らに、プログラムと照会を繰り返すアルゴリズムを回路
に具現した場合、チップの周辺回路の面積が増加すると
ともに、プログラム時間が長くなるという問題点があ
る。

【０００７】一般に、フラッシュＥＥＰＲＯＭ及びＥＥ
ＰＲＯＭ等の不揮発性半導体メモリ素子の集積度を決め
るメモリセルの有効セルのサイズ(effective cell siz
e)は、セルのサイズとセルのアレイ構造の２要素により
決定される。不揮発性半導体メモリセルの中における最
小のセル構造は単純積層構造(simple stacked-gate str
ucture)である。

【０００８】図１ａは一般的な不揮発性半導体メモリセ
ルの回路図あるいは記号であり、図１ｂは一般的な単純
積層型の不揮発性半導体メモリセルの構造断面図であ
る。図１ａに示すように、不揮発性半導体メモリセル
は、コントロールゲート５、フローティングゲート３、
ソース６ａ、チャネル領域７、及びドレイン６ｂから構
成される。

【０００９】このように構成された不揮発性半導体メモ
リセルにおいては、プログラムに充分な電圧をコントロ
ールゲート５及びドレイン６ｂに印加すると、ドレイン
６ｂとソース６ａとの間に電流が流れる。電流を参照電
流と比較して、その電流が参照電流と等しい或いは参照
電流よりも小さい値に達したとき、プログラム完了信号
が発生される。

【００１０】図１ｂに示すように、ｐ型の半導体基板１
上にトンネル酸化膜２を介してフローティングゲート３
が形成され、フローティングゲート３上にコントロール
ゲート５が形成される。コントロールゲート５とフロー
ティングゲート３との間には誘電体膜４が形成され、フ
ローティングゲート３の両側におけるｐ型の半導体基板
１の表面にはｎ型のソース領域６ａとドレイン領域６ｂ
が形成される。

【００１１】このようにして構成された一般的な単純積
層型の不揮発性半導体メモリセルは、有効セルのサイズ
及びコントロールゲート５の結合定数値もが小さい。こ
のため、有効セルのサイズを小さくすればする程、結合
定数もさらに小さくなる。従って、有効セルのサイズが
小さくなることを防止するために、誘電体膜４をＯＮＯ
(Oxide Nitride Oxide)膜で形成することが考えられる
が、製造工程が複雑で、高温熱処理(high annealing)工
程が必要となる。

【００１２】以下、添付図面に基づき従来の不揮発性半
導体メモリ素子を説明する。図２は、従来の不揮発性半
導体メモリセルのアレイを示す回路図であり、図３は単
純積層構造を有し、金属コンタクトの必要ない従来の不
揮発性半導体メモリセルのアレイを示す回路図であり、
図４はソースとドレインを分離した、金属コンタクトの
必要ない従来の不揮発性半導体メモリセルのアレイを示
す回路図である。

【００１３】図２に示すように、行方向に配置された複
数のセルのコントロールゲートにはワードライン１０が
接続され、複数のワードライン１０に垂直な方向におい
て各セルのドレインラインに複数のメタルビットライン
９が接続され、ワードライン１０と同方向において２本
のワードライン１０毎に各セルのソースラインに一本の
共通ソースライン１１が接続されている。この構成で
は、２つのセルに対して１つのメタルコンタクト８が必
要となるので、そのメタルコンタクト８を考慮に入れる
と、メモリセルの有効セルサイズはメタルコンタクト８
のピッチによって大きくなるという問題がある。

【００１４】メタルコンタクトの数を減少させ得る、す
なわち、メタルコンタクトのない不揮発性半導体メモリ
素子が開発された。このメタルコンタクトの必要ない不
揮発性半導体メモリ素子では、ビットラインを別の金属
ラインとして形成せず、ソース／ドレイン不純物領域が
ビットラインとして利用される。

【００１５】図３に示すように不揮発性半導体メモリセ
ルアレイは、行方向の各セルのコントロールゲートに接
続された複数のワードライン１０と、ワードライン１０
に垂直な方向において互いに一定の間隙をあけて複数個
のスクェアを形成するように配置された複数のビットラ
イン１３と、各スクェアに１つずつ配置される複数個の
不揮発性半導体メモリセルとから構成される。ビットラ
イン１３に選択トランジスタ１２が交互に接続され、各
選択トランジスタ１２に垂直な方向において通常３２個
或いはそれ以上の不揮発性半導体メモリセル毎にメタル
コンタクト８が配置されている。このような構成では有
効セルサイズが小さくなる。ここで、ビットライン１３
は半導体基板（図示せず）上にソース又はドレイン拡散
領域として形成され、各ビットライン１３は隣接のセル
のドレイン又はソースに共有される。

【００１６】しかし、コンタクトの必要ない不揮発性半
導体メモリセルのアレイにおいては、ワードライン１０
方向へ隣接する２つのセルが全く同じバイアス条件を受
けるため、プログラム時に隣接する２つのセルのうち選
択されないセルがプログラム又は消去されるというプロ
グラムディスターブ(program disturb)現象が生じる。
特に、低電力動作時においてトンネリングを利用したプ
ログラムは不可能である。

【００１７】トンネリングプログラムを可能にするため
に、図４に示すような単純積層構造のセルから構成さ
れ、メタルコンタクトのないアレイが提案されている。
すなわち、列方向に一定の間隙をあけて複数個のメタル
データライン９が配置され、複数個のメタルデータライ
ン９と同方向に、隣接のセルの間の各拡散ビットライン
が分離されたソースライン１５とドレインライン１４が
配置されている。各メタルデータライン９に一本のメタ
ルコンタクト８が連結され、コントロールゲートは、ソ
ースビットライン１５とドレインビットライン１４とに
直交するワードライン１０に連結される。しかし、上記
のような構造では、ビットラインの分離によって単位セ
ルのサイズの増加を回避することができない。

【００１８】図５は、分離ゲートを有する、チャネル分
離型の従来の不揮発性半導体メモリセルを示す構造断面
図であり、図６ａはチャネル分離型の従来の不揮発性半
導体メモリセルを示す構造断面図であり、図６ｂは図６
ａのチャネル幅方向における不揮発性半導体メモリセル
を示す構造断面図である。

【００１９】図５に示すように、チャネル分離型のセル
(spilt-channel cell)は、選択ゲート１７を有し、非対
称構造に形成されている。すなわち、ｐ型の半導体基板
１上にトンネル酸化膜２を介してフローティングゲート
３が形成され、フローティングゲート３上にコントロー
ルゲート５が形成される。そして、コントロールゲート
５及び半導体基板１上に絶縁膜１６を介して選択ゲート
１７が形成される。コントロールゲート５とフローティ
ングゲート３との間には誘電体膜４が形成され、フロー
ティングゲート３の一側のｐ型の半導体基板１の表面に
フローティングゲート３とオフセットされたソース領域
６ａが形成され、フローティングゲート３の他側のｐ型
の半導体基板１の表面にドレイン領域６ｂが形成され
る。

【００２０】上記チャネル分離型のセルにおいては、ホ
ットエレクトロン注入によるプログラム時のプログラム
ディスターブ現象が防止されるとともに、単純積層構造
のセルの他の問題点である過剰消去の問題も解決され
る。しかし、この場合には選択トランジスタ１７のゲー
ト構造に起因して単位セルのサイズが増加する問題が生
じる。

【００２１】図６ａに示すように、ｐ型の半導体基板１
上にトンネル酸化膜２を介してフローティングゲート３
が形成され、フローティングゲート３及び半導体基板１
上にコントロールゲート５が形成される。そして、コン
トロールゲート５とフローティングゲート３との間に誘
電体膜４が形成され、フローティングゲート３の一側の
ｐ型の半導体基板１の表面にフローティングゲート３と
オフセットされたソース領域６ａが形成され、フローテ
ィングゲート３の他側のｐ型の半導体基板１の表面にド
レイン領域６ｂが形成される。

【００２２】図６ｂに示すように、チャネル幅方向にお
いてｐ型の半導体基板１上に一定の間隔をあけて素子隔
離領域として用いられる複数のフィールド酸化膜１８が
形成され、フィールド酸化膜１８間における半導体基板
１上にゲート絶縁膜１９が形成される。ゲート絶縁膜１
９上に複数のフローティングゲート３が隣接するフィー
ルド酸化膜１８の一部を覆うように形成され、フローテ
ィングゲート３の所定領域上に誘電体膜４が形成され、
誘電体膜４上にコントロールゲート５が形成される。コ
ントロールゲート５上にゲートキャップ絶縁膜２０が形
成され、コントロールゲート５とゲートキャップ絶縁膜
２０の両側面に絶縁膜側壁２１が形成され、フィールド
酸化膜１８の表面及びゲートキャップ絶縁膜２０上に消
去ゲート１７が形成される。フローティングゲート３と
隣接する消去ゲート１７の側面との間にはトンネル酸化
膜２２が形成されている。

【００２３】ここで、各セルは、選択トランジスタとフ
ローティングゲート３を含む貯蔵トランジスタとが直列
に接続された構造である。このような構造では、ソース
とドレインとを替えることにより逆方向プログラムは生
じないため、プログラムディスターブ現象を防止するこ
とができる。さらに、選択トランジスタは、たとえ選択
されないワードラインのセルがデプレッションモードで
消去されても、選択トランジスタによってセルがｏｆｆ
されるので、過剰消去の問題はない。

【００２４】

【発明が解決しようとする課題】しかし、この種の従来
の不揮発性半導体メモリ素子においては、以下のような
問題点がある。

【００２５】単純積層構造のセルから構成される、メタ
ルコンタクトのないアレイは、最小の有効セルのサイズ
を提供可能であるが、実際にはプログラムディスターブ
現象によって、そのようなメモリセルアレイを実現する
ことは困難である。

【００２６】本発明は、上記のような問題点を解決する
ためになされたもので、プログラムディスターブ問題が
生じることがなく、かつ有効セルのサイズを低減し得る
メタルコンタクトのないアレイに適用可能な不揮発性半
導体メモリ素子の製造方法を提供することを目的とす
る。

【００２７】

【課題を解決するための手段】上記の目的を達成するた
めに請求項１に記載の不揮発性半導体メモリ素子の製造
方法は、第１導電型の半導体基板を用意する工程と、前
記半導体基板の全面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に一定の間隙をあけて複数の導電性
ラインを形成する工程と、前記各導電性ラインの側壁面
に第１側壁部を形成する工程と、前記複数の導電性ライ
ン間における半導体基板の表面に複数の第２導電型の不
純物領域を形成する工程と、前記複数の導電性ラインの
表面に誘電体膜を形成する工程と、前記複数の導電性ラ
インに対して垂直な方向における前記誘電体膜上に一定
の間隙をあけて複数のコントロールゲートラインとキャ
ップ絶縁膜を積層形成する工程と、前記複数のコントロ
ールゲートラインとキャップ絶縁膜の各側壁面に第２側
壁部を形成する工程と、前記複数のコントロールゲート
ラインと第２側壁部をマスクとして用いて、前記誘電体
膜と前記複数の導電性ラインの一部を選択的に食刻して
複数のフローティングゲートを形成する工程と、前記複
数のフローティングゲートの側壁面にトンネル絶縁膜を
形成する工程と、前記第２導電型の不純物領域の間にお
ける前記半導体基板の上方に前記第２の導電型の不純物
領域と平行な複数のプログラムラインを形成する工程と
を備える。

【００２８】請求項２に記載の発明は、請求項１に記載
の不揮発性半導体メモリ素子の製造方法において、前記
第１側壁部を形成する工程が、前記半導体基板の全面に
第１絶縁膜を形成する工程と、第１絶縁膜上における前
記導電性ラインの側壁面と近接する位置に第１側壁絶縁
膜を形成する工程と、前記第１側壁絶縁膜をマスクとし
て用いて前記第１絶縁膜の露出された部分を除去する工
程と、を含む。

【００２９】請求項３に記載の発明は、請求項１に記載
の不揮発性半導体メモリ素子の製造方法において、前記
誘電体膜は、前記導電性ラインの表面を熱酸化すること
により形成される。

【００３０】請求項４に記載の発明は、請求項１に記載
の不揮発性半導体メモリ素子の製造方法において、前記
第２導電型の不純物領域を形成する工程が、前記導電性
ライン及び第１側壁部をマスクとして用いて前記半導体
基板の表面に不純物イオンを注入する工程と、熱処理に
よって前記注入された不純物を拡散させるとともに、不
純物領域の表面を熱酸化させて前記不純物領域上に配置
されたゲート絶縁膜を他のゲート絶縁膜よりも厚く形成
する工程とを含む。

【００３１】請求項５に記載の発明は、請求項１に記載
の不揮発性半導体メモリ素子の製造方法において、前記
トンネル絶縁膜が、前記導電性ラインの側壁面を熱酸化
することにより形成される。

【００３２】請求項６に記載の発明は、第１導電型の半
導体基板を用意する工程と、前記半導体基板上にマトリ
ックス状に素子隔離膜を形成する工程と、前記半導体基
板の全面にゲート絶縁膜を形成する工程と、前記ゲート
絶縁膜上に一定の間隙をあけて前記各素子隔離膜を覆う
ように複数の導電性ラインを形成する工程と、前記各導
電性ラインの側壁面に第１側壁部を形成する工程と、前
記各導電性ラインの間における半導体基板の表面に複数
の第２導電型の不純物領域を形成する工程と、前記複数
の導電性ラインの表面に誘電体膜を形成する工程と、前
記複数の導電性ラインに対して垂直な方向における前記
誘電体膜上に一定の間隙をあけて複数のコントロールゲ
ートラインとキャップ絶縁膜を積層形成する工程と、前
記複数のコントロールゲートラインとキャップ絶縁膜の
各側壁面に第２側壁部を形成する工程と、前記複数のコ
ントロールゲートラインと前記第２側壁部をマスクとし
て用いて、前記誘電体膜と前記複数の導電性ラインの一
部を選択的に食刻して複数のフローティングゲートを形
成する工程と、前記複数のフローティングゲートの側壁
面にトンネル絶縁膜を形成する工程と、前記不純物領域
の間における前記半導体基板の上方に前記不純物領域と
平行な複数のプログラムゲートラインを形成する工程と
を備える。

【００３３】

【発明の実施の形態】以下、添付図面に基づき本発明の
一実施の形態の不揮発性半導体メモリ素子及びその製造
方法をより詳細に説明する。

【００３４】図７は本発明の一実施の形態の不揮発性半
導体メモリセルの回路図であり、図８は本発明の一実施
の形態の不揮発性半導体メモリセルのアレイを示す回路
図である。

【００３５】図７に示すように、不揮発性半導体メモリ
セルは、コントロールゲート３８ａ、フローティングゲ
ート３３ｂ、プログラムゲート４２ａ、ソース３６ａ、
チャネル領域４３、及びドレイン３６ｂから構成され
る。

【００３６】上記のように構成される不揮発性半導体メ
モリセルにおいて、プログラムゲート４２ａとフローテ
ィングゲート３３ｂとの間にはトンネル酸化膜が配置さ
れており、そのトンネル酸化膜によってトンネリングを
利用したプログラムが可能である。プログラムゲート４
２ａは、プログラム時に、フローティングゲート３３ｂ
にトンネリングによって電荷を供給するプログラム機能
を実行するために設けられている。例えば、ｎ- チャネ
ルの不揮発性半導体メモリセルの動作時には、トンネリ
ングによって電子がプログラムゲート４２ａからフロー
ティングゲート３３ｂへ注入される。かかるプログラム
のためにセルに印加されるバイアスは、トンネリングが
生じるに充分なポジティブ電圧をコントロールゲート３
８ａ、ネガティブ電圧をプログラムゲート４２ａに印加
すればよい。又は、プログラムゲート４２ａに０Ｖ、コ
ントロールゲート３８ａにポジティブ電圧を印加して、
ポジティブ電圧のみを利用することも可能である。

【００３７】上記のような不揮発性メモリセルは、コン
トロールゲート３８ａにポジティブ電圧を、プログラム
ゲート４２ａにネガティブ電圧を印加すると共に、ソー
ス３６ａとドレイン３６ｂにバイアスを印加することド
レイン電流が流れるので、このドレイン電流をセンスア
ンプを用いてモニタリングすることにより、プログラム
と独立し、かつ同時にフローティングゲート３３ｂの電
荷変化、すなわち書き込み状態をモニタすることができ
る。この際、プログラムのためのバイアスは、プログラ
ムのための電界が充分に確保されるだけでなく、プログ
ラムの初期にチャネルがターンオンされるように印加す
る必要がある。

【００３８】プログラムが進行することによってフロー
ティングゲート３３ｂの電荷量が変化すると、この変化
はフローティングゲート３３ｂ、ソース３６ａ及びドレ
イン３６ｂから構成されるＦＥＴによってモニタリング
される。

【００３９】上記不揮発性半導体メモリセルは、プログ
ラム中において基本的に４端子フローティングゲート電
界効果トランジスタとして動作する。又、不揮発性半導
体メモリセルは、プログラムのための電流経路とモニタ
のための電流経路が全く分けられる構造である。よっ
て、プログラムとモニタリングを互いに独立して最適化
することができる。

【００４０】図８に示すように、不揮発性半導体メモリ
セルは、半導体基板（図示せず）上に互いに一定の間隙
を有するように配置された複数個のワードライン(W/L)
と、ワードライン(W/L)に垂直な方向に互いに一定の間
隙を有し、かつ複数個のスクェアを形成するように配置
された複数個のビットライン(B/L)と、各ビットライン
(B/L)と同方向（平行）に配置された複数個のプログラ
ムライン(P/L)と、各スクェアに一つずつ配置された複
数個の不揮発性半導体メモリセルとを備える。

【００４１】図７に示すように、各不揮発性半導体メモ
リセルは、フローティングゲート３３ｂと、プログラム
のためにフローティングゲート３３ｂへ電荷を供給する
プログラムゲート４２ａ、プログラムのためにフローテ
ィングゲート３３ｂに供給された電荷量を調節するコン
トロールゲート３６と、プログラム中にフローティング
ゲート３３ｂに提供される電荷搬送子の量を読み取る
（或いは照会する）ための電界効果トランジスタＴｒと
で構成される。電界効果トランジスタＴｒは、フローテ
ィングゲート３３ｂと、ソース３６ａと、ドレイン３６
ｂと、ドレイン３６ｂ／ソース３６ａ間に位置するチャ
ネル領域４３とで構成される。各不揮発性半導体メモリ
セルのコントロールゲート３８ａは隣接するワードライ
ン(W/L) に接続され、プログラムゲート４２ａは隣接す
るプログラムライン（P/L)に接続される。

【００４２】ここで、プログラムとモニタリングとを同
時に行うためには、選択されたセルがプログラム動作と
モニタリング動作の２つの条件（選択性）を同時に満た
さなければならない。モニタリング動作は読み取り動作
と同様であるため、プログラム動作と読み取り動作の条
件を同時に満たさなければならないということである。

【００４３】モニタリング動作においては、ワードライ
ン(W/L)とビットライン(B/L)に読み取り電圧を印加する
ことが条件である。例えば、ワードライン(W/L)にポジ
ティブ電圧を印加し、選択されたビットライン(B/L)に
センシングのための電圧を印加して、ソースとドレイン
を介して選択されたメモリセルにモニタ電流が流れ、未
選択のセルへセンシング電流が流れないようにする。

【００４４】これと同時に行われるプログラム動作にお
いては、プログラムゲート４２ａとフローティングゲー
ト３３ｂとの間にトンネル酸化膜を介してトンネリング
が生じるように、選択されたワードライン(W/L) とプロ
グラムライン(P/L) にプログラムのためのバイアス電圧
を印加することが条件である。

【００４５】この際、メモリセルがｎ- チャネル型メモ
リセルである場合、プログラムゲート４２ａからフロー
ティングゲート３１へ電子が注入されるように、ワード
ライン(W/L) にはポジティブ電圧を印加し、プログラム
ライン(P/L) にはネガティブ電圧を印加する。ここで、
選択されないワードライン(W/L) とプログラムライン(P
/L) とに適切な電圧を印加することにより、未選択のセ
ルのディスターブ現象を防止することができる。このよ
うにしてディスターブ現象を防止するためには、セルの
トンネリング特性及び漏洩電流特性等を考慮して選択さ
れないワードライン(W/L) とプログラムライン(P/L) と
に適切な電圧を印加することが好ましい。更に、図１０
ｂに示されるように、プログラムライン４２と一体のプ
ログラムゲート４２ａは隣接するコントロールゲートラ
イン（ワードラインに相当）３８間にプログラムライン
４２に沿って配置されており、同一ワードラインに接続
される隣接するメモリセルは異なるプログラムゲート４
２ａを有している。このような構成からしても、プログ
ラム時にある一つのコントロールゲートライン３８（ワ
ードライン）及びある一つのプログラムライン４２に所
定の電圧を印加することによってある一つのメモリセル
が選択されたとき、その選択されたメモリセルに隣接す
る非選択のメモリセルのディスターブ現象の発生が防止
される。

【００４６】さらに、ワードライン(W/L) 及びプログラ
ムライン(P/L) に印加する電圧は、少なくともプログラ
ムの初期にセルをターンオンさせ得るように設定される
必要がある。この条件はプログラムゲート４２とフロー
ティングゲート３３ｂとの間の容量結合の定数値が非常
に小さくなるようにセルを設計することで容易に満たす
ことができる。すなわち、プログラムゲート４２ａはセ
ル間における絶縁領域上に形成されており、プログラム
ゲート４２ａとフローティングゲート３３ｂとの容量結
合面積はフローティングゲート３３ｂの厚さによって決
定されるので、その容量結合の値は極めて小さな値に調
節可能である。

【００４７】本実施形態の不揮発性半導体メモリ素子の
消去動作においては、セルのゲート酸化膜を通ってフロ
ーティングゲート３３ｂから半導体基板に電荷が移動す
ることにより消去を行うか、又はトンネル酸化膜を通っ
てフローティングゲートからプログラムゲート４２ａに
電荷が移動することにより消去可能である。半導体基板
で消去する場合には、ゲート酸化膜５４がトンネリング
に適切な厚さ、例えば１０ｎｍ程度に薄く形成されるこ
とが好ましい。この場合、コントロールゲート３８ａに
ネガティブ電圧或いはグランド電圧を印加し、半導体基
板にポジティブ電圧を印加する。消去の場合には、プロ
グラムゲート４２ａを用いてプログラム、消去を全部行
うため、トンネル酸化膜の信頼性あるいは耐久性を考慮
して動作させるべきである。

【００４８】図９は本発明の一実施の形態の不揮発性半
導体メモリ素子のアレイのレイアウト図であり、図１０
ａは図９の１−１線における不揮発性半導体メモリセル
の構造断面図であり、図１０ｂは図９の２−２線におけ
る不揮発性半導体メモリセルの構造断面図であり、図１
１ａは図９の３−３線における不揮発性半導体メモリセ
ルの構造断面図であり、図１１ｂは図９の４−４線にお
ける不揮発性半導体メモリセルの構造断面図である。

【００４９】一実施の形態の不揮発性半導体メモリ素子
は、ｐ型の半導体基板３０に活性領域を定義した後、そ
の半導体基板３０上にマトリックス状に複数個のフィー
ルド酸化膜３１が形成され、半導体基板３０及び活性領
域上にゲート絶縁膜３２が形成される。次いで、フィー
ルド酸化膜３１及び半導体基板３０の全面に第１ポリシ
リコン層を蒸着により形成し、第１ポリシリコン層に選
択的にフォトエッチングを施してフィールド酸化膜３１
の一部を覆うようにフローティングゲートライン３３ａ
を形成する。

【００５０】次いで、フローティングゲートライン３３
ａの側壁面に第１絶縁層３４及び第１側壁酸化膜（第１
サイドウォールスペーサ）３５が形成され、第１絶縁層
３４及び第１側壁酸化膜３５をマスクとして用いてフロ
ーティングゲートライン３３ａの間の半導体基板３０表
面に高濃度のｎ型（ｎ+)不純物のイオンを注入して複数
の高濃度の埋込（凹状）不純物領域３６が一定の間隙で
形成される。そして、高濃度の不純物領域３６に熱処理
を施して注入された不純物を拡散させると共に、熱酸化
させることにより高濃度の不純物領域３６上のゲート絶
縁膜３２ａが他のゲート絶縁膜３２よりも厚く形成され
る。

【００５１】次いで、フローティングゲートライン３３
ａ上に誘電体膜３７が形成され、誘電体膜３７上にフロ
ーティングゲートライン３３ａに垂直な方向に一定の間
隙をあけるようにしてフローティングゲートライン３３
ａよりも狭い幅を有する複数個のコントロールゲートラ
イン３８が形成され、そのコントロールゲート３８ａラ
イン上にキャップ絶縁膜３９が形成される。次いで、キ
ャップ絶縁膜３９及びコントロールゲートライン３８の
側壁面に第２側壁酸化膜（第２サイドウォールスペー
サ）４０が形成され、コントロールゲートライン３８と
第２側壁酸化膜４０をマスクとして用いて誘電体膜３７
及びフローティングゲートライン３３ａを選択的に食刻
して、複数個のフローティングゲート３３ｂが形成され
る。次いで、フローティングゲート３３ｂの側壁面にト
ンネル絶縁膜４１が形成され、各高濃度の不純物領域３
６間の上方に高濃度の不純物領域３６と平行な複数個の
プログラムライン４２が形成される。

【００５２】次に、本発明の一実施の形態の不揮発性半
導体メモリ素子の製造方法を図面に従って説明する。図
１２ａ〜図１６は図９の１−１線におけるメモリ素子の
製造工程を示す断面図であり、図１７ａ〜図２１は図９
の２−２線におけるメモリ素子の製造工程を示す断面図
である。

【００５３】図１２ａ及び図１７ａに示すように、ｐ型
の半導体基板３０に活性領域を定義した後、半導体基板
３０上に酸化膜を蒸着により形成し、フォトエッチング
により半導体基板３０上に複数個のフィールド酸化膜３
１をマトリックス状、かつ、一定の間隙を有するように
形成する。

【００５４】次いで、図１２ｂ及び図１７ｂに示すよう
に、フィールド酸化膜３１間の活性領域上にゲート絶縁
膜３２を形成した後、フィールド酸化膜３１及びゲート
絶縁膜３２上にフローティングゲートとして使用される
第１ポリシリコン層３３を蒸着により形成する。この
際、ゲート絶縁膜３２は酸化膜を使用する。

【００５５】次いで、図１３ａ及び図１８ａに示すよう
に、第１ポリシリコン層３３上に第１フォトレジストＰ
Ｒ１を蒸着により形成し、露光及び現像工程を経てフロ
ーティングゲートラインを定義した後、第１フォトレジ
ストＰＲ１をマスクとして用いて食刻工程により第１ポ
リシリコン層３３の一部を選択的に除去してフローティ
ングゲートライン３３ａを形成する。

【００５６】次いで、図１３ｂ及び図１８ｂに示すよう
に、第１フォトレジストＰＲ１を除去した後、フローテ
ィングゲートライン３３ａ及びゲート絶縁膜３２上に第
１絶縁層３４を形成する。この際、第１絶縁層３４は窒
化膜を使用する。そして、フィールド酸化膜３１の形成
された部分に対応する第１絶縁層３４上に第２フォトレ
ジストＰＲ２を蒸着により形成し、第２フォトレジスト
ＰＲ２が形成されていない残りの第１絶縁層３４上に第
２絶縁層を蒸着により形成した後、エッチバックにより
第１絶縁層３４の側壁面に第１側壁酸化膜３５を形成す
る。

【００５７】次いで、図１４ａ及び図１９ａに示すよう
に、第２フォトレジストＰＲ２を除去した後、第１側壁
酸化膜３５をマスクとして用いて食刻工程で第１絶縁層
３４の露出部分を除去する。そして、残留の第１絶縁層
３４と第１側壁酸化膜３５をマスクとして用いて半導体
基板３０の表面に高濃度のｎ型（ｎ+）不純物のイオン
を選択的に注入して、フローティングゲートライン３３
ａと一部がオーバーラップする複数の高濃度の埋込不純
物領域３６を一定の間隙で形成する。この際、高濃度不
純物領域３６はビットラインとして利用される。

【００５８】次いで、図１４ｂ及び図１９ｂに示すよう
に、高濃度の不純物領域３６に熱処理を施して注入され
た不純物を拡散させるとともに熱酸化させて、高濃度の
不純物領域３６上のゲート絶縁膜３２ａを他のゲート絶
縁膜３２よりも厚く形成した後、フローティングゲート
ライン３２ａ上に熱酸化工程により誘電体膜３７を形成
する。

【００５９】次いで、図１５ａ及び図２０ａに示すよう
に、誘電体膜３７上にコントロールゲートとして使用さ
れる第２ポリシリコン層を蒸着により形成し、さらに第
２ポリシリコン層上にキャップ絶縁膜３９を蒸着により
形成する。続いて、キャップ絶縁膜３９上に第３フォト
レジストＰＲ３を形成した後、露光及び現像工程により
コントロールゲートラインが形成されるべき領域を定義
して第３フォトレジストＰＲ３をパターニングする。そ
して、パターニングされた第３フォトレジストＰＲ３を
マスクとして用いて食刻工程により第２ポリシリコン層
及びキャップ絶縁膜３９の一部を選択的に除去して、フ
ローティングゲートライン３３ａに垂直な方向に配置さ
れたコントロールゲート３８ａを形成する。この際、コ
ントロールゲート３８ａは、フローティングゲートライ
ン３３ａよりも狭い幅を有するように形成する。このコ
ントロールゲート３８ａはワードラインとして用いられ
る。

【００６０】次いで、図１５ｂ及び図２０ｂに示すよう
に、第３フォトレジストＰＲ３を除去した後、キャップ
絶縁膜３９上に第３絶縁層を蒸着により形成し、エッチ
バック工程によりコントロールゲート３８ａ及びキャッ
プ絶縁膜３９の側壁面に第２側壁酸化膜４０を形成す
る。そして、第２側壁酸化膜４０をマスクとして用いて
誘電体膜３７及びフローティングゲートライン３３ａの
一部を選択的に食刻して複数のフローティングゲート３
３ｂを形成する。

【００６１】次いで、図１６及び図２１に示すように、
露出されたフローティングゲート３３ｂの側壁面に熱酸
化工程によりトンネル絶縁膜４１を形成した後、各フロ
ーティングゲート３３ｂの上方に高濃度不純物領域３６
と平行な複数のプログラムゲートライン４２を形成す
る。各プログラムゲートライン４２は、隣接するメモリ
セルの両フローティングゲート３３ｂ間に配置されたプ
ログラムゲート４２ａを含む。すなわち、各プログラム
ゲートライン４２はプログラムゲート４２ａと一体に形
成されている。

【００６２】

【発明の効果】請求項１に記載の発明によれば、プログ
ラムディスターブ問題が生じることがなく、かつ有効セ
ルのサイズを低減し得るメタルコンタクトのないアレイ
に適用可能な不揮発性半導体メモリ素子を形成すること
ができる。

【００６３】請求項２に記載の発明によれば、不純物イ
オン注入領域を狭くして、不純物の側面拡散に因るチャ
ネル領域の減少を防止することができる。請求項３に記
載の発明によれば、熱酸化により誘電体膜を形成するの
で、工程が単純化され得る。

【００６４】請求項４に記載の発明によれば、不純物領
域に各セルの機能を果たすビットラインを簡単に形成す
ることができ、コンタクトのない有効セルのサイズが低
減された不揮発性半導体メモリ素子を形成することがで
きる。

【００６５】請求項５に記載の発明によれば、導電性ラ
インの側壁面を熱酸化してトンネル絶縁膜を形成するこ
とにより製造工程を減少することができる。請求項６に
記載の発明によれば、素子隔離膜上に配置されたプログ
ラムゲートを有するプログラムゲートラインを簡単に形
成することができ、そのプログラムゲートを用いてトン
ネリングを利用したプログラムが可能な不揮発性半導体
メモリ素子を得ることができる。

【図面の簡単な説明】

【図１】ａは、一般的な不揮発性半導体メモリセルの回
路図、ｂは、一般的な単純積層型不揮発性半導体メモリ
セルの構造断面図。

【図２】従来の不揮発性半導体メモリセルのアレイを示
す回路図。

【図３】従来の単純積層構造のセルを有するコンタクト
の必要ない不揮発性半導体メモリセルのアレイを示す回
路図。

【図４】従来の各セルのソースとドレインを分離してコ
ンタクトの必要ない不揮発性半導体メモリセルのアレイ
を示す回路図。

【図５】従来の分離ゲートを有するチャネル分離型の不
揮発性半導体メモリセルを示す構造断面図。

【図６】ａは、従来のチャネル分離型の不揮発性半導体
メモリセルを示す構造断面図、ｂは、ａのチャネル幅方
向の不揮発性半導体メモリセルを示す構造断面図。

【図７】一実施形態の不揮発性半導体メモリセルの回路
図。

【図８】一実施形態の不揮発性半導体メモリセルのアレ
イを示す回路図。

【図９】一実施形態の不揮発性半導体メモリ素子のレイ
アウト図。

【図１０】ａは、図９の１−１線上の一実施形態の不揮
発性半導体メモリセルの構造断面図、ｂは、図９の２−
２線上の一実施形態の不揮発性半導体メモリセルの構造
断面図。

【図１１】ａは、図９の３−３線上の一実施形態の不揮
発性半導体メモリセルの構造断面図、ｂは、図９の４−
４線上の一実施形態の不揮発性半導体メモリセルの構造
断面図。

【図１２】ａ及びｂは、図９の１−１線上の一実施形態
の不揮発性半導体メモリセルの製造方法を示す工程断面
図。

【図１３】ａ及びｂは、図９の１−１線上の一実施形態
の不揮発性半導体メモリセルの製造方法を示す工程断面
図。

【図１４】ａ及びｂは、図９の１−１線上の一実施形態
の不揮発性半導体メモリセルの製造方法を示す工程断面
図。

【図１５】ａ及びｂは、図９の１−１線上の一実施形態
の不揮発性半導体メモリセルの製造方法を示す工程断面
図。

【図１６】図９の１−１線上の一実施形態の不揮発性半
導体メモリセルの製造方法を示す工程断面図。

【図１７】ａ及びｂは、図９の２−２線上の一実施形態
の不揮発性半導体メモリセルの製造方法を示す工程断面
図。

【図１８】ａ及びｂは、図９の２−２線上の一実施形態
の不揮発性半導体メモリセルの製造方法を示す工程断面
図。

【図１９】ａ及びｂは、図９の２−２線上の一実施形態
の不揮発性半導体メモリセルの製造方法を示す工程断面
図。

【図２０】ａ及びｂは、図９の２−２線上の一実施形態
の不揮発性半導体メモリセルの製造方法を示す工程断面
図。

【図２１】図９の２−２線上の一実施形態の不揮発性半
導体メモリセルの製造方法を示す工程断面図。

【符号の説明】

３０ 半導体基板 ３１ フィールド酸化膜（素子隔離膜） ３２ ゲート絶縁膜 ３３ 第１ポリシリコン層（導電性ライン） ３３ａ フローティングゲートライン ３３ｂ フローティングゲート ３４ 第１絶縁層（第１絶縁膜） ３５ 第１側壁酸化膜（第１側壁部、第１側壁絶縁膜） ３６ 高濃度不純物領域（第２導電型の不純物領域） ３６ａ ソース領域 ３６ｂ ドレイン領域 ３７ 誘電体膜 ３８ コントロールゲートライン ３８ａ コントロールゲート ３９ キャップ絶縁膜 ４０ 第２側壁酸化膜（第２側壁部） ４１ トンネル酸化膜 ４２ プログラムゲートライン ４２ａ プログラムゲート ４３ チャネル領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラ キョン マン 大韓民国 チュンチョンブク−ド チョ ンズ−シ フンドク−ク モチュン−ド ン 87−２ (56)参考文献 特開 平９−36257（ＪＰ，Ａ) 特開 平９−64215（ＪＰ，Ａ) 特開 昭57−173976（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/115 H01L 21/8247 H01L 29/788 H01L 29/792

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板を用意する工程
   と、 前記半導体基板の全面にゲート絶縁膜を形成する工程
   と、 前記ゲート絶縁膜上に一定の間隙をあけて複数の導電性
   ラインを形成する工程と、 前記各導電性ラインの側壁面に第１側壁部を形成する工
   程と、 前記複数の導電性ラインの間における半導体基板の表面
   にビットラインとして使用される複数の埋込の第２導電
   型の不純物領域を形成する工程と、 前記複数の導電性ラインの表面に誘電体膜を形成する工
   程と、 前記複数の導電性ラインに対して垂直な方向における前
   記誘電体膜上に一定の間隙をあけて複数のコントロール
   ゲートラインとキャップ絶縁膜を積層形成する工程と、 前記複数のコントロールゲートラインとキャップ絶縁膜
   の各側壁面に第２側壁部を形成する工程と、 前記複数のコントロールゲートラインと第２側壁部をマ
   スクとして用いて、前記誘電体膜と前記複数の導電性ラ
   インの一部を選択的に食刻して複数のフローティングゲ
   ートを形成する工程と、 前記複数のフローティングゲートの側壁面にトンネル絶
   縁膜を形成する工程と、 前記第２導電型の不純物領域の間における前記半導体基
   板の上方に前記第２導電型の不純物領域と平行で、かつ
   前記複数のコントロールゲートラインと直交する複数の
   プログラムラインを形成する工程と、 を備えることを特徴とする不揮発性半導体メモリ素子の
   製造方法。
2. 【請求項２】 前記第１側壁部を形成する工程は、 前記半導体基板の全面に第１絶縁膜を形成する工程と、 第１絶縁膜上における前記導電性ラインの側壁面と近接
   する位置に第１側壁絶縁膜を形成する工程と、 前記第１側壁絶縁膜をマスクとして用いて前記第１絶縁
   膜の露出された部分を除去する工程と、を含むことを特
   徴とする請求項１に記載の不揮発性半導体メモリ素子の
   製造方法。
3. 【請求項３】 前記誘電体膜は、前記導電性ラインの表
   面を熱酸化することにより形成されることを特徴とする
   請求項１に記載の不揮発性半導体メモリ素子の製造方
   法。
4. 【請求項４】 前記第２導電型の不純物領域を形成する
   工程は、 前記導電性ライン及び第１側壁部をマスクとして用いて
   前記半導体基板の表面に不純物イオンを注入する工程
   と、 熱処理によって前記注入された不純物を拡散させるとと
   もに、不純物領域の表面を熱酸化させて前記不純物領域
   上に配置されたゲート絶縁膜を他のゲート絶縁膜よりも
   厚く形成する工程と、を含むことを特徴とする請求項１
   に記載の不揮発性半導体メモリ素子の製造方法。
5. 【請求項５】 前記トンネル絶縁膜は、前記導電性ライ
   ンの側壁面を熱酸化することにより形成されることを特
   徴とする請求項１に記載の不揮発性半導体メモリ素子の
   製造方法。
6. 【請求項６】 第１導電型の半導体基板を用意する工程
   と、 前記半導体基板上にマトリックス状に素子隔離膜を形成
   する工程と、 前記半導体基板の全面にゲート絶縁膜を形成する工程
   と、 前記ゲート絶縁膜上に一定の間隙をあけて前記各素子隔
   離膜を覆うように複数の導電性ラインを形成する工程
   と、 前記各導電性ラインの側壁面に第１側壁部を形成する工
   程と、 前記各導電性ラインの間における半導体基板の表面にビ
   ットラインとして使用される複数の埋込の第２導電型の
   不純物領域を形成する工程と、 前記複数の導電性ラインの表面に誘電体膜を形成する工
   程と、 前記複数の導電性ラインに対して垂直な方向における前
   記誘電体膜上に一定の間隙をあけて複数のコントロール
   ゲートラインとキャップ絶縁膜を積層形成する工程と、 前記複数のコントロールゲートラインとキャップ絶縁膜
   の各側壁面に第２側壁部を形成する工程と、 前記複数のコントロールゲートラインと前記第２側壁部
   をマスクとして用いて、前記誘電体膜と前記複数の導電
   性ラインの一部を選択的に食刻して複数のフローティン
   グゲートを形成する工程と、 前記複数のフローティングゲートの側壁面にトンネル絶
   縁膜を形成する工程と、 前記不純物領域の間における前記半導体基板の上方に前
   記不純物領域と平行で、かつ前記複数のコントロールゲ
   ートラインと直交する複数のプログラムゲートラインを
   形成する工程と、 を備えることを特徴とする不揮発性半導体メモリ素子の
   製造方法。