KR100364803B1 - 비휘발성 메모리 제조 방법 - Google Patents

비휘발성 메모리 제조 방법 Download PDF

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Abstract

본 발명은 메모리 사이즈를 최소화하고 공정을 단순화하기 위한 비휘발성 메모리 제조 방법에 관한 것으로, 제 1 도전형 기판에 제 1 트렌치를 형성하는 단계와, 상기 제 1 트렌치내에 제 1 트렌치의 폭보다 좁은 폭을 갖는 제 2 트렌치를 형성하는 단계와, 상기 제 1, 제 2 트렌치를 포함한 기판 전 표면에 문턱전압 조절을 위한 이온 주입하는 단계와, 상기 제 1, 제 2 트렌치 측벽에 제 1 절연막 측벽을 형성하고 노출된 기판 표면 및 상기 제 1, 제 2 트렌치의 바닥면에 제 2 도전형 물순물 이온주입하여 소오스/드레인 영역을 형성하는 단계와, 기판 전면에 제 2 절연막을 증착하고, 상기 제 1, 제 2 트렌치내의 상기 제 2 절연막의 측벽에 각각에 플로우팅 게이트 및 게이트 전극을 형성하는 단계와, 기판 전면에 제 3 절연막을 증착하고, 상기 제 1 트렌치 측면의 상기 제 3 절연막 측벽에 콘트롤 게이트를 형성하는 단계를 포함하여 이루어진 것이다.

Description

비휘발성 메모리 제조 방법{Method for manufacturing Nonvolatile Memory}
본 발명은 반도체 메모리 제조 방법에 관한 것으로, 특히 비휘발성 메모리 제조 방법에 관한 것이다.
지금까지의 반도체 메모리는 SRAM, DRAM, ROM 등이 사용되어 왔으며, 개인용 컴퓨터의 보급으로 DRAM이 가장 많이 사용되고 있으며, DRAM이 반도체 메모리 시장의 80% 이상을 차지하는 주요 제품으로 부각되어 졌으나, 향후 DRAM을 대치하는 메모리로서 세계 일류 반도체 기업들은 비휘발성 메모리로서 DRAM 시장을 대치하려는 경향을 보이고 있으며, 향후 몇 년 이내에 DRAM을 제치고 Flach, EEPROM 등의 비휘발성 메모리가 반도체 시장을 점유할 것으로 조심스럽게 내다보고 있다.
그러나, 종래의 비휘발성 메모리 기술은 메모리 셀(Memory cell) 크기(Size) 측면에서 선택 게이트(selet gate)를 선택하는 경우, 면적이 커지는 문제점으로 인하여 경쟁력 측면에서 불리한 위치에 놓여 있으며, 공정 기술이 복잡하여 현재 비휘발성 메모리 양산을 진행할 수 있는 기업은 몇 개의 선두 기업을 제외하고는 없는 상황이다. 따라서, 비휘발성 메모리의 사이즈를 최소화하고 공정을 단순화 시키는 제조 방법이 연구되어야 한다.
도 1은 일반적인 비휘발성 메모리의 회로적 구성도 및 동작 특성 표
도 2a 내지 2o는 본 발명 실시예에 따른 비휘발성 메모리 제조 공정 단면도
도면의 주요 부분에 대한 부호의 설명
1 : 기판 2, 4, 10 : 감광막
3, 5 : 트렌치 6, 8, 11, 13 : 산화막
6a : 측벽 산화막 7 : 소오스/드레인 영역
9, 12 : 폴리 실리콘 9a : 플로우팅 게이트
9b : 게이트 12a : 콘트롤 게이트
14 : 금속 플러그
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 메모리 면적을 최소화하고 공정을 단순화시킬 수 있는 비휘발성 메모리 제조 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명의 비휘발성 메모리 제조 방법은, 제 1 도전형 기판에 제 1 트렌치를 형성하는 단계와, 상기 제 1 트렌치내에 제 1 트렌치의 폭보다 좁은 폭을 갖는 제 2 트렌치를 형성하는 단계와, 상기 제 1, 제 2 트렌치를 포함한 기판 전 표면에 문턱전압 조절을 위한 이온 주입하는 단계와, 상기 제 1, 제 2 트렌치 측벽에 제 1 절연막 측벽을 형성하고 노출된 기판 표면 및상기 제 1, 제 2 트렌치의 바닥면에 제 2 도전형 물순물 이온주입하여 소오스/드레인 영역을 형성하는 단계와, 기판 전면에 제 2 절연막을 증착하고, 상기 제 1, 제 2 트렌치내의 상기 제 2 절연막의 측벽에 각각에 플로우팅 게이트 및 게이트 전극을 형성하는 단계와, 기판 전면에 제 3 절연막을 증착하고, 상기 제 1 트렌치 측면의 상기 제 3 절연막 측벽에 콘트롤 게이트를 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
상기와 같은 특징을 갖는 본 발명의 비휘발성 메모리 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 1은 비휘발성 메모리의 회로적 구성 및 각 모드별 동작 시에 인가되는 전압을 나타낸 것이다.
일반적으로 비휘발성 메모리 셀은 플로우팅 게이트(floating gate)와 콘트롤 게이트(control gate)를 구비한 비휘발성 메모리 셀(EEPROM)과 상기 비휘발성 메모리 셀을 선택하기 위한 선택 트랜지스터(Q1)로 구성된다.
이와 같이 구성된 비휘발성 메모리 셀의 동작을 설명하면 다음과 같다.
먼저, 상기 비휘발성 메모리 셀에 데이터를 프로그래밍 하기 위해서는 상기 비휘발성 메모리의 소오스단에 0V의 전압을 인가하고 드레인단(drain)에 5V의 전압을 인가하며 상기 EEPROM의 콘트롤 게이트(c.g)에 12V의 전압을 인가하고 상기 선택 트랜지스터(Q1)의 게이트에 2V의 전압을 인가한다. 그러면, 상기 드레인단에 인가된 전압에 따라 상기 플로우팅 게이트(f.g)에 전하가 터널링되어 저장된다. 이와 같이 플로우팅 게이트의 전하 충전에 따라 데이터 1 또는 0이 프로그래밍된다.
반대로 상기 EEPROM에 저장된 데이터를 소거하기 위해서는 소오스단에 0V의 전압을, 드레인단에는 5V의 전압을, EEPROM의 콘트롤 게이트(c.g)에 11V의 전압을, 선택 트랜지스터의 게이트에 0V의 전압을 각각 인가한다. 그러면 상기 플로우팅 게이트에 충전된 전하가 방전된다.
또한, 프로그래밍된 데이터를 읽기 위해서는 상기 소오스단에 0V의 전압을, 드레인단에는 2V의 전압을, 상기 EEPROM의 콘트롤 게이트(c.g)에 5V의 전압을, 상기 선택 트랜지스터의 게이트에 5V의 전압을 각각 인가하여 상기 EEPROM의 플로우팅 게이트에 저장된 전하에 따라 데이터 1 또는 0을 읽어낸다.
이와 같이 EEPROM과 선택 트랜지스터로 구성된 본 발명의 비휘발성 메모리 제조 방법은 도 2와 같다.
도 2a 내지 2o는 본 발명에 따른 비휘발성 메모리 제조 공정 단면도이다.
도 2a와 같이, p형 실리콘 기판(1)에 제 1 감광막(2)을 증착하고 사진석판술을 이용하여 비휘발성 메모리가 형성될 부분을 선택적으로 제거하여 제 1 트렌치(trench)(3)를 형성한다.
도 2b와 같이, 상기 제 1 감광막(2)을 제거하고 전면에 제 2 감광막(4)을 증착하고 노광 및 현상하여 상기 제 1 트렌치(3)의 바닥 부분이 노출되도록 한 다음 상기 제 1 트렌치(3)의 바닥면을 선택적으로 제거하여 상기 제 1 트렌치(3) 내에 제 2 트렌치(5)를 형성한다.
도 2c와 같이, 상기 제 2 감광막(4)을 제거하고 상기 제 1, 제 2 트렌치(3,5)를 포함한 기판 전 표면(측면 및 바닥면을 포함)에 문턱전압 조절을 위한 이온주입을 실시한다. 이 때, 상기 제 1, 제2 트렌치(3, 5)의 측벽에도 이온 주입이 되도록 경사(tilt) 이온 주입을 실시한다.
도 2d와 같이, 상기 제 1, 제 2 트렌치를 채우도록 전면에 제 1 산화막(6)을 형성하고, 도 2e와 같이, 상기 제 1 산화막(6)을 이방성 식각하여 상기 제 1 트렌치(3) 및 제 2 트렌치(5)의 측벽에 측벽 산화막(6a)을 형성한다.
도 2f와 같이, 노출된 기판 표면 및 상기 제 1, 제 2 트렌치(3, 5)의 바닥면에 n형 불순물 이온주입하여 소오스/드레인 영역(7)을 형성한다. 이 때, 상기 측벽 산화막(6a)이 형성된 부분에는 n형 불순물이 주입되지 않고 상기 측벽 산화막(6a)으로부터 노출된 부분에만 선택적으로 이온 주입이 된다.
도 2g와 같이, 상기 소오스/드레인 영역(7)이 형성된 기판 전면에 게이트 절연막으로 사용될 제 2 산화막(8)을 증착하고, 도 2h와 같이, 상기 제 2 산화막(8)위에 제 1 폴리 실리콘(9)을 형성한다. 이 때, 상기 제 1 폴리실리콘(9)이 상기 제 2 트렌치(5)를 채우도록 플로우(Flow) 특성을 적절히 조절하여 증착하며, 증착 후에 POCL3 처리 또는 이온 주입하여 폴리실리콘의 저항을 조절한다.
도 2i와 같이, 상기 제 1 폴리 실리콘(9)을 에치백(etch back)하여 상기 제 1 트렌치(3)의 측벽 및 제 2 트렌치내에만 상기 제 1 폴리 실리콘이 남도록 한다. 그리고, 도 2j와 같이, 제 3 감광막(10)을 이용하여 상기 제 2 트렌치(5)에 있는 제 1 폴리 실리콘(9)을 제 2 트렌치의 양 측벽 부분에만 남도록 선택적으로 제거하여 각각 EEPROM의 플로우팅 게이트(9a)와 선택 트랜지스터의 게이트(9b)를 형성한다. 이 때, 제 1 트렌치(3)의 측벽에 만들어진 게이트는 플로우팅 게이트이고 상기제 2 트렌치(5)에 만들어진 게이트는 선택 트랜지스터의 게이트 전극이다.
도 2k와 같이, 전면에 제 3 산화막(11)을 형성한다. 이 때 제 2 트렌치(5)를 채우도록 플로우를 조절하여 형성하고, 상기 산화막(11)은 폴로우팅 게이트와 콘트롤 게이트 사이의 층간 절연막 역할을 한다.
도 2l과 같이, 상기 기판 전면에 제 2 폴리 실리콘(12)을 증착하고, 도 2m과 같이, 상기 제 2 폴리실리콘(12)을 에치백하여 상기 제 1 트렌치(3) 측벽에 EEPROM의 콘트롤 게이트(12a)를 형성한다. 이 때도 상기 폴리 실리콘(12) 증착 후 POCL3 처리 또는 이온 주입으로 저항을 조절한다.
도 2n과 같이, 상기 기판 전면에 제 4 산화막(13)을 증착하고, 도 2o와 같이, 상기 제 2 트렌치(5)의 바닥면에 형성된 소오스/드레인 영역(7)이 노출되도록 상기 제 2, 제 3, 제 4 산화막(8, 11, 13)을 선택적으로 제거하여 콘택홀을 형성하고, 상기 콘택홀에 금속 플러그(14)를 형성하여 본 발명의 비휘발성 메모리를 완성한다.
이상에서 설명한 바와 같은 본 발명의 비휘발성 메모리 제조 방법에 있어서는 다음과 같은 효과가 있다.
첫째, 2개의 트렌치를 이용하여 수직 구조의 비휘발성 메모리 소자를 형성하므로 메모리의 사이즈가 감소된다.
둘째, 트렌치와 측벽을 이용하여 비휘발성 메모리를 형성하므로 마스크 수가 감소되므로 공정을 단순화 시킨다.

Claims (6)

  1. 제 1 도전형 기판에 제 1 트렌치를 형성하는 단계;
    상기 제 1 트렌치내에 제 1 트렌치의 폭보다 좁은 폭을 갖는 제 2 트렌치를 형성하는 단계;
    상기 제 1, 제 2 트렌치를 포함한 기판 전 표면에 문턱전압 조절을 위한 이온 주입하는 단계;
    상기 제 1, 제 2 트렌치 측벽에 제 1 절연막 측벽을 형성하고 노출된 기판 표면 및 상기 제 1, 제 2 트렌치의 바닥면에 제 2 도전형 물순물 이온주입하여 소오스/드레인 영역을 형성하는 단계;
    기판 전면에 제 2 절연막을 증착하고, 상기 제 1, 제 2 트렌치내의 상기 제 2 절연막의 측벽에 각각에 플로우팅 게이트 및 게이트 전극을 형성하는 단계;
    기판 전면에 제 3 절연막을 증착하고, 상기 제 1 트렌치 측면의 상기 제 3 절연막 측벽에 콘트롤 게이트를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 비휘발성 메모리 제조 방법.
  2. 제 1 항에 있어서,
    상기 문턱전압 조절을 위한 이온 주입은 경사 이온 주입함을 특징으로 하는 비휘발성 메모리 제조 방법.
  3. 제 1 항에 있어서,
    상기 플로우팅 게이트 및 게이트 전극을 형성하는 단계는, 상기 제 2 절연막위에 도전층을 형성하는 단계와,
    상기 도전층을 에치백하여 상기 제 1 트렌치의 제 2 절연막 측벽과 상기 제 2 트렌치내에만 남도록 상기 도전층을 패터닝하는 단계와,
    상기 제 2 트렌치내의 도전층을 상기 제 2 절연막의 양 측벽에만 남도록 패터닝하는 단계를 포함함을 특징으로 하는 비휘발성 메모리 제조 방법.
  4. 제 3 항에 있어서,
    상기 도전층을 형성하고 상기 도전층의 저항을 조절하기 위해 POCL3 처리 또는 이온 주입하는 공정을 더 포함함을 특징으로 하는 비휘발성 메모리 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 3 절연막은 상기 제 2 트렌치를 채우도록 형성함을 특징으로 하는 비휘발성 메모리 제조 방법.
  6. 제 1 항에 있어서,
    상기 기판 전면에 제 4 절연막을 증착하는 단계와,
    상기 제 2 트렌치의 바닥면에 형성된 소오스/드레인 영역이 노출되도록 상기 제 2, 제 3, 제 4 절연막을 선택적으로 제거하여 콘택홀을 형성하는 공정과,
    상기 콘택홀에 금속 플러그를 형성하는 공정을 더 포함함을 특징으로 하는 비휘발성 메모리 제조 방법.
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