KR100323872B1 - 플래쉬 이이피롬의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 이이피롬의 제조 방법에 관한 것으로, 반도체 기판상의 선택된 영역에 필드 산화막을 일직선 형태로 형성하는 단계와, 전체 구조 상부에 터널 산화막 및 폴리실리콘막을 형성한 후 상기 필드 산화막과 직각으로 교차되도록 상기 폴리실리콘막을 패터닝하는 단계와, 상기 패터닝된 폴리실리콘막을 마스크로 노출된 상기 필드 산화막을 식각하여 상기 반도체 기판을 노출시키는 단계와, 이온 주입 공정을 실시하여 상기 폴리실리콘막에 자기정렬된 접합부를 상기 반도체 기판상에 형성하는 단계와, 전체 구조 상부에 유전체막, 폴리사이드막 및 마스크 산화막을 순차적으로 형성한 후 상기 패터닝된 폴리실리콘막과 직각으로 교차되도록 패터닝하여 콘트롤 게이트 패턴을 형성하는 단계와, 상기 콘트롤 게이트 패턴을 마스크로 폴리실리콘막을 식각하여 하부의 필드 산화막을 노출시키므로써 플로팅 게이트를 형성하는 단계로 이루어져 셀 사이즈를 줄일 수 있다.
Description
본 발명은 플래쉬 이이피롬(flash EEPROM)의 제조 방법에 관한 것으로, 특히 PAJ 식각을 실시한 후 이온 주입 공정을 실시하여 접합부를 형성하고, 콘트롤 게이트를 마스크로 자기정렬 식각 공정을 실시하여 플로팅 게이트를 형성하므로써 접합부의 마진을 충분히 확보하여 확산 저항을 줄일 수 있으며, 셀 사이즈도 줄일 수 있는 플래쉬 이이피롬의 제조 방법에 관한 것이다.
플래쉬 이이피롬의 고집적화에 따라 칩 사이즈 또는 셀 사이즈를 감소시켜야 하는데, 이때 가장 큰 장애 요인은 드레인 지역에 형성되는 콘택이다. 드레인 콘택을 형성하기 위해서는 콘택 자체가 차지하는 면적 뿐만 아니라 오정렬(misalign)을 고려한 콘택과 게이트 사이에 0.15㎛씩 양쪽으로 0.3㎛의 불필요한 공간이 필요하므로 소자의 고집적화에 치명적인 장애 요인이 되고 있다. 이러한 콘택 때문에 발생되는 셀 사이즈의 증가 문제를 해결하기 위하여 드레인을 확산(diffusion)으로형성하는 콘택없는 셀 어레이(contactless cell array)가 제시되었다. 기존의 콘택없는 플래쉬 이이피롬 셀 어레이의 제조 방법을 도 1을 참조하여 설명하면 다음과 같다.
도 1(a) 내지 도 1(c)는 종래의 콘택없는 플래쉬 이이피롬의 제조 방법을 설명하기 위해 순서적으로 도시한 평면도이다.
도 1(a)를 참조하면, 반도체 기판상의 선택된 영역에 필드 산화막(11)을 형성한다. 필드 산화막(11)은 드레인이 형성될 영역과 이웃한 영역에는 형성되지 않도록 한다. 전체 구조 상부에 폴리실리콘막(12)을 형성한 후 최소 채널 길이를 고려하여 패터닝한다. 이때 폴리실리콘막(12)은 오정렬을 고려하여 필요한 사이즈보다 크게 패터닝한다(이를 설명의 편의상 오버사이징(oversizing)이라 한다). 제 1 폴리실리콘막(12)을 패터닝한 후 이온 주입 공정을 실시하여 소오스/드레인 접합부 (13)를 형성한다. 그리고 이후 형성될 콘트롤 게이트와 절연하기 위한 산화 공정을 실시한다. 이 과정에서 소오스와 드레인을 형성하기 위해 주입된 이온이 확산되어 얕은 접합 형성의 장애 요인이 된다.
도 1(b)는 폴리실리콘막(12)을 패터닝하여 플로팅 게이트를 형성한 상태의 단면도이다.
도 1(c)를 참조하면, 폴리실리콘막(12) 상부에 유전체막(도시안됨) 및 폴리사이드막(14)을 형성한 후 패터닝하여 콘트롤 게이트를 형성한다. 이에 의해 워드라인으로 사용되는 스택 게이트가 형성된다.
상기와 같은 공정에 의해 드레인과 소오스가 확산으로 연결되어 콘택없는 플래쉬 이이피롬을 제조할 수 있다.
그런데, 최소 채널 길이를 고려하여 패터닝하는 폴리실리콘막의 오버사이징은 소자가 고집적화됨에 따라 셀 사이즈 축소에 심각한 제약 사항이 되고 있다. 즉, 셀의 최소 채널 길이를 결정짓는 폴리실리콘막의 폭이 0.2㎛라고 할 때 오정렬을 고려하여 폴리실리콘막의 양쪽으로 0.15㎛씩 0.3㎛를 오버사이징해야 하므로 콘택없는 셀의 가장 큰 장점인 작은 셀 사이즈를 구현하는데 심각한 장애 요인이 된다. 또한 필드 산화막 형성 공정에서 필연적으로 발생되는 버즈빅은 소오스와 드레인의 활성 영역 폭을 감소시켜 확산 저항이 증가하게 되고, 속도를 저하시키는 원인이 된다.
따라서, 본 발명은 상기한 문제점을 해결할 수 있는 플래쉬 이이피롬의 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판상의 선택된 영역에 필드 산화막을 일직선 형태로 형성하는 단계와, 전체 구조 상부에 터널 산화막 및 폴리실리콘막을 형성한 후 상기 필드 산화막과 직각으로 교차되도록 상기 폴리실리콘막을 패터닝하는 단계와, 상기 패터닝된 폴리실리콘막을 마스크로 노출된 상기 필드 산화막을 식각하여 상기 반도체 기판을 노출시키는 단계와, 이온 주입 공정을 실시하여 상기 폴리실리콘막에 자기정렬된 접합부를 상기 반도체 기판상에 형성하는 단계와, 전체 구조 상부에 유전체막, 폴리사이드막 및 마스크 산화막을 순차적으로 형성한 후 상기 패터닝된 폴리실리콘막과 직각으로 교차되도록 패터닝하여 콘트롤 게이트 패턴을 형성하는 단계와, 상기 콘트롤 게이트 패턴을 마스크로 폴리실리콘막을 식각하여 하부의 필드 산화막을 노출시키므로써 플로팅 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(c)는 종래의 콘택없는 플래쉬 이이피롬의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 평면도.
도 2(a) 내지 도 2(c)는 본 발명에 따른 플래쉬 이이피롬의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 평면도.
도 3(a) 및 도 3(b)는 도 2(a)의 X-X 및 Y-Y 라인을 따라 절단한 상태의 단면도.
도 4(a) 및 도 4(b)는 도 2(b)의 X-X 및 Y-Y 라인을 따라 절단한 상태의 단면도.
도 5(a) 내지 도 5(c)는 도 2(c)의 X-X, Y-Y 및 Z-Z 라인을 따라 절단한 상태의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 필드 산화막 12 : 폴리실리콘막
13 : 접합부 14 : 폴리사이드막
101 : 반도체 기판 10 및 102 : 필드 산화막
103 : 터널 산화막 20 및 104 : 폴리실리콘막
30 및 105 : 접합부 106 : 유전체막
40 및 107 : 폴리사이드막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(c)는 본 발명에 따른 플래쉬 이이피롬의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 평면도이다. 그리고, 도 3(a) 및 도 3(b)는 도 2(a)의 X-X 및 Y-Y 라인을 따라 절단한 상태의 단면도이고, 도 4(a) 및 도 4(b)는 도 2(b)의 X-X 및 Y-Y 라인을 따라 절단한 상태의 단면도이며, 도 5(a) 내지 도 5(c)는 도 2(c)의 X-X, Y-Y 및 Z-Z 라인을 따라 절단한 상태의 단면도이다. 이들을 참조하여 본 발명에 따른 플래쉬 이이피롬의 제조 방법을 설명한다.
도 2(a), 도 3(a) 및 도 3(b)를 참조하면, 반도체 기판(101)상의 선택된 영역에 필드 산화막(10 및 102)을 일직선으로 형성한다. 전체 구조 상부에 터널 산화막(103)을 형성한 후 폴리실리콘막(20 및 104)을 형성한다. 필드 산화막(10 및 102)과 직각으로 교차되도록 폴리실리콘막(104)을 패터닝한다. 상기와 같이 형성된 폴리실리콘막(20 및 104)은 콘택이 없는 플래쉬 이이피롬 셀의 플로팅 게이트로서, 그 폭이 셀의 채널 길이가 되고, 그 사이가 소오스와 드레인 접합부가 된다.
도 2(b), 4(a) 및 4(b)를 참조하면, 별도의 마스크 공정없이 패터닝된 폴리실리콘막(20 및 104)을 마스크로 하부의 필드 산화막(10 및 102)을 식각한다. 이때 폴리실리콘막에 대한 산화막 식각 선택비는 10:1 이상이 되도록 한다.
상기와 같이 접합부가 형성될 지역의 필드 산화막을 플로팅 게이트로 이용될 폴리실리콘 패턴에 자기정렬된 방법으로 식각하는 방법을 PAJ(polysilicon Aligned Junction) 식각이라 명칭하기도 한다. PAJ 식각 방법에 의해 오정렬을 고려한 오버사이징을 하지 않아도 되므로 셀의 Y 방향으로 0.3㎛만큼 셀 사이즈를 감소시킬 수 있다. 즉 기존 방법에 의한 셀 사이즈가 0.8㎛라고 할 때 0.5㎛까지 줄일 수 있어 셀 사이즈를 33%까지 감소시킬 수 있다. 그후 이온 주입 공정을 실시하면 플로팅 게이트로 이용될 폴리실리콘막(20 및 104)에 자기정렬된 소오스/드레인 접합부(30 및 105)를 형성할 수 있다. 이러한 PAJ 식각 방법을 실시하면 기존 방법의 문제점인 버즈빅에 의한 접합 활성 폭의 감소에 따른 확산 저항을 감소시킬 수 있어 속도 지연 요소를 제거할 수 있다. 즉, 버즈빅이 0.1㎛, 소오스/드레인 접합부의 폭이 각각 0.3㎛라고 가정할 때, 기존의 방법에 의하면 접합부의 폭이 0.1㎛로 줄어들게 되지만 PAJ 식각 방법을 이용하면 0.3㎛ 폭을 유지하는 접합부를 형성할 수 있어 기존의 방법에 비해 저항을 1/3로 줄일 수 있다. 이때 식각의 균일성이 나쁘다면 접합부의 게이트 오버랩이 불균일 할 수 있다. 이러한 경우 식각전에 미리 이온 주입을 실시하여 오버랩을 균일하게 하여 셀의 균일성을 향상시킬 수 있다.
도 2(c) 및 도 5(a) 내지 도 5(c)를 참조하면, 전체 구조 상부에 산화막(도시안됨)을 얇게 형성한다. 산화막은 열산화막으로서, 폴리실리콘 식각시 발생되는 손상을 완화할 수 있는 동시에 이온 주입 손상 완화와 액티베이션 효과를 동시에 얻을 수 있다. 전체 구조 상부에 유전체막(106), 폴리사이드막(40 및 107) 및 마스크 산화막(도시안됨)을 순차적으로 형성한 후 폴리실리콘막(20 및 104)과 직각으로 교차되도록 패터닝하여 콘트롤 게이트 패턴을 형성한다. 이때, 폴리사이드막(40 및 107)은 필드 산화막(10 및 102)의 폭보다 넓게 패터닝한다. 콘트롤 게이트 패턴을 마스크로 폴리실리콘막(20 및 104)을 자기정렬 식각하여 필드 산화막(10 및 102)을 노출시키므로써 완전히 절연된 형태의 플로팅 게이트를 형성한다. 콘트롤 게이트 패터을 이용한 자기정렬 식각 방법을 이용하면 종래보다 공정 단계를 3단계 줄일 수 있을 뿐만 아니라 오정렬 마진을 확보하여 X 방향의 셀 사이즈를 0.3㎛ 만큼 줄일 수 있다. 단지 이러한 공정의 문제점은 게이트와 게이트 사이에 노출되는 소오스/드레인 접합부가 식각되는 문제가 있을 수 있는데, 이러한 문제는 게이트를 형성한 후 이온 주입 공정을 실시하여 접합부를 연결하면 해결 할 수 있다. 이때 게이트 상부에 형성된 마스크 산화막이 이온 주입 장벽이 되어 게이트의 도핑을 막을 수 있다. 또한, 콘택없는 플래쉬 이이피롬 셀 어레이에서 프로그램시 드레인 접합부와 콘트롤 게이트 사이에 약 13V의 전압 차이가 존재하게 되는데, 플로팅 게이트와 콘트롤 게이트 사이에 존재하는 유전체막으로 접합부와 게이트 사이의 전압 차이 문제를 극복한다.
상술한 바와 같이 본 발명에 의하면 PAJ 식각을 실시한 후 이온 주입 공정을 실시하여 접합부를 형성하고, 콘트롤 게이트를 마스크로 자기정렬 식각 공정을 실시하여 플로팅 게이트를 형성하므로써 접합부의 마진을 충분히 확보하여 확산 저항을 줄일 수 있으며, 셀 사이즈도 줄일 수 있다.
Claims (5)
- 반도체 기판상의 선택된 영역에 필드 산화막을 일직선 형태로 형성하는 단계와,전체 구조 상부에 터널 산화막 및 제 1 도전체막을 형성한 후 상기 필드 산화막과 직각으로 교차되도록 상기 폴리실리콘막을 패터닝하는 단계와,상기 패터닝된 제 1 도전체막을 마스크로 노출된 상기 필드 산화막을 식각하여 상기 반도체 기판을 노출시키는 단계와,이온 주입 공정을 실시하여 상기 제 1 도전체막에 자기정렬된 접합부를 상기 반도체 기판상에 형성하는 단계와,전체 구조 상부에 유전체막, 제 2 도전체막 및 마스크 산화막을 순차적으로 형성한 후 상기 패터닝된 제 1 도전체막과 직각으로 교차되도록 패터닝하여 콘트롤 게이트 패턴을 형성하는 단계와,상기 콘트롤 게이트 패턴을 마스크로 제 1 도전체막을 식각하여 하부의 필드 산화막을 노출시키므로써 플로팅 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 이이피롬의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 도전체막과 상기 필드 산화막의 식각 선택비는 10:1 이상인 것을 특징으로 하는 플래쉬 이이피롬의 제조 방법.
- 제 1 항에 있어서, 상기 유전체막을 형성하기 전에 전체 구조 상부에 열산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 이이피롬의 제조 방법.
- 제 1 항에 있어서, 상기 콘트롤 게이트 패턴은 상기 필드 산화막의 폭보다 넓게 형성하는 것을 특징으로 하는 플래쉬 이이피롬의 제조 방법.
- 제 1 항에 있어서, 상기 플로팅 게이트를 형성한 후 전면에 이온 주입 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 이이피롬의 제조 방법.
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