KR19980067904A - 플래쉬 메모리소자의 제조방법 - Google Patents

플래쉬 메모리소자의 제조방법 Download PDF

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Abstract

플레쉬 메모리에 관한 것으로 특히, 프로그래밍 스피드를 증가시키고 소거 특성에 대한 균일성를 향상시킨 플래쉬 메모리소자의 제조방법에 관한 것이다. 이와 같은 플래쉬 메모리소자의 제조방법은 반도체기판에 일정간격을 갖고 일방향으로 고농도 불순물 영역을 형성하는 단계, 상기 반도체기판에 디플리션 이온을 주입하는 단계, 상기 고농도 불순물 영역과 교차하도록 일정간격을 갖는 격리절연막을 형성하는 단계, 상기 반도체기판 전면에 제 1 도전층을 형성하고 선택적으로 패터닝하여 상기 격리절연막과 교차하고 상기 일 고농도 불순물 영역과 소정간격 오버랩되는 부유게이트라인을 형성하는 단계, 상기 부유게이트라인을 마스크로 이용하여 상기 반도체기판에 캄펀세이션 이온을 주입하는 단계, 상기 반도체기판 전면에 제 2 도전층을 형성하고 선택적으로 패터닝하여 격리절연막 사이에 부유게이트라인과 교차하도록 제어게이트라인을 형성하는 단계, 상기 제어게이트라인 하부의 부유게이트를 각각의 부유게이트로 분리시키는 단계, 상기 반도체기판 전면에 제 3 도전층을 형성하고 선택적으로 패터닝하여 제어게이트라인 사이에 제어게이트라인과 동일한 방향으로 제어게이트라인에 소정간격 오버랩되는 소거게이트라인을 형성하는 단계를 포함한다.

Description

플래쉬 메모리소자의 제조방법
본 발명은 플래쉬 메모리에 관한 것으로 특히, 프로그래밍 스피드를 증가시키고 소거 특성에 대한 균일성를 향상시킨 플래쉬 메모리소자의 제조방법에 관한 것이다.
일반적으로 메모리 소자는 롬(ROM:Read Only Memory)과 램(RAM:Random Access Memory)으로 구분된다.
롬(ROM)은 제조공정 중에서 마스크에 미리 프로그램 데이타를 입력하여 프로그램 하는 마스크(Mask)롬과, 칩(Chip)을 제조하여 실장한 다음 전기적으로 프로그램 하는 피(P : Programmable)롬이 있다. 피롬(PROM)은 다시 자외선을 이용하여 입력 데이타를 소거할 수 있는 EPROM(Erasable PROM)과 전기적으로 입력 데이타를 소거할 수 있는 EEPROM(Electrically Erasable PROM)으로 구분된다. 그리고, 현재 플래쉬 EEPROM에 많이 사용되고 있는 셀은 ETOXTM와 분리형 게이트(Split gate)플래쉬 EEPROM이 있다.
이와 같은 종래 플래쉬 메모리소자 및 그 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 종래 분리형 게이트 플래쉬 메모리소자의 단면구조도이다.
종래 분리형 게이트 플래쉬 메모리소자는 반도체기판(1)에 소정간격을 갖는 매몰 고농도 불순물 영역(2)과, 상기 매몰 고농도 불순물 영역(2)과 일측이 오버랩되도록 형성된 부유게이트(4a)와, 상기 부유게이트(4a)의 상측에 형성되고 동시에 상기 부유게이트(4a)가 오버랩되지 않은 일측 매몰 고농도 불순물 영역(2)에 소정간격 오버랩되도록 제어게이트라인(6)이 형성되어 있다.
도 2a 내지 도 2d는 도 1에 나타낸 분리형 게이트 플래쉬 메모리소자의 제조공정 단면도이다.
먼저, 도 2a에 나타낸 바와 같이, 반도체기판(1)에 일정간격을 갖고 일방향으로 복수개의 매몰 고농도 불순물 영역(2)을 형성한다. 이때, 상기 매몰 고농도 불순물 영역(2)은 비트라인으로 사용할 불순물 영역이다.
도 2b에 나타낸 바와 같이, 상기 반도체기판(1)전면에 제 1 산화막(3)을 형성한후 상기 제 1 산화막(3)전면에 폴리실리콘층을 형성한후 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 상기 일 매몰 고농도 불순물 영역(2)과 오버랩되는 부유게이트라인(4)을 형성한다.
도 2c에 나타낸 바와 같이, 상기 부유게이트라인(4)의 상면 및 측면에 제 2 산화막(5)을 형성한후 상기 제 2 산화막(5)전면에 폴리실리콘을 증착한후 선택적으로 패터닝하여 상기 매몰 고농도 불순물 영역(2)과 교차하도록 제어게이트라인(6)을 형성한다.
도 2d에 나타낸 바와 같이, 상기 제어게이트라인(6)상에 제 3 산화막(7)을 형성한후 상기 제 3 산화막(7)상에 폴리실리콘을 증착한다음 선택적으로 패터닝하여 제어게이트라인(6)과 동일한 방향으로 소거게이트라인(8)을 형성한다. 이때, 도면상에는 도시되지 않았지만 상기 제어게이트라인(6)을 마스크로 이용하여 상기 부유게이트라인(4)을 각각의 부유게이트(4a)로 분리시키는 공정이 포함되어 있으며, 상기 소거게이트라인(8)은 제어게이트라인(6)과 동일 방향으로 형성하되 제어게이트라인(6) 쌍(pair)사이에 형성되며 소정간격 제어게이트라인(6)에 오버랩되게 형성되어 있다.
이와 같은 종래 분리형 플래쉬 메모리소자에 있어서, 상기 부유게이트(4a)와 오버랩되어 있는 일 매몰 고농도 불순물 영역(2)은 드레인으로 작용하며, 상기 부유게이트(4a)와 소정간격을 갖고 있는 다른 매몰 고농도 불순물 영역(2)은 소오스로 작용한다. 그리고, 상기한 바와 같은 플래쉬 메모리소자의 쓰기 동작은 드레인에 8v, 소오스에는 0v, 그리고, 콘트롤 게이트에는 12v를 인가하면 드레인측에 고전계(high electron field)에 의해 생성되는 채널 핫 일렉트론이 게이트 산화막(제 1 산화막)의 전위 장벽을 넘어 부유게이트(4a)로 주입되어 부유게이트(4a)를 프로그램시킨다.
종래 플래쉬 메모리소자에 있어서는 드레인 부근에서 핀치오프(pinch off)가 발생하여 프로그램 및 소거가 반복된후 소거 특성이 단위셀의 위치별로 일정하지 않아 플래쉬 메모리소자의 신뢰성을 저하시키는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래 플래쉬 메모리 및 그 제조방법의 문제점을 해결하기 위하여 안출한 것으로 분리형 게이트 셀에서 구현할 수 없는 소오스 사이드 인젝션이 가능하도록하여 프로그래밍 스피드를 증가시키고 소거 특성에 대한 균일성을 향상시킨 플래쉬 메모리 제조방법을 제공하는데 그 목적이 있다
도 1은 종래 분리형 게이트 플래쉬 메모리소자의 단면구조도
도 2a 내지 도 2d는 도 1에 나타낸 분리형 게이트 플래쉬 메모리소자의 제조공정 단면도
도 3은 본 발명 분리형 게이트 플래쉬 메모리소자의 단면구조도
도 4는 본 발명 분리형 게이트 플래쉬 메모리소자의 평면도
도 5a 내지 도 5d는 도 4의 Ⅰ-Ⅰ'선에 따른 제조공정 단면도
도면의 주요부분에 대한 부호의 설명
10 : 반도체기판 11: 매몰 고농도 불순물 영역
12 : 디플리션 불순물 영역 13 : 게이트 산화막
14a : 부유게이트 15 : 인터폴리산화막
16 : 제어게이트라인 17 : 절연막
18 : 소거게이트라인 19 : 격리절연막
본 발명에 따른 플래쉬 메모리소자의 제조방법은 반도체기판에 일정간격을 갖고 일방향으로 고농도 불순물 영역을 형성하는 단계, 상기 반도체기판에 디플리션 이온을 주입하는 단계, 상기 고농도 불순물 영역과 교차하도록 일정간격을 갖는 격리절연막을 형성하는 단계, 상기 반도체기판 전면에 제 1 도전층을 형성하고 선택적으로 패터닝하여 상기 격리절연막과 교차하고 상기 일 고농도 불순물 영역과 소정간격 오버랩되는 부유게이트라인을 형성하는 단계, 상기 부유게이트라인을 마스크로 이용하여 상기 반도체기판에 캄펀세이션 이온을 주입하는 단계, 상기 반도체기판 전면에 제 2 도전층을 형성하고 선택적으로 패터닝하여 격리절연막 사이에 부유게이트라인과 교차하도록 제어게이트라인을 형성하는 단계, 상기 제어게이트라인 하부의 부유게이트를 각각의 부유게이트로 분리시키는 단계, 상기 반도체기판 전면에 제 3 도전층을 형성하고 선택적으로 패터닝하여 제어게이트라인 사이에 제어게이트라인과 동일한 방향으로 제어게이트라인에 소정간격 오버랩되는 소거게이트라인을 형성하는 단계를 포함한다.
이와 같은 본 발명 플래쉬 메모리 및 그 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명 분리형 게이트 플래쉬 메모리소자의 단면구조도이다.
본 발명에 따른 분리형 게이트 플래쉬 메모리는 반도체기판(10)에 소정간격을 갖고 형성된 매몰 고농도 불순물 영역(11)과, 상기 매몰 고농도 불순물 영역(11)의 일측으로 형성되는 디플리션 불순물 영역(12)과, 상기 디플리션 불순물 영역(12) 상층 전면 및 상기 디플리션 불순물 영역(12)과 접해 있는 매몰 고농도 불순물 영역(11)에 소정간격 오버랩되도록 형성된 부유게이트(14a)와, 상기 부유게이트(14a)의 상측에 형성되고 동시에 상기 부유게이트(14a)가 오버랩되지 않은 일측 매몰 고농도 불순물 영역(11)에 소정간격 오버랩되도록 제어게이트라인(16)이 형성된다. 즉, 본 발명에 따른 플래쉬 메모리소자는 종래의 분리형 게이트 플래쉬 메모리소자와 거의 유사하나 상기 매몰 고농도 불순물 영역(11)의 일측에 매몰 고농도 불순물 영역(11)보다 얕은 깊이로 디플리션 불순물 영역(12)이 형성되며, 부유게이트(14a)가 상기 디플리션 불순물 영역(12)의 상층 및 일 매몰 고농도 불순물 영역(11)에 소정간격 오버랩되어 형성된 구조이다.
도 4는 본 발명 분리형 게이트 플래쉬 메모리소자의 평면도이다.
본 발명에 따른 분리형 게이트 플래쉬 메모리소자는 도 4에 나타낸 바와 같이, 반도체기판(10)에 일정간격을 갖고 일방향으로 매몰 고농도 불순물 영역(11)이 형성되고, 상기 매몰 고농도 불순물 영역(11)의 일측면으로 디플리션 불순물 영역(12)이 형성되며, 상기 고농도 불순물 영역(11)과 교차하도록 일정간격을 갖는 격리절연막(19)이 형성되고, 상기 격리절연막(19)사이에서 상기 일 매몰 고농도 불순물 영역(11)에 소정간격 오버랩됨과 동시에 디플리션 불순물 영역(12)상층으로 부유게이트(14a)가 형성되며, 상기 부유게이트(14a)상층으로 부유게이트(14a)보다 좁은 폭으로 격리절연막(19)과 동일한 방향의 제어게이트라인(16)이 형성되며, 상기 제어게이트라인(16)사이에서 제어게이트라인(16)과 동일한 방향으로 제어게이트라인(16)에 소정간격 오버랩되도록 형성된 소거게이트라인(18)을 포함하여 형성된다. 이때, 상기 반도체기판(10)과, 각 부유게이트(14a)와, 제어게이트라인(16)과, 소거게이트라인(18)은 각각 절연막(13, 15, 17)에 의해 절연되어 있다.
도 5a 내지 도 5d는 도 4의 Ⅰ-Ⅰ'선에 따른 제조공정 단면도이다.
먼저, 도 5a에 나타낸 바와 같이, 반도체기판(10)에 선택적으로 불순물 이온을 주입하여 비트라인으로 사용할 매몰 고농도 불순물 영역(11)을 일정간격, 일방향으로 형성한다. 그다음, 상기 매몰 고농도 불순물 영역(11)을 포함한 상기 반도체기판(10)전면에 디플리션 이온을 주입하여 디플리션 불순물 영역(12)을 형성한다. 이때, 상기 디플리션 불순물 영역(12)은 상기 매몰 불순물 영역(11)보다 얕은 깊이와, 상대적으로 저농도로 주입하기 때문에 매몰 고농도 불순물 영역(11)에는 영향을 주지 못한다. 이어서, 도면상에는 도시하지 않았지만 매몰 고농도 불순물 영역(11)과 교차하도록 일정간격을 갖는 격리절연막(19)(도 4 참조)을 형성한다.
도 5b에 나타낸 바와 같이, 상기 반도체기판(10)전면에 게이트 산화막(13)을 형성한다. 이어서, 상기 게이트 산화막(13)전면에 제 1 전도층을 형성한후 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 상기 매몰 고농도 불순물 영역(11)의 일측에 소정간격 오버랩되는 부유게이트라인(14)을 형성한다. 그다음, 상기 부유게이트라인(14)을 마스크로 이용하여 상기 반도체기판(10)에 캄펀세이션(compensation)이온을 주입하여 부유게이트라인(14) 측면 하부의 반도체기판(10)에 형성된 디플리션 불순물 영역(12)을 제거한다. 즉, 상기 매몰 고농도 불순물 영역(11)사이에 형성된 디플리션 불순물 영역(12)에 반대도전형의 캄펀세이션 불순물 이온을 주입하여 채널영역으로 사용할 만큼의 디플리션 불순물 영역(12)을 제거하는 것이다. 이때, 상기 제 1 도전층은 폴리실리콘으로 형성한다.
도 5c에 나타낸 바와 같이, 상기 부유게이트라인(14) 전면에 인터폴리산화막(15)을 형성한다. 그다음, 상기 인터폴리산화막(15)을 포함한 게이트 산화막(13)전면에 제 2 도전층을 형성한후 선택적으로 패터닝하여 격리절연막(도 4의 (19)) 사이에 부유게이트라인(14)과 교차하도록 제어게이트라인(16)을 형성한다. 이때, 상기 제 2 도전층은 폴리실리콘을 사용하여 형성한다.
도 5d에 나탄낸 바와 같이, 상기 제어게이트라인(16)전면에 절연막(17)을 형성한다. 그다음, 상기 절연막(17) 및 제어게이트라인(16)을 마스크로 이용한 식각공정으로 상기 부유게이트라인(14)을 각각의 부유게이트(14a)로 분리시킨다. 이어서, 상기 분리된 부유게이트(14a)의 양측면에 절연막(도시하지 않음)을 형성한다. 그리고, 상기 절연막(17)을 포함한 반도체기판(10)전면에 제 3 도전층을 형성한후 선택적으로 패터닝하여 상기 제어게이트라인(16)사이에 제어게이트라인(16)과 동일한 방향으로 제어게이트라인(16)에 소정간격 오버랩되는 소거게이트라인(18)을 형성한다.(도 4 참조) 이때, 상기 제 3 도전층(18)은 폴리실리콘으로 형성한다.
본 발명에 따른 플래쉬 메모리 제조방법에 있어서는 부유게이트 하부에 디플리션 불순물 영역을 형성하여, 소오스 사이드 열전자 주입이 가능한 구조이므로 프로그래밍속도가 빠르고, 채널영역에 하드웨어적으로 디플리션영역을 형성하였기 때문에 프로그램 소거후에도 소거 특성이 위치별로 특성변화가 적어 신뢰도 높은 플래쉬 메모리를 제공할 수 있는 효과가 있다.

Claims (2)

  1. 반도체기판에 일정간격을 갖고 일방향으로 고농도 불순물 영역을 형성하는 단계;
    상기 반도체기판에 디플리션 이온을 주입하는 단계;
    상기 고농도 불순물 영역과 교차하도록 일정간격을 갖는 격리절연막을 형성하는 단계;
    상기 반도체기판 전면에 제 1 도전층을 형성하고 선택적으로 패터닝하여 상기 격리절연막과 교차하고 상기 일 고농도 불순물 영역과 소정간격 오버랩되는 부유게이트라인을 형성하는 단계;
    상기 부유게이트라인을 마스크로 이용하여 상기 반도체기판에 캄펀세이션 이온을 주입하는 단계;
    상기 반도체기판 전면에 제 2 도전층을 형성하고 선택적으로 패터닝하여 격리절연막 사이에 부유게이트라인과 교차하도록 제어게이트라인을 형성하는 단계;
    상기 제어게이트라인 하부의 부유게이트를 각각의 부유게이트로 분리시키는 단계;
    상기 반도체기판 전면에 제 3 도전층을 형성하고 선택적으로 패터닝하여 상기 제어게이트라인 사이에 제어게이트라인과 동일한 방향으로 제어게이트라인에 소정간격 오버랩되는 소거게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  2. 제 1 항에 있어서, 상기 캄펀세이션 이온은 디플리션 이온과 반대도전형의 불순물 이온인 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
KR1019970004262A 1997-02-13 1997-02-13 플래쉬 메모리소자의 제조방법 KR19980067904A (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100323872B1 (ko) * 1999-12-27 2002-02-16 박종섭 플래쉬 이이피롬의 제조 방법

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