KR100451491B1 - 플래쉬이이피롬셀및그의제조방법 - Google Patents
플래쉬이이피롬셀및그의제조방법 Download PDFInfo
- Publication number
- KR100451491B1 KR100451491B1 KR1019970066713A KR19970066713A KR100451491B1 KR 100451491 B1 KR100451491 B1 KR 100451491B1 KR 1019970066713 A KR1019970066713 A KR 1019970066713A KR 19970066713 A KR19970066713 A KR 19970066713A KR 100451491 B1 KR100451491 B1 KR 100451491B1
- Authority
- KR
- South Korea
- Prior art keywords
- floating gate
- film
- substrate
- tunnel oxide
- flash
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 description 34
- 230000005641 tunneling Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000002730 additional effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Landscapes
- Non-Volatile Memory (AREA)
Abstract
본 발명은 종래의 플래시 이이피롬 셀의 집적도보다 더욱 큰 집적도를 갖는 플래시 이이피롬 셀 및 그의 제조 방법에 관한 것이다. 본 발명에 따른 플래쉬 이이피롬 셀은소오스/드레인 접합영역이 형성된 반도체 기판과, 상기 기판상부의 제1 터널산화막에 의해 상기 반도체 기판과 전기적으로 절연되면서 상기 기판 상부에 형성된 제1 플로팅 게이트와, 상기 기판상에 상기 제1 플로팅 게이트를 씌우면서 형성된 제2 터널 산화막에 의해 상기 제1플로팅 게이트와 전기적으로 절연되면서 상기 기판 상부에 형성된 제2플로팅 게이트와, 상기 전체 구조의 상부에 순차적으로 형성된 유전체막 및 제어 게이트를 구비하여 이루어진다.
Description
본 발명은 플래쉬 플래쉬 이이피롬(EEPROM) 셀 및 그의 제조 방법에 관한 것이다.
일반적으로, 플래쉬 메모리 장치는 프로그램 및 소거 특성을 구비한 EPROM과 전기적으로 프로그램 및 소거 특성을 갖는 EEPROM의 장점을 살려 제조된 장치를 말한다. 이러한 플래쉬 EEPROM의 프로그램은 외부의 고전압에 의한 열전자를를 이용하고, 소거는 전자가 얇은 절연막을 터널링 효과에 의하여 넘어가는 현상인 F-N(Fowler-Nordheim) 터널링을 이용한다. 상기 EEPROM 은 하나의 셀에 2진 정보 즉, 0또는 1만을 프로그램또는 소거하기 때문에 1바이트로 표시가 가능한 정보량은 256(=28)가지이다.
일반적으로, 이러한 특성을 갖는 플래쉬 메모리 장치는 도 1에서 도시한 바와같이 반도체 기판(1)상부에 형성된 박막의 터널 산화막(2)과, 터널 산화막(2)의 상부에 형성된 폴리실리콘막으로 구성된 부유 게이트(3)와, 그 상부에 순차적으로 형성된 유전체막(4) 및 제어 게이트(5)로 이루어 지는데, 게이트 산화막(2)으로부터 노출된 기판(1)에는 소정의 불순물이 이온주입되어 소오스/드레인 접합(6)을 이루게된다.
그러나, 오늘날의 단위면적당 집적도를 향상시키고자 하는 초고집적화 추세에 비추어 도 1에 도시된 메모리 소자보다 더욱 큰 용량을 갖는 메모리 소자를 구현할 필요성이 존재한다. 예를들어, 하나의 셀이 4가지 정보를 갖게되면 1바이트의 정보량은 65536(=48)가지가 되므로 2진 셀이 갖는 정보량보다 256배가 많은 정보량을 가질 수 있다. 따라서, 1기가급이상의 대용량을 갖는 메모리 의 구현이 가능하게 된다.
따라서, 본 발명의 목적은 종래의 플래시 이이피롬 셀의 집적도보다 더욱 큰 집적도를 갖는 플래시 이이피롬 셀 및 그의 제조 방법을 제공함에 목적이 있다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 제1 측면으로서, 소오스/드레인 접합영역이 형성된 반도체 기판과, 상기 기판상부의 제1 터널산화막에 의해 상기 반도체 기판과 전기적으로 절연되면서 상기 기판 상부에 형성된 제1 플로팅 게이트와, 상기 기판상에 상기 제1 플로팅 게이트를 씌우면서 형성된 제2 터널 산화막에 의해 상기 제1플로팅 게이트와 전기적으로 절연되면서 상기 기판 상부에 형성된 제2플로팅 게이트와, 상기 전체 구조의 상부에 순차적으로 형성된 유전체막 및 제어 게이트를 구비하여 이루어지는 것을 특징으로하는 플래쉬 이이피롬 셀을 제공한다.
또한, 본 발명은 제2 측면으로서, 반도체 기판상에 제1터널 산화막및 제1폴리실리콘막을 순차적으로 형성하는 단계와, 사진식각법으로 제1폴리실리콘막 및 상기 제1터널 산화막을 패터닝하여 제1 플로팅 게이트를 형성하는 단계와, 상기 기판의 상부에 상기 제1 플로팅 게이트를 씌우면서 제2 터널 산화막을형성하는 단계와, 상기 제2 터널 산화막상에 제2 플로팅 게이트 패턴을 형성하는 단계와, 상기 기판에 불순물을 이온주입하여 소오스/드레인 접합영역을 형성하는 단계와, 전체 구조 상부에 유전체막 및 게이트 패턴을 순차적으로 형성하는 단계를 포함하는 플래쉬 이이피롬 셀의 제조 방법을 제공한다.
본 발명에 의하면, 채널 영역의 상부에 상이한 채널 길이를 가지는 두 개의 플로팅 게이트를 형성하여 그 각각의 프로그램 및 소거 여부에 따라 4가지의 상이한 정보의 출력을 얻을 수 있도록함으로써 종래의 플래쉬 이이피롬 셀보다 집적도를 2배이상 증대시킬 수 있다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다. 도면에서, 도 2는 본 발명의 바람직한 실시예에 따른 플래쉬 이이피롬 셀을 보여주는 단면도이고, 도 3a 내지 도 3c는 도 2에 따른 셀의 제조 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 본 실시예에 따른 플래쉬 이이피롬 셀은 비소와 같은 불순물이 이온 주입되어 형성된 소오스/드레인 영역(18)을 갖는 반도체 기판(11)을 구비한다. 반도체 기판(11)의 상부에는 일부가 소오스/드레인 영역(18)의 일부와 수직으로 중첩되면서 제1 터널산화막(12a) 및 제1 플로팅 게이트(13a)가 형성되어 있다. 제1 플로팅 게이트(13a)는 폴리실리콘막으로 이루어진다. 그리고, 반도체 기판(11)의 상부에서 제1 플로팅 게이트(13a)의 측면부에는 산화막 스페이서(15)가 형성되어 있다. 산화막 스페이서(15)는 제1 플로팅 게이트의 상부면보다 위로 더 돌출하여 있는데 이것으로 인해 차후에 형성되는 제2 플로팅 게이트의 표면적이 증대됨으로써 캐패시턴스를 증대시킬 수 있다. 또한, 반도체 기판(11)의 상부에는 제1 플로팅 게이트(13) 및 산화막 스페이서(15)를 씌우면서 제2 터널 산화막(16)이 형성되어 있으며, 상기 제2 터널 산화막의 상부에는 제2 플로팅 게이트(17)가 형성되어 있다. 이렇게 형성된 제2 플로팅 게이트(17)는 일부는 소오스/드레인 접합영역(18)의 일부와 수직으로 중첩되고 다른 일부는 제1 플로팅 게이트(13)의 일부와 수직으로 중첩되게 형성되어 있다. 그리고, 전체 구조 상부에는 유전체막(19) 및 제어 게이트(20)가 형성되어 있다.
이와같이 도 2에서 도시된 플래쉬 이이피롬 셀의 동작 원리는 다음과 같다.
제1 및 제2 플로팅 게이트(13,17)각각에 전자를 주입시키기 위하여, 제어 게이트(20)에 고전압을 인가한 후에 전자를 주입하고자하는 선택된 플로팅 게이트 쪽의 비트라인에 0V의 전압을 가하고 나머지 플로팅 게이트 쪽의 비트라인은 플로팅시킨다. 따라서, F-N 터널링에 의해 제1및/또는 제2 플로팅 게이트(13,17)가 프로그램된다.
그리고, 상기 제1및/또는 제2 플로팅 게이트(13,17)에 주입된 전자를 소거하기 위하여, 제어 게이트(20)에 -12V의 전압을 인가하고 소거하고자하는 선택된 플로팅 게이트쪽의 비트라인에 5V의 전압을 가한다. 따라서, F-N 터널링에 의해 제1및/또는 제2 플로팅 게이트(13,17)에 주입된 전자가 방출되어 소거된다.
한편, 제1및/또는 제2플로팅 게이트(13,17)에 선택적으로 주입된 전자에 의해 프로그램된 4가지의 정보를 독출하기 위하여, 프로그램시의 문턱 전압보다 높은 전압을 제어 게이트(20)에 인가하고 소오스/드레인 접합 영역(18)에는 제어 게이트(20)에 인가한 전압보다 낮은 전압을 인가하여 서로다른 4가지의 채널길이에 의해 서로다른 4가지의 정보를 독출하게 된다.
한편, 도 2에서 도시된 플래쉬 이이피롬 셀은 다음과 같이 제조될 수 있다.
우선, 도 3a에서 도시된 바와같이 반도체 기판(11)의 상부에 제1 터널 산화막(12), 제1 폴리실리콘막(13) 및 질화막(14)을 순차적으로 형성한다. 그런다음, 질화막(14), 폴리실리콘막(13) 및 제1터널 산화막(12)을 패터닝하여 도 3b에서 도시된 바와같이 질화막 패턴(14a), 제1 플로팅 게이트로서 폴리실리콘막 패턴(13a) 및 제1 터널 산화막 패턴(12a)을 형성한 다음, 제1 플로팅 게이트(13a) 및 질화막(14a)의 양측면부에 스페이서 산화막(15)을 통상의 방식에 따라 형성한다. 그리고나서, 질화막(14a)을 약150℃∼175℃의 인산용액을 사용하여 선택적으로 제거한 다음, 도 3c에서 도시된 바와같이 전체 구조 상부에 제2 터널 산화막(16)을 형성한다. 그후, 제2 터널 산화막(16)의 상부에 일부분이 제1플로팅 게이트(13)의 일부와 수직으로 중첩되는 제2 플로팅 게이트 패턴(17)을 형성한다. 그런다음, 화살표로 도시한 바와같이기판(11)에 비소(As)와 같은 불순물을 이온주입하여 소오스/드레인 접합 영역(18)을 형성한다. 그후, 도 2에서 도시된 바와같이, 전체 구조상부에 유전체막(19) 및 제어 게이트패턴(20)을 형성하여 플래쉬 이이피롬 소자를 제조한다.
이상에서 설명한 바와같이 본 발명에 의하면, 채널 영역의 상부에 상이한 채널 길이를 가지는 플로팅 게이트를 형성함으로써, 상기 두 개의 플로팅 게이트 각각의 프로그램 및 소거 여부에 따라 4가지 정보를 프로그램할 수 있으므로, 종래의 셀보다 집적도를 2배이상 높일 수 있다. 그밖에, 본 발명에 따른 플래쉬 이이피롬 셀은 제2 플로팅 게이트의 표면적 증대에 의해 캐패시턴스가 증대된다는 부가적인 효과를 갖는다.
이상에서 본 발명은 그의 바람직한 실시예를 기준으로 설명하고 도시하였지만 당업자는 본 발명의 요지를 일탈함이 없이 상기 실시예에 대한 다양한 변경 및 수정이 가능함을 명백히 알 수 있다.
도 1은 종래의 플래쉬 이이피롬 셀의 구조를 보여주는 단면도
도 2는 본 발명의 바람직한 실시예에 따른 플래쉬 이이피롬 셀을 보여주는 단면도
도 3a 내지 도 3c는 도 2에 따른 셀의 제조 방법을 설명하기 위한 단면도
*도면의 주요 부분에 대한 부호의 설명
11: 기판 12: 제1 터널 산화막
13:제1 플루팅 게이트 14: 질화막
15: 산화막 스페이서 16:제2 터널 산화막
17: 제2 플루팅 게이트 18: 소오스/드레인 접합 영역
19: 유전체막 20: 제어 게이트
Claims (3)
- 소오스/드레인 접합영역이 구비된 반도체기판과,상기 기판 상부에 형성되며, 제1 터널산화막에 의해 상기 반도체 기판과 전기적으로 절연되는 제1 플로팅 게이트와,상기 제 1플로팅 게이트의 양측면에 형성되며, 상기 제 1플로팅게이트의 상부 표면보다 위로 돌출된 형상을 가진 산화막 스페이서와,상기 결과의 기판 상에 상기 산화막 스페이서를 포함한 제1 플로팅 게이트의 일부와 수직으로 겹쳐지도록 형성되며, 제2 터널 산화막에 의해 상기 제1플로팅 게이트와 전기적으로 절연되고, 상기 제 1플로팅게이트와 상이한 채널길이를 가진 제 2플로팅 게이트와,상기 전체 구조의 상부에 순차적으로 형성된 유전체막 및 제어 게이트를 구비하여 이루어지는 것을 특징으로 하는 플래쉬 이이피롬 셀.
- 반도체 기판 위에 제 1터널 산화막, 제 1폴리실리콘막 및 질화막을 순차적으로 형성하는 단계와,상기 질화막 및 제 1폴리실리콘막을 패터닝하여 제 1플로팅 게이트를 형성하는 단계와,상기 제 1플로팅 게이트의 양측면에 산화막 스페이서를 형성하는 단계와,상기 잔류된 질화막을 선택적으로 제거하여 상기 산화막 스페이서가 상기 제 1플로팅게이트의 상부 표면보다 위로 돌출된 형상을 가지도록 하는 단계와,상기 결과의 기판 상에 제2 터널 산화막 및 제 2폴리실리콘막을 순차적으로 형성하고, 상기 제 2폴리실리콘막을 패터닝하여 산화막 스페이서를 포함한 제 1플로팅 게이트의 일부와 수직으로 겹치면서 상기 제 1플로팅게이트와 상이한 채널길이를 가진 제 2플로팅 게이트를 형성하는 단계와,상기 제 2플로팅게이트를 포함한 기판 상부에 불순물을 이온주입하여 소오스/드레인 접합영역을 형성하는 단계와,상기 전체 구조의 상부에 유전체막 및 제어 게이트를 순차적으로 형성하는 단계를 구비하여 이루어지는 것을 특징으로 하는 플래쉬 이이피롬 셀의 제조방법.
- 제 2항에 있어서, 상기 잔류된 질화막 제거공정은 약150∼175℃의 인산 용액을 사용하여 실시되는 것을 특징으로 하는 플래쉬 이이피롬 셀의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970066713A KR100451491B1 (ko) | 1997-12-08 | 1997-12-08 | 플래쉬이이피롬셀및그의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970066713A KR100451491B1 (ko) | 1997-12-08 | 1997-12-08 | 플래쉬이이피롬셀및그의제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990048100A KR19990048100A (ko) | 1999-07-05 |
| KR100451491B1 true KR100451491B1 (ko) | 2005-04-06 |
Family
ID=37301803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970066713A KR100451491B1 (ko) | 1997-12-08 | 1997-12-08 | 플래쉬이이피롬셀및그의제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100451491B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100784082B1 (ko) * | 2006-06-29 | 2007-12-10 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그것의 제조 방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273227A (ja) * | 1994-03-28 | 1995-10-20 | Fujitsu Ltd | 不揮発性多値記憶素子及びこれを用いた装置 |
| JPH08153812A (ja) * | 1994-11-29 | 1996-06-11 | Nippon Motorola Ltd | 多層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法 |
| KR970004035A (ko) * | 1995-06-24 | 1997-01-29 | 플래쉬 메모리 셀의 제조방법 | |
| KR970018651A (ko) * | 1995-09-29 | 1997-04-30 | 김광호 | 비휘발성 메모리 장치 및 그 제조방법 |
| US5674768A (en) * | 1995-03-22 | 1997-10-07 | Hyundai Electronics Industories Co., Ltd. | Method of making flash EEPROM cell having first and second floating gates |
-
1997
- 1997-12-08 KR KR1019970066713A patent/KR100451491B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273227A (ja) * | 1994-03-28 | 1995-10-20 | Fujitsu Ltd | 不揮発性多値記憶素子及びこれを用いた装置 |
| JPH08153812A (ja) * | 1994-11-29 | 1996-06-11 | Nippon Motorola Ltd | 多層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法 |
| US5674768A (en) * | 1995-03-22 | 1997-10-07 | Hyundai Electronics Industories Co., Ltd. | Method of making flash EEPROM cell having first and second floating gates |
| KR970004035A (ko) * | 1995-06-24 | 1997-01-29 | 플래쉬 메모리 셀의 제조방법 | |
| KR970018651A (ko) * | 1995-09-29 | 1997-04-30 | 김광호 | 비휘발성 메모리 장치 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990048100A (ko) | 1999-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5773343A (en) | Semiconductor device having a recessed channel structure and method for fabricating the same | |
| KR100390889B1 (ko) | 반도체장치의 비휘발성 메모리 소자 및 그 제조방법 | |
| US5841161A (en) | Flash memory and method for fabricating the same | |
| KR0144421B1 (ko) | 플레쉬 이.이.피.롬의 제조방법 | |
| US5457061A (en) | Method of making top floating-gate flash EEPROM structure | |
| US6025229A (en) | Method of fabricating split-gate source side injection flash memory array | |
| US20070210369A1 (en) | Single gate-non-volatile flash memory cell | |
| KR100387267B1 (ko) | 멀티 레벨 플래쉬 이이피롬 셀 및 그 제조 방법 | |
| KR100451491B1 (ko) | 플래쉬이이피롬셀및그의제조방법 | |
| KR100215888B1 (ko) | 플래쉬 메모리 제조방법 | |
| KR100205786B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100239701B1 (ko) | 불휘발성 메모리 셀의 제조방법 | |
| KR0177391B1 (ko) | 반도체 기억소자와 그 제조방법 | |
| KR19980055724A (ko) | 플래쉬 이이피롬 셀 및 그 제조방법 | |
| KR100293629B1 (ko) | 플래쉬이이피롬셀,그제조방법및이를이용한프로그램,소거및독출방법 | |
| KR940001403B1 (ko) | 플레쉬 eeprom 셀 | |
| KR100212008B1 (ko) | 플래쉬 메모리 셀, 그의 제조, 프로그램 및 소거 방법 | |
| KR100688489B1 (ko) | 비휘발성 메모리 및 그 제조방법 | |
| KR100192545B1 (ko) | 불휘발성 메모리 소자 및 그의 제조 방법 | |
| KR100383764B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR100246193B1 (ko) | 이이피롬 셀 제조방법 | |
| KR100541710B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| KR100206960B1 (ko) | 불휘발성 메모리 셀 및 그 제조방법 | |
| KR101044776B1 (ko) | Ｅｅｐｒｏｍ 소자의 제조 방법 | |
| KR100447984B1 (ko) | 이이피롬소자및그제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |