KR100206960B1 - 불휘발성 메모리 셀 및 그 제조방법 - Google Patents

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Abstract

본 발명은 불휘발성 메모리 셀 및 그 제조방법에 관한 것으로, 소자격리구조에 의하여 한정된 액티브영역에 소오스/드레인영역 및 그 사이로 정의되는 채널영역이 구비된 실리콘기관과; 그 실리콘기판 위에 제2절연막을 사이에 두고 형성된 것으로, 채널영역의 일부 및 소오스영역의 일부 영역과 겹치도록 형성된 프로그램 게이트와; 상기 프로그램 게이트를 감싸는 제3절연막과; 상기 제2절연막과 제3절연막 위에 형성된 것으로, 상기 프로그램 게이트 및 채널영역의 일부, 드레인영역의 일부영역과 겹치도록 형성된 플로우팅 게이트와; 상기 플로우팅 게이트를 감싸는 제4절연막과; 상기 제2절연막과 제4절연막 위에 형성된 것으로, 상기 플로우팅 게이트 및 드레인영역의 일부영역과 겹치도록 형성된 컨트롤 게이트로 구성되는 것을 특징으로 하는 불휘발성 메모리 셀을, 실리콘기판의 선택된 영역에 불순물 이온을 주입하여 BN 확산층(소오스/드레인영역)을 형성하는 단계와; 실리콘기판을 선택적으로 식각하여 트렌치를 형성한 후, 그 트렌지의 하면부에는 아이솔레이션 불순물 이온을 주입하고, 그 트렌치 안에는 소정의 제1절연체(아이솔레이션 절연체)를 채워 소자격리구조를 형성함으로써 액티브영역을 정의하는 단계와; 제2절연막을 형성한 후, 제1다결정실리콘을 증착하는 단계와; 그 제1다결정실리콘층을 패터닝하여 액티브영역의 일측에 있는 BN 확산층(소오스영역)의 일부와 채널영역의 일부영역 위로 한정된 프로그램 게이트를 형성한 후, 그 결과물의 전면에 제3절연막을 형성하는 단계와; 그 결과물 위에 제2다결정실리콘을 증착한 후, 그를 패터닝하여 상기 프로그램 게이트와 채널영역의 일부 및 타측 BN 확산층(드레인영역)의 일부영역 위로 한정된 플로우팅 게이트를 형성하는 단계와; 그 결과물 위에 제4절연막을 형성한 후, 그 위에 제3다결정실리콘을 증착하는 단계와; 그 제3다결정실리콘층을 패터닝하여 상기 플로우팅 게이트와 타측 BN 확산층의 일부영역 위로 한정된 컨트롤 게이트를 형성하는 단계로 이루어지는 것을 특징으로 하는 제조방법으로 형성한다. 이에 따른 본 발명은, 1) 스플리트 게이트형 셀의 개념이 적용됨으로써 과소거와 같은 문제가 일어나지 않게 되고, 2) SiMP 셀의 개념이 적용됨으로써 멀티 비트 프로그램이 가능하며, 3) 다결정실리콘에서 다결정실리콘으로 전자가 주입/방출(프로그램/소거)되도록 구성됨과 아울러 전체적인 구성이 단순하게 이루어짐으로써, 게이트산화막이 얇게 형성될 필요가 없을 뿐만 아니라 제조공정이 단순하게 되면서도 메모리 셀의 미세화에 유리하고, 4) 플로우팅 게이트에 있는 전자를 방출(소거)시키기 위한 전압이 스플리트 게이트형 셀 보다 낮아지게 되는 효과가 발생한다.

Description

불휘발성 메모리 셀 및 그 제조방법
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 스플리트 게이트(split Gate)형 셀과 동시 멀티 프로그램(simultaneous multi program; 이하 'SiMP'라 한다)셀의 장점을 각각 취합함으로써, 소거동작에서 과소거(over erase)가 일어나지 않도록 함과 아울러 멀티 비트 프로그램(multi bit program)이 가능하도록 한 불휘발성 메모리 셀 및 그 제조방법에 관한 것이다.
일반적인 스플리트 게이트형 플래시 메모리 셀은 도 1에 도시된 바와 같이, 필드산화막(미도시)에 의하여 한정된 액티브영역에 소오스/드레인영역(12,13) 및 그 사이로 정의되는 채널영역이 구비된 반도체기판(11)과; 그 반도체기판(11) 위에 게이트산화막(14)을 사이에 두고 채널영역의 일부 및 드레인영역(13)의 일부와 겹치도록 형성된 플로우팅 게이트(15)와; 절연막(16)이 덮혀 있는 상기 플로우팅 게이트(15) 및 소오스영역(12)의 일부와 겹치도록 형성된 컨트롤 게이트(17)와; 상기 소오스/드레인영역(12,13) 및 채널영역의 일측을 따라 상기 필드산화막 위에 형성된 소거 게이트(18)로 구성된다.
이와 같이 구성된 스플리트 게이트형 플래시 메모리 셀은 가상접지(Virtual Ground)를 이용하는 것으로, 크기(Cell size)가 감소될 뿐만 아니라 커플링 비(Coupling Ratio)가 크고, 과소거(Over erase)가 방지되는 특징을 갖는 2트랜지스터 메모리 셀이다. 이하, 프로그램동작과 소거동작 및 읽기동작에 대해서 간단히 설명하면 다음과 같다.
프로그램은 컨트롤 게이트(17)에는 12[V]를 인가하고 드레인영역(13)에는 7[V]를 인가하며 소오스영역(12)에는 0[V]를 인가함에 따라 드레인영역(13)에서 발생된 전자가 게이트 산화막(14)을 F-N 터널링하여 플로우팅 게이트(15)로 주입됨으로써 달성되고, 소거는 컨트롤 게이트(17)에는 0[V]를 인가하고 소거 게이트(18)에는 20[V]를 인가하며 소오스영역(12)은 플로우팅 상태로 둠에 따라 플로우팅 게이트(15)에 축적되어 있는 전자가 방출됨으로써 달성되며, 읽기동작은 컨트롤 게이트(17)에 5[V]를 인가하고 드레인영역(13)에는 1[V]를 인가하며 소오스영역(12)에는 0[V]를 인가함에 따라 야기되는 문턱전압의 크기를 검출함으로써 달성된다.
그리고, LG반도체의 최웅림 박사가 창안한 것으로 알려진 SiMP 셀은, 도 2에 도시된 바와 같이, 소오스/드레인영역(미도시)이 구비된 반도체기판(21)의 일부영역 위에 900[Å] 정도의 두께로 형성된 층간절연(ID)산화막(23) 및 그 위에 1,500[Å] 정도로 증착된 제1다결정실리콘 프로그램 게이트 하부구조(24a)와; 그 층간절연(ID)산화막(23)과 프로그램 게이트 하부구조(24a) 사이로 한정된 개구부 및 그 프로그램 게이트 하부구조(24a)의 상단면 일부영역 위에 100[Å] 정도의 게이트산화막(22)을 거쳐 형성된 T자형의 제2다결정실리콘 플로우팅 게이트(25)와; 그 플로우팅 게이트(25) 위에 얇은 절연막(26)을 거쳐 3,000[Å] 정도의 두께로 형성된 제3다결정실리콘 컨트롤 게이트(27)와; 상기 플로우팅 게이트(25)와 컨트롤 게이트(27)의 측면 및 그 컨트롤 게이트(27)의 상부를 절연하기 위한 측벽 스페이서(29) 및 CAP HLD 산화막(28)과; 그 CAP HLD 산화막(28)의 위와 측벽 스페이서(29)의 측부에 형성된 것으로, 상기 프로그램 게이트 하부구조(24a)와 콘택을 이루게 되는 제4다결정실리콘 프로그램 게이트 상부구조(24b)로 구성된다.
이와 같이 구성된 SiMP 셀의 프로그램과 소거 및 읽기동작에 대해서 간단히 살펴보면 다음과 같다.
프로그램은 프로그램 게이트(24a,24b)에는 (-)8[V]를 인가하고 컨트롤 게이트(27)에는 5[V]를 인가함에 따라 프로그램 게이트(24a,24b)로 공급되는 전자가 그의 하부구조(24a)에서 게이트 산화막(22)을 F-N 터널링하여 플로우팅 게이트(25)에 주입됨으로써 달성되고, 소거는 컨트롤 게이트(27)에는 0[V]를 인가하고 반도체기판(21)에는 15[V]를 인가함에 따라 플로우팅 게이트(25)에 축적되어 있는 전자가 게이트산화막(22)을 F-N 터널링하여 실리콘기판(21)으로 방출됨으로써 달성되며, 읽기는 컨트롤 게이트(27)에는 문턱전압과 관련된 적당한 전압(일례로, 5[V])을 인가하고 드레인영역과 소오스영역에는 각각 1[V], 0[V]를 인가한 상태에서 채널영역을 흐르는 전류를 검출함으로써 달성된다.
이와 같은 SiMP 셀은, 프로그램을 할 때 플로우팅 게이트(25)로 주입되는 전자의 양을 감시(monitering)할 수 있는 기능이 구비됨으로써, 멀티 비트 프로그램(multi bit program)이 가능한 특징이 있다. 즉, 상기와 같은 프로그램 동작과 함께 소오스영역과 드레인영역에 각각 소정의 전압을 인가하면, 채널영역을 흐르게 되는 전류가 플로우팅 게이트의 전위에 따라 그 크기가 변하기 때문에, 그 전류를 크기를 감시하면서 전자의 주입량을 조절함으로써, 멀티 비트 프로그램을 달성할 수 있다.
그러나, 상기와 같은 종래의 스플리트 게이트형 셀은 그의 소거동작시 소거 게이트에 23[V] 정도나 되는 고전압을 인가해야 한다는 단점이 있었고, SiMP 셀은 4개의 다결정실리콘층으로 형성된 복잡한 구조를 갖을 뿐만 아니라 게이트 산화막을 얇으면서도 정확한 두께로 형성해야 하기 때문에 그 제조방법이 까다롭다는 단점과 함께 과소거(over erase)가 일어나게 되는 단점이 있다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위하여 창안한 것으로, SiMP 셀의 멀티 비트 프로그램 특성과 스플리트 게이트형 셀의 과소거 방지 특성을 모두 구비할 뿐만 아니라, 구성이 간단하고, 프로그램 및 소거동작 모두가 다결정실리콘층과 다결정실리콘층 사이의 전자이동으로 이루어지기 때문에 게이트산화막을 얇게 형성할 필요가 없으며, 소거시에 고전압을 인가하지 않아도 되는 불휘발성 메모리 셀 및 그 제조방법을 제공함에 그 목적이 있다.
제1도는 종래 기술에 따른 스플리트 게이트형 메모리 셀의 구성 단면도.
제2도는 종래 기술에 따른 동시 멀티 프로그램(SiMP) 메모리 셀의 구성 단면도.
제3a도 내지 제3g도는 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 셀의 제조공정 단면도.
제4도는 본 발명에 따른 불휘발성 메모리 셀의 대략적인 평면도.
제5a도와 제5b도는 본 발명에 따른 불휘발성 메모리 셀의 X-방향과 Y-방향에 대한 구성 단면도.
* 도면의 주요부분에 대한 부호의 설명
101 : 실리콘기판 102, 103 : BN 확산층(소오스/드레인영역)
111 : 아이솔레이션 불순물 확산층
112 : 제1절연층(아이솔레이션 절연층)
131 : 제2절연막(게이트산화막) 132 : 제1다결정실리콘 프로그램 게이트
141 : 제3절연막 142 : 제2다결정실리콘 플로우팅 게이트
151 : 제4절연막(ONO 절연막) 152 : 컨트롤 게이트
상기 목적을 달성하기 위한 본 발명에 따른 불휘발성 메모리 셀은, 소자격리구조에 의하여 한정된 액티브영역에 소오스/드레인영역 및 그 사이로 정의되는 채널영역이 구비된 실리콘기판과; 그 실리콘기판 위에 제2절연막을 사이에 두고 형성된 것으로, 채널영역의 일부 및 소오스영역의 일부영역과 겹치도록 형성된 프로그램 게이트와; 상기 프로그램 게이트를 감싸는 제3절연막과; 상기 제2절연막과 제3절연막 위에 형성된 것으로, 상기 프로그램 게이트 및 채널영역의 일부, 드레인영역의 일부영역과 겹치도록 형성된 플로우팅 게이트와; 상기 플로우팅 게이트를 감싸는 제4절연막과; 상기 제2절연막과 제4절연막 위에 형성된 것으로, 상기 플로우팅 게이트 및 드레인영역의 일부영역과 겹치도록 형성된 컨트롤 게이트로 구성되는 것을 특징으로 한다.
그리고, 상기와 같이 구성된 본 발명에 따른 불휘발성 메모리 셀의 제조방법은, 실리콘기판의 선택된 영역에 불순물 이온을 주입하여 BN 확산층(소오스/드레인영역)을 형성하는 단계와; 실리콘기판을 선택적으로 식각하여 트렌치를 형성한 후, 그 트렌치의 하면부에는 아이솔레이션 불순물 이온을 주입하고, 그 트렌치 안에는 소정의 제1절연체(아이솔레이션 절연체)를 채워 소자격리구조를 형성함으로써 액티브영역을 정의하는 단계와; 제2절연막을 형성한 후, 제1다결정실리콘을 증착하는 단계와; 그 제1다결정실리콘층을 패터닝하여 액티브영역의 일측에 있는 BN 확산층(소오스영역)의 일부와 채널영역의 일부영역 위로 한정된 프로그램 게이트를 형성한 후, 그 결과물의 전면에 제3절연막을 형성하는 단계와; 그 결과물 위에 제2다결정실리콘을 증착한 후, 그를 패터닝하여 상기 프로그램 게이트와 채널영역의 일부 및 타측 BN 확산층(드레인영역)의 일부영역 위로 한정된 플로우팅 게이트를 형성하는 단계와; 그 결과물 위에 제4절연막을 형성한 후, 그 위에 제3다결정실리콘을 증착하는 단계와; 그 제3다결정실리콘층을 패터닝하여 상기 플로우팅 게이트와 타측 BN 확산층의 일부영역 위로 한정된 컨트롤 게이트를 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해서 상세히 설명한다.
이때, 첨부된 도면 도 3a 내지 도 3g는 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 셀의 제조방법을 나타낸 공정 단면도이고, 도 4는 상기 공정을 통해 완성된 불휘발성 메모리 셀의 평면도이며, 도 5a와 도 5b는 각각 상기 도 4에 도시된 불휘발성 메모리 셀의 X-방향과 Y-방향에 대한 단면도이다.
우선, 제조방법에 대해서 설명하면 다음과 같다.
실리콘기판(101) 위에 소정의 마스크패턴(미도시)을 형성한 후, 그 마스크패턴에 의해 선택된 영역에 BN(Buried N형) 확산층(소오스/드레인영역)(102,103)을 형성하고(도 3a), 포토리소그래피 및 식각공정으로 상기 실리콘기판(101)을 선택적으로 식각함으로써 아이솔레이션을 위한 트렌치를 형성한다(도 3b).
이후, 상기 트렌치의 하면부에 아이솔레이션 불순물 확산층을 형성한 후(도 3c), 그 결과물 위에 아이솔레이션 절연층을 형성하기 위해 제1절연물(HLD 절연물)(112)을 증착하고, 그 제1절연층(112)을 에치백함으로써 소자격리구조(111,112)를 완성한다(도 3d).
이어서, 열산화공정으로 상기 결과물 위에 제2절연막(게이트산화막)(131)을 형성하고, 그 위에 제1다결정실리콘(132)을 증착한 후, 그 제1다결정실리콘(132)을 열산화시켜 제3-1 절연막(열산화막)(141)을 형성하며, 포토리소그래피 및 식각공정으로 상기 제3-1 절연막(141)과 제1다결정실리콘층(132)을 패터닝함으로써 액티브영역의 일측에 있는 BN 확산층(소오스영역)(102)의 일부와 채널영역의 일부영역 위로 한정된 프로그램 게이트(132)를 형성한 후(도 3e), 그 프로그램 게이트(132)의 식각면에 제3-2 절연막(열산화막)(141)을 형성하고, 그 위에 제2다결정실리콘(142)을 증착한 후, 그 제2다결정실리콘(142)이 상기 프로그램 게이트(132)의 전면과 채널영역의 일부 및 타측 BN 확산층(드레인영역)(103)의 일부영역 위에 한정되도록 패터닝함으로써 절곡구조의 플로우팅 게이트(142)를 형성한다(도 3f).
이후, 상기 결과물 위에 제4절연막(ONO구조 절연막)(151)을 증착한 후, 그 위에 제3다결정실리콘(152)을 증착하고, 그 제3다결정실리콘층(152)이 상기 굴곡 구조의 플로우팅 게이트(142)와 타측 BN 확산층(103)의 일부영역 위에 한정되도록 패터닝함으로써 2단으로 절곡된 게이트(152)를 형성한다(도 3g).
이와 같은 공정을 통해 완성된 본 발명에 따른 불휘발성 메모리 셀은, 도 4의 평면도와 및 도 5a 및 도 5b에 도시된 바와 같이, 트렌치에 매립된 제1절연층(HLD 절연막)(112)과 그 아래에 형성된 불순물 확산층(111)으로 구성된 소자격리구조(111,112)에 의하여 한정된 액티브영역에 소오스/드레인영역(102,103) 및 그 사이로 정의되는 채널영역이 구비된 실리콘기판(101)과; 그 실리콘기판(101) 위에 형성된 제2절연막(게이트 산화막)(131)과; 그 제2절연막(131) 위에 채널영역의 일부 및 소오스영역(102)의 일부영역과 겹치도록 형성된 제1다결정실리콘 프로그램 게이트(132)와; 상기 프로그램 게이트(132)를 감싸는 제3절연막(열산화막)(141)과; 상기 제2절연막(131)과 제3절연막(141) 위에 형성된 것으로, 상기 프로그램 게이트(132) 및 채널영역의 일부, 드레인영역(103)의 일부영역 위에 형성됨으로써, 상기 프로그램 게이트(132)의 측면부에서 절곡구조를 갖게 되는 제2다결정실리콘 플로우팅 게이트(142)와; 그 플로우팅 게이트(142)를 감싸는 제4절연막(ONO 절연막)(151)과; 그 제4절연막(142)과 상기 제2절연막(131) 위에 형성된 것으로, 상기 플로우팅 게이트(142) 및 드레인영역(103)의 일부영역 위에 형성됨으로써 상기 플로우팅 게이트(142)의 굴곡부와 측단면부에서 2단으로 절곡된 컨트롤 게이트(152)로 구성됨을 알 수 있다.
이하, 상기와 같이 구성된 본 발명에 따른 불휘발성 메모리 셀의 작용에 대한 바람직한 실시예에 대해서 설명하면 다음과 같다.
프로그램은 컨트롤 게이트(152)에는 5[V]를 인가하고 프로그램 게이트(132)에는 (-)8[V]를 인가함에 따라 상기 프로그램 게이트(132)로 공급되는 전자가 제3절연막(141)을 F-N 터널링하여 플로우팅 게이트(142)로 주입됨으로써 달성되고, 소거는 컨트롤 게이트(152)에는 15[V]를 인가하고 프로그램 게이트(132)에는 0[V]를 인가함에 따라 플로우팅 게이트(142)에 축적되어 있는 전자가 제4절연막(151)을 터널링하여 컨트롤 게이트(152)를 통해 방출됨으로써 달성된다.
그리고, 읽기는 컨트롤 게이트(152)에는 5[V]를 인가하고 프로그램 게이트(132)에는 2[V]를 인가하며, 소오스영역(102)과 드레인영역(103)에는 각각 0[V]와 1[V]를 인가함에 따라 채널영역에 흐르는 전류를 검출함으로써 달성된다.
이때, 상기와 같은 불휘발성 메모리 셀의 작용에서, 컨트롤 게이트(152)에는 5[V]를 인가하고 프로그램 게이트(132)에는 (-)8[V]를 인가하는 프로그램 동작은 SiMP 셀의 개념을 적용한 것이고, 컨트롤 게이트(152)에는 15[V]를 인가하고 프로그램 게이트(132)에는 0[V]를 인가하는 소거 동작은 스플리트 게이트형 셀의 개념을 적용한 것이지만, 읽기 동작에서 컨트롤 게이트(152)에는 5[V]를 인가하고 소오스영역(102)과 드레인영역(103)에 각각 0[V]와 1[V]를 인가함과 아울러 프로그램 게이트(132)에 2[V]를 인가하는 것은 본 발명에 따른 불휘발성 메모리 셀의 구조적 특징에 따른 새로운 방법임을 알 수 있다.
그리고, 본 발명에 따른 불휘발성 메모리 셀은, 상기와 같은 방법으로 프로그램을 하면서 소오스영역(102)과 드레인영역(103)에 소정의 전압을 인가하면, 전자의 주입량에 따라 플로우팅 게이트(142)의 전위가 변하게 되고 이에 따라 채널영역을 흐르는 전류의 크기가 변하게 되는 특성을 갖고 있다. 따라서 상기와 같은 조건하에서 채널영역에 흐르는 전류를 감시하면서 프로그램을 하게 되면, 종래의 SiMP 셀과 같이 멀티 비트 프로그램을 할 수 있는 특성을 갖고 있다.
그 뿐만 아니라, 플로우팅 게이트(142)에 축적된 전하를 방출하는 소거는, 전자가 제4절연막(151)을 터널링하여 컨트롤 게이트(151)를 통해 방출되는 특성을 갖는다.
상술한 바와 같은 본 발명은, 1) 스플리트 게이트형 셀의 개념이 적용됨으로써 과소거와 같은 문제가 일어나지 않게 되고, 2) SiMP 셀의 개념이 적용됨으로써 멀티 비트 프로그램이 가능하며, 3) 다결정실리콘에서 다결정실리콘으로 전자가 주입/방출(프로그램/소거)되도록 구성됨과 아울러 전체적인 구성이 단순하게 이루어짐으로써, 게이트산화막이 얇게 형성될 필요가 없을 뿐만 아니라 제조공정이 단순하게 되면서도 메모리 셀의 미세화에 유리하고, 4) 플로우팅 게이트에 있는 전자를 방출(소거)시키기 위한 전압이 스플리트 게이트형 셀 보다 낮아지게 되는 효과가 발생한다.

Claims (11)

  1. 소자격리구조에 의하면 한정된 액티브영역에 소오스/드레인영역 및 그 사이로 정의되는 채널영역이 구비된 실리콘기판과; 그 실리콘기판 위에 제2절연막을 사이에 두고 형성된 것으로, 채널영역의 일부 및 소오스영역의 일부영역과 겹치도록 형성된 프로그램 게이트와; 상기 프로그램 게이트를 감싸는 제3절연막과; 상기 제2절연막과 제3절연막 위에 형성된 것으로, 상기 프로그램 게이트 및 채널영역의 일부, 드레인영역의 일부영역과 겹치도록 형성된 플로우팅 게이트와; 상기 플로우팅 게이트를 감싸는 제4절연막과; 상기 제2절연막과 제4절연막 위에 형성된 것으로, 상기 플로우팅 게이트 및 드레인영역의 일부영역과 겹치도록 형성된 컨트롤 게이트로 구성되는 것을 특징으로 하는 불휘발성 메모리 셀.
  2. 제1항에 있어서, 상기 소자격리구조는 트렌치에 매립된 제1절연층과 그 아래에 형성된 불순물 확산층으로 구성된 것을 특징으로 하는 불휘발성 메모리 셀.
  3. 제1항에 있어서, 상기 제2절연막과 제3절연막은 열산화막으로 구성되고, 제4절연막은 ONO 절연막으로 구성되는 것을 특징으로 하는 불휘발성 메모리 셀.
  4. 제1항에 있어서, 상기 프로그램 게이트와 플로우팅 게이트, 컨트롤 게이트는 각각 제1, 2, 3다결정실리콘층으로 구성되는 것을 특징으로 하는 불휘발성 메모리 셀.
  5. 제1항 또는 제4항에 있어서, 상기 플로우팅 게이트는 프로그램 게이트 및 채널영역의 일부, 드레인영역의 일부영역 위에 형성됨으로써, 상기 프로그램 게이트의 측면부에서 절곡구조를 갖게 되는 것을 특징으로 하는 불휘발성 메모리 셀.
  6. 제1항 또는 제4항에 있어서, 상기 컨트롤 게이트는 플로우팅 게이트 및 드레인영역의 일부영역 위에 형성됨으로써, 상기 플로우팅 게이트의 굴곡부와 측단면부에서 2단으로 절곡되어 구성되는 것을 특징으로 하는 불휘발성 메모리 셀.
  7. 제1항에 있어서, 컨트롤 게이트는 5[V]를 인가하고 프로그램 게이트에는 (-)8[V]를 인가하면, 그 프로그램 게이트로 공급되는 전자가 제3절연막을 F-N 터널링하여 플로우팅 게이트로 주입되도록 구성된 것을 특징으로 하는 불휘발성 메모리 셀.
  8. 제1항에 있어서, 컨트롤 게이트에는 15[V]를 인가하고 프로그램 게이트에는 0[V]를 인가하면, 그 플로우팅 게이트에 축적되어 있는 전자가 제4절연막을 터널링하여 컨트롤 게이트를 통해 방출되도록 구성된 것을 특징으로 하는 불휘발성 메모리 셀.
  9. 제1항 또는 제7항에 있어서, 플로우팅 게이트에 전하가 축적된 상태에서 컨트롤 게이트에는 5[V]를 인가하고 프로그램 게이트에는 2[V]를 인가함과 아울러 소오스영역과 드레인영역에 각각 0[V]와 1[V]를 인가하는 경우, 채널영역에 전류가 흐르지 않도록 구성된 것을 특징으로 하는 불휘발성 메모리 셀.
  10. 제1항 또는 제8항에 있어서, 플로우팅 게이트에 축적되어 있던 전하가 방출된 상태에서 컨트롤 게이트에는 5[V]를 인가하고 프로그램 게이트에는 2[V]를 인가함과 아울러 소오스영역과 드레인영역에 각각 0[V]와 1[V]를 인가하는 경우, 채널영역에 전류가 흐르도록 구성된 것을 특징으로 하는 불휘발성 메모리 셀.
  11. 실리콘기판의 선택된 영역에 불순물 이온을 주입하여 BN 확산층(소오스/드레인영역)을 형성하는 단계와; 실리콘기판을 선택적으로 식각하여 트렌치를 형성한 후, 그 트렌치의 하면부에는 아이솔레이션 불순물 이온을 주입하고, 그 트렌치 안에는 소정의 제1절연체(아이솔레이션 절연체)를 채워 소자격리구조를 형성함으로써 액티브영역을 정의하는 단계와; 제2절연막을 형성한 후, 제1다결정실리콘을 증착하는 단계와; 그 제1다결정실리콘층을 패터닝하여 액티브영역의 일측에 있는 BN 확산층(소오스영역)의 일부와 채널영역의 일부영역 위로 한정된 프로그램 게이트를 형성한 후, 그 결과물의 전면에 제3절연막을 형성하는 단계와; 그 결과물 위에 제2다결정실리콘을 증착한 후, 그를 패터닝하여 상기 프로그램 게이트와 채널영역의 일부 및 타측 BN 확산층(드레인영역)의 일부영역 위로 한정된 플로우팅 게이트를 형성하는 단계와; 그 결과물 위에 제4절연막을 형성한 후, 그 위에 제3다결정실리콘을 증착하는 단계와; 그 제3다결정실리콘층을 패터닝하여 상기 플로우팅 게이트와 타측 BN 확산층의 일부영역 위로 한정된 컨트롤 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 불휘발성 메모리 셀의 제조방법.
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