KR100212008B1 - 플래쉬 메모리 셀, 그의 제조, 프로그램 및 소거 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀, 그의 제조, 프로그램 및 소거 방법에 관한 것으로, 블록 또는 섹터 단위의 소거 동작에 의한 메모리 셀의 신뢰성 저하를 방지하기 위하여 비트 단위의 소거 동작이 이루어지도록 하므로써 메모리 셀의 신뢰성이 향상될 수 있으며 데이터를 수정하는데 소요되는 시간이 단축될 수 있는 플래쉬 메모리 셀, 그의 제조, 프로그램 및 소거 방법에 관한 것이다.
Description
제1도는 종래 스프리트-게이트형 플래쉬 메모리 셀의 단면도.
제2(a)도 내지 제2(c)도는 본 발명에 따른 플래쉬 메모리 셀의 제조방법을 설명하기 위한 소자의 단면도.
제3도는 본 발명에 따른 플래쉬 메모리 셀을 설명하기 위한 레이-아웃도.
* 도면의 주요부분에 대한 부호의 설명
1 및 11 : 실리콘 기판 2 및 12 : 터널 산화막
3 및 13 : 플로팅 게이트 4 및 14 : 절연막 스페이서
5 및 18 : 유전체막 6 및 19 : 셀렉트 게이트
7A 및 17A : 소오스 7B 및 17B : 드레인
8 및 15 : 셀렉트 게이트 산화막 9 및 16 : 콘트롤 게이트
본 발명은 플래쉬 메모리 셀, 그의 제조, 프로그램 및 소거 방법에 관한 것으로, 특히 비트(Bit) 단위의 소거 동작이 이루어질 수 있도록 한 플래쉬 메모리 셀, 그의 제조, 프로그램 및 소거 방법에 관한 것이다.
일반적으로 전기적인 프로그램(Program) 및 소거(Erasure)기능을 가지는 플래쉬 아이피롬(FLASH EEPROM; Electrically Erasable Programable Read Only Momory), 이피롬(EPROM) 등과 같은 플래쉬 메모리 소자의 메모리 셀은 게이트 전극의 형태에 따라 적층형(Stack Type)과 스플리트형(Split Type)으로 나누어지는데, 그러면 스플리트형의 게이트 전극을 갖는 종래의 플래쉬 메모리 셀을 제1도를 통해 설명하기로 한다.
스플리트형의 게이트 전극을 갖는 종래의 플래쉬 메모리 셀은 제1도에 도시된 바와 같이 실리콘 기판(1)상에 터널 산화막(2), 플로팅 게이트(3), 유전체막(5) 및 콘트롤 게이트(6)가 순차적으로 적층된 게이트 전극이 형성되며 게이트 전극의 양측벽에는 절연막 스페이서(4)가 형성된다. 그리고 게이트 전극을 포함하는 실리콘 기판(1)상에는 셀렉트 게이트 산화막(8)에 의해 게이트 전극 및 실리콘 기판(1)과 전기적으로 분리된 셀렉트 게이트(9)가 형성된다. 또한 게이트 전극 일측부의 실리콘 기판(1)에는 소오스(7A)가 형성되며, 게이트 전극의 다른 일측부로부터 소정 거리 이격된 실리콘 기판(1)에는 드레인(7B)이 형성된다.
상기와 같은 메모리 셀은 프로그램 및 소거 동작을 갖는다. 프로그램 동작은 플로팅 게이트(3)로 핫 일렉트론(Hot Electron)이 주입(injection)되는 것에 의해 이루어지며, 소거 동작은 주입된 핫 일렉트론이 터널링(Tunnelling) 현상에 의해 소실됨에 의해 이루어진다. 이러한 프로그램 및 소거 동작은 일정한 구역 즉, 블록(Block) 또는 섹터(Sector) 단위로 이루어진다. 그런데 일정한 데이타를 메모리 셀에 재프로그램시키기 위해서는 먼저 데이터가 저장된 블록 또는 섹터의 메모리 셀들을 전체적으로 소거시킨 후 프로그램하고자 하는 메모리 셀만 다시 프로그램시켜야 한다. 그러므로 저장되어 있는 데이터를 임시로 저장해 놓을 수 있는 여분의 기억 장치가 필요하며, 재프로그램되지 않아도 될 메모리 셀까지 소거 및 프로그램 동작이 이루어지기 때문에 메모리 셀의 신뢰성이 저하된다.
따라서, 본 발명은 비트 단위의 소거 동작이 이루어질 수 있도록 하므로써 상기한 단점을 해소할 수 있는 플래쉬 메모리 셀, 그의 제조, 프로그램 및 소거 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀은 실리콘 기판상에 형성되며 터널 산화막에 의해 상기 실리콘 기판과 전기적으로 분리된 플로팅 게이트와, 상기 플로팅 게이트의 일측부를 포함하는 상기 실리콘 기판상에 형성되며 상기 플로팅 게이트와는 절연막 스페이서에 의해 전기적으로 분리되고 상기 실리콘 기판과는 셀렉트 게이트 산화막에 의해 전기적으로 분리된 셀렉트 게이트와, 상기 플로팅 게이트, 셀렉트 게이트 및 실리콘 기판을 포함하는 전체 상부면에 형성되며 상기 플로팅 게이트, 셀렉트 게이트 및 실리콘 기판과는 유전체막에 의해 전기적으로 분리된 콘트롤 게이트와, 상기 플로팅 게이트 일측부의 상기 실리콘 기판에 형성된 드레인과, 상기 셀렉트 게이트일측부의 상기 실리콘 기판에 형성된 소오스로 이루어지는 것을 특징으로 한다.
본 발명에 따른 플레쉬 메모리 셀의 제조 방법은 실리콘 기판상에 터널 산화막 및 제1폴리실리콘층을 순차적으로 형성한 후 패터닝하여 터널 산화막 및 플로팅 게이트가 적층된 구조를 형성하는 단계와, 상기 터널 산화막 및 플로팅 게이트의 양측벽에 절연막 스페이서를 형성하는 단계와, 전체 상부면에 셀렉트 게이트 산화막 및 제2폴리실리콘층을 순차적으로 형성한 후 패터닝하여 상기 플로팅 게이트의 일측부를 포함하는 상기 실리콘 기판상에 셀렉트 게이트 산화막 및 셀렉트 게이트가 적층된 구조를 형성하는 단계와, 상기 플로팅 게이트 일측부의 상기 실리콘 기판에는 드레인이 형성되며 상기 셀렉트 게이트의 일측부의 상기 실리콘 기판에는 소오스가 형성되도록 전체 상부면에 불순물 이온을 주입하는 단계와, 전체 상부면에 유전체막 및 제3폴리실리콘층을 순차적으로 형성하여 상기 플로팅 게이트, 셀렉트 게이트 및 실리콘 기판을 포함하는 전체 상부면에 유전체막 및 콘트롤 게이트가 적층된 구조를 형성하는 단계로 이루어지는 것을 특징으로 한다.
또한, 본 발명에 따른 플레쉬 메모리 셀의 프로그램 방법은 플로팅 게이트, 셀렉트 게이트, 콘트롤 게이트, 소오스 및 드레인으로 이루어진 플래쉬 메모리 셀의 프로그램 방법에 있어서, 상기 셀렉트 게이트에 소정의 전압을 인가하여 상기 메모리 셀이 선택되도록 하고 상기 콘트롤 게이트에는 고전위 전압을, 상기 소오스에는 접지전압을 그리고 상기 드레인에는 양전위 전압을 각각 인가하는 것을 특징으로 하며, 본 발명에 따른 플레쉬 메모리 셀의 소거 방법은 플로팅 게이트, 셀렉트 게이트, 콘트롤 게이트, 소오스 및 드레인으로 이루어진 플래쉬 메모리 셀의 소거 방법에 있어서, 상기 셀렉트 게이트에는 접지 전압을, 상기 콘트롤 게이트에는 고전위 전압을, 그리고 상기 드레인에는 양전위 전압을 각각 인가하며, 상기 소오스는 플로팅시켜 비트 단위의 소거 동작이 이루어지도록 하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2(a)도 내지 제2(c)도는 본 발명에 따른 플레쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도이고, 제3도는 레이아웃도로서 이들을 참조하여 설명하면 다음과 같다.
제2(a)도를 참조하면, 실리콘 기판(11) 상부에 제1산화막 및 제1폴리실리콘층을 순차적으로 형성한 후 패터닝하여 터널 산화막(12) 및 플로팅 게이트(13)를 형성한다. 터널 산화막(12) 및 플로팅 게이트(13)의 양측벽에 절연막 스페이서(14)를 형성한다.
제2(b)도를 참조하면, 전체 상부면에 제2산화막 및 제2폴리실리콘층을 순차적으로 형성한 후 패터닝하여 상기 플로팅 게이트(13)의 일측부를 포함하는 실리콘 기판(11)상에 셀렉트 게이트 산화막(15) 및 셀렉트 게이트(16)가 적층된 구조를 형성한다. 전체 상부면에 불순물 이온을 주입하므로써 플로팅 게이트(13)의 일측부의 실리콘 기판(11)에는 드레인(17B)이, 셀렉트 게이트(16)의 일측부의 실리콘 기판(11)에는 소오스(17A)가 각각 형성된다. 셀렉트 게이트(16)는 제3도에 도시된 바와 같이 플로팅 게이트(13)와 동일한 방향으로 형성된다.
제2(c)도는 전체 상부면에 유전체막 및 제3폴리실리콘층을 순차적으로 형성하여 플로팅 게이트(13), 셀렉트 게이트(16) 및 실리콘 기판(11)을 포함하는 전체 상부면에 유전체막(18) 및 콘트롤 게이트(19)가 적층된 구조를 형성한 상태의 단면도로서, 제3도의 A1 - A2 부분을 절취한 상태를 도시한 것이다. 이때 콘트롤 게이트(19)는 플로팅 게이트(13) 및 셀렉트 게이트(16)와 교차되도록 형성되며 하나의 메모리 셀은 측부에 인접되는 다른 하나의 메모리 셀과 비대칭 구조를 이룬다.
그러면 상기와 같이 형성된 메모리 셀의 프로그램 및 소거 동작을 설명하기로 한다.
상기 메모리 셀에 데이타를 저장 즉, 프로그램하기 위해서는 콘트롤 게이트(19)에 12V 정도의 고전위 전압을 인가하고, 셀렉트 게이트(16)에 2V 정도의 전압을 인가하여 메모리 셀이 선택되도록 한다. 그리고 소오스(17A)에 접지 전압을 인가하고 드레인(17B)에 5V 정도의 전압을 인가한다. 그러면 셀렉트 게이트(16)에 인가된 전압에 의해 셀렉트 게이트(16) 하부의 실리콘 기판(11)에는 채널(Channel)이 형성되고 채널을 통해 드레인(17B)으로부터 소오스(17A)로 전류의 흐름이 발생된다. 이때 플로팅 게이트(13)와 셀렉트 게이트(16)가 접하는 부분의 절연막 스페이서(14) 하부에서 고전계(High Electric Field)가 형성되는데, 이러한 고전계에 의해 핫 일렉트론이 발생된다. 그리고 발생된 핫 일렉트론은 콘트롤 게이트(19)에 인가된 고전위 전압에 의해 수직으로 형성되는 전계의 도움을 받아 플로팅 게이트(13)로 주입된다.
상기 메모리 셀에 저장된 데이터를 소거시키기 위해서는 콘트롤 게이트(19)에 -12V 정도의 전압을 인가하고 셀렉트 게이트(16)에 접지 전압을 인가한다. 그리고 소오스(17A)는 플로팅(Floating)되도록 하고 드레인(17B)에 5V 정도의 양전위 전압을 인가한다. 그러면 콘트롤 게이트(19)에 인가된 고전위 전압에 의해 플로팅 게이트(13)에 주입된 핫 일렉트론이 드레인(17B)을 통해 방전되는데, 이때 소오스(17A)는 플로팅되고 콘트롤 게이트(19)에는 고전위 전압이 인가되며 드레인(17B)에는 양전위 전압이 인가되기 때문에 콘트롤 게이트(19)와 드레인(17B)의 전압차에 의해 선택된 하나의 메모리 셀만 소거된다.
상술한 바와 같이 본 발명에 의하면 셀렉트 게이트와 플로팅 게이트는 동일한 방향으로 형성되되, 셀렉트 게이트와 플로팅 게이트는 일부 중첩되도록 형성된다. 그리고 플로팅 게이트 및 셀렉트 게이트를 포함하는 전체 상부면에 콘트롤 게이트가 형성되되, 콘트롤 게이트는 플로팅 게이트 및 셀렉트 게이트와 교차되도록 형성된다. 또한 상기와 같은 구조를 갖는 하나의 메모리 셀은 측부에 인접되며 동일한 구조를 갖는 다른 하나의 메모리 셀과 비대칭 구조를 이룬다. 그러므로 비트 단위의 소거 동작이 가능하여 메모리 셀의 신뢰성이 향상될 수 있으며 데이터를 수정하는데 소요되는 시간이 단축될 수 있다.
Claims (8)
- 실리콘 기판 상부에 선택된 영역에 형성되며 터널 산화막에 의해 상기 실리콘 기판과 전기적으로 분리된 플로팅 게이트와, 상기 플로팅 게이트의 일측부를 포함하는 상기 실리콘 기판상에 형성되며 상기 플로팅 게이트와는 절연막 스페이서에 의해 전기적으로 분리되고 상기 실리콘 기판과는 셀렉트 게이트 산화막에 의해 전기적으로 분리된 셀렉트 게이트와, 상기 플로팅 게이트, 셀렉트 게이트 및 실리콘 기판을 포함하는 전체 상부면에 형성되며 상기 플로팅 게이트, 셀렉트 게이트 및 실리콘 기판과는 유전체막에 의해 전기적으로 분리된 콘트롤 게이트와, 상기 플로팅 게이트 일측부의 상기 실리콘 기판에 형성된 드레인과, 상기 셀렉트 게이트 일측부의 상기 실리콘 기판에 형성된 소오스로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀.
- 제1항에 있어서, 상기 플로팅 게이트와 셀렉트 게이트는 동일한 방향으로 형성된 것을 특징으로 하는 플래쉬 메모리 셀.
- 제1항에 있어서, 상기 콘트롤 게이트는 상기 플로팅 게이트 및 셀렉트 게이트와 교차되도록 형성된 것을 특징으로 하는 플래쉬 메모리 셀.
- 실리콘 기판 상부에 선택된 영역에 터널 산화막 및 플로팅 게이트를 순차적으로 형성하는 단계와, 상기 터널 산화막 및 플로팅 게이트의 양측벽에 절연막 스페이서를 형성하는 단계와, 상기 플로팅 게이트 일측부를 포함하는 상기 실리콘 기판 상부에 셀렉트 게이트 산화막 및 셀렉트 게이트를 순차적으로 형성하는 단계와, 불순물 이온 주입 공정을 실시하여 상기 플로팅 게이트 일측부의 상기 실리콘 기판에는 드레인을 형성하고 상기 셀렉트 게이트 일측부의 상기 실리콘 기판에는 소오스를 형성하는 단계와, 상기 플로팅 게이트, 셀렉트 게이트 및 실리콘 기판을 포함하는 전체 상부면에 유전체막 및 콘트롤 게이트를 순차적으로 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제4항에 있어서, 상기 플로팅 게이트와 셀렉트 게이트는 동일한 방향으로 형성된 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제4항에 있어서, 상기 콘트롤 게이트는 상기 플로팅 게이트 및 셀렉트 게이트와 교차되도록 형성된 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 플로팅 게이트, 셀렉트 게이트, 콘트롤 게이트, 소오스 및 드레인으로 이루어진 플레쉬 메모리 셀의 프로그램 방법에 있어서, 상기 셀렉트 게이트에 2V 전압을 인가하여 상기 메모리 셀이 선택되도록 하고 상기 콘트롤 게이트에 12V 전압을, 상기 소오스에는 접지 전압을 그리고 상기 드레인에는 5V의 전압을 각각 인가하는 것을 특징으로 하는 플래쉬 메모리 셀의 프로그램 방법.
- 플로팅 게이트, 셀렉트 게이트, 콘트롤 게이트, 소오스 및 드레인으로 이루어진 플레쉬 메모리 셀의 프로그램 방법에 있어서, 상기 셀렉트 게이트에는 접지전압을, 상기 콘트롤 게이트에 -12V 전압을, 상기 드레인에는 5V의 전압을 각각 인가하며 상기 소오스는 플로팅시켜 비트 단위의 소거 동작이 이루어지도록 하는 것을 특징으로 하는 플래쉬 메모리 셀의 소거 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960024394A KR100212008B1 (ko) | 1996-06-27 | 1996-06-27 | 플래쉬 메모리 셀, 그의 제조, 프로그램 및 소거 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960024394A KR100212008B1 (ko) | 1996-06-27 | 1996-06-27 | 플래쉬 메모리 셀, 그의 제조, 프로그램 및 소거 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980006280A KR980006280A (ko) | 1998-03-30 |
| KR100212008B1 true KR100212008B1 (ko) | 1999-08-02 |
Family
ID=19463799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960024394A KR100212008B1 (ko) | 1996-06-27 | 1996-06-27 | 플래쉬 메모리 셀, 그의 제조, 프로그램 및 소거 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100212008B1 (ko) |
-
1996
- 1996-06-27 KR KR1019960024394A patent/KR100212008B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR980006280A (ko) | 1998-03-30 |
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