KR100293629B1 - 플래쉬이이피롬셀,그제조방법및이를이용한프로그램,소거및독출방법 - Google Patents
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Abstract
본 발명은 플래쉬 이이피롬 셀에 관한 것으로서, 특히 폴리실리콘 스페이서를 플로팅 게이트로 이용하므로서 집적도를 높일 수 있는 플래쉬 이이피롬 셀, 그 제조 방법 및 이를 이용한 프로그램, 소거 및 독출 방법에 관한 것이다.
현재 플래쉬 이이피롬의 대중화를 가로막고 있는 가장 큰 장애점은 단위 정보량 당 비용이 크다는 것이고, 이를 극복하기위해서는 셀의 고집적화가 필수적이며, 각 제조업체는 이를 위해 많은 노력을 하고 있는 실정이다. 그러나 플래쉬 이이피롬은 그 구조가 DRAM에 비하여 상대적으로 복잡하므로 고집적화에 많은 어려움이 있다.
본 발명에서는 폴리실리콘 스페이서를 셀렉트 게이트의 양쪽에 스페이서 형태의 플로팅 게이트를 형성하고, 각 플로팅 게이트 윗부분에 콘트롤 게이트를 각각 형성하여 셀렉트 게이트가 공통인 2개의 셀을 형성하므로서 집적도를 2배 증가시킬수 있는 플래쉬 이이피롬 셀을 제안한다.
Description
본 발명은 플래쉬(flash) 이이피롬(EEPROM) 셀에 관한 것으로, 특히 셀렉트 게이트의 양쪽에 스페이서 형태의 플로팅 게이트를 형성하고, 각 플로팅 게이트 윗부분에 콘트롤 게이트를 각각 형성하여 셀렉트 게이트가 공통인 2개의 셀을 형성하므로서 집적도를 높일 수 있는 플래쉬 이이피롬 셀 및 그 제조 방법 및 이를 이용한 프로그램, 소거 및 독출 방법에 관한것이다.
현재 플래쉬 이이피롬의 대중화를 가로막고 있는 가장 큰 장애점은 단위 정보량 당 비용이 크다는 것이다. 이를 극복하기위해서는 셀의 고집적화가 필수적이며, 각 제조업체는 이를 위해 많은 노력을 하고 있는 실정이다. 그러나 플래쉬 이이피롬은 그 구조가 DRAM에 비하여 상대적으로 복잡하므로 고집적화에 많은 어려움이 있다. 근래에 인텔(Intel)에서 1개의 셀에 2 비트를 저장하는 방법을 사용하여 제작한 32/64 M를 발표한 바 있으며, 다비트 셀은 점차 각 제작사들간의 치열한연구 개발 대상이 되고 있다.
따라서, 본 발명은 폴리실리콘 스페이서를 셀렉트 게이트의 양쪽에 형성하여 플로팅 게이트로 이용하므로서 두 플로팅 게이트의 프로그램/소거 여부와 콘트롤 게이트의 바이어스(bias) 조합으로 서로 다른 포화 전류를 획득하여 집적도를 향상시킬 수 있는 플래쉬 이이피롬 셀, 그 제조 방법 및 이를 이용한 프로그램, 소거 및 독출 방법을 제공하는 것을 목적으로한다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 이이피롬 셀은 셀렉트 게이트 산화막에 의해 반도체 기판과 전기적으로 분리되도록 형성된 셀렉트 게이트와, 터널 산화막에 의해 상기 반도체 기판과 전기적으로 분리되고, 한 측면의 유전체막 스페이서에 의해 상기 셀렉트 게이트와 전기적으로 분리되며, 상기 셀렉트 게이트의 양측면에 각각 형성된 제 1 및제 2 플로팅 게이트와, 유전체막에 의해 상기 셀렉트 게이트, 상기 제 1 및 제 2 플로팅 게이트와 전기적으로 분리되며,상기 제 1 및 제 2 플로팅 게이트에 각각의 상부에 각각 형성된 제 1 및 제 2 콘트롤 게이트와, 상기 제 1 및 제 2 플로팅 게이트와 상기 셀렉트 게이트에 의해 자기 정렬적으로 형성된 드레인 및 소오스 영역을 포함하여 이루어지는 것을 특징으로 한다.
또한 본 발명에 따른 플래쉬 이이피롬 셀의 프로그램, 소거 및 독출 방법은 반도체 기판상에 형성된 셀렉트 게이트와, 상기 셀렉트 게이트 양측면에 형성된 제 1 및 제 2 플로팅 게이트와, 상기 제 1 플로팅 게이트 쪽의 상기 반도체 기판에 형성된 드레인과, 상기 제 2 플로팅 게이트 쪽의 상기 반도체 기판에 형성된 소오스와, 상기 셀렉트 게이트, 제 1 및 제 2플로팅 게이트 각각의 상부를 지나도록 형성된 제 1 및 제 2 콘트롤 게이트로 구성된 플래쉬 이이피롬 셀에서, 상기 반도체 기판을 플로트 또는 접지시킨 상태에서 상기 제 1 및 제 2 콘트롤 게이트, 셀렉트 게이트, 드레인 및 소오스에 인가되는 전압 조건에 따라 상기 제 1 및 제 2 플로팅 게이트 중 적어도 어느 하나로부터 전자가 방출 또는 주입되므로 인하여프로그램, 소거 및 독출 동작을 수행하는 것을 특징으로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 플래쉬 이이피롬 셀의 제조 방법을 설명하기 위한 소자의 단면도.
도 2는 본 발명에 따른 플래쉬 이이피롬 셀의 동작을 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
11 : 반도체 기판 12 : 셀렉트 게이트 산화막
13 : 셀렉트 게이트 14 : 제 1 유전체막
15 : 유전체막 스페이서 16 : 터널 산화막
17 : 폴리실리콘 스페이서 17a : 제 1 플로팅 게이트
17b : 제 2 플로팅 게이트 18 : 소오스 영역
19 : 드레인 영역 20 : 제 2 유전체막
21a : 제 1 콘트롤 게이트 21b : 제 2 콘트롤 게이트�/p>
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 플래쉬 이이피롬 셀의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1(a)를 참조하여 설명하면, 반도체 기판(11) 상부에 셀렉트 게이트 산화막(12), 셀렉트 게이트용 폴리실리콘막(13) 및제 1 유전체막(14)를 순차적으로 형성한 후, 셀렉트 게이트용 마스크를 사용한 식각 공정으로 제 1 유전체막(14), 셀렉트게이트용 폴리실리콘막(13) 및 셀렉트 게이트 산화막(12)을 순차적으로 식각하고, 이로 인하여 셀렉트 게이트(13)가 형성된다. 셀렉트 게이트(13)의 측벽에 유전체막 스페이서(15)를 형성한다.
도 1(b)를 참조하여 설명하면, 셀렉트 게이트(13) 양측의 반도체 기판(11)이 노출된 영역에 터널 산화막(16)을 형성한다.상기 전체 구조 상부에 플로팅 게이트용 폴리실리콘막을 증착한 후 스페이서 식각 공정을 실시하여 셀렉트 게이트(13) 양측면의 유전체막 스페이서(15)상에 폴리실리콘 스페이서(17)를 형성한다. 그리고 소오스/드레인 불순물 이온 주입 공정을자기 정렬 방식으로 진행하여 반도체 기판(11)상에 드레인 및 소오스 영역(19 및 18)을 형성한다.
도 1(c)를 참조하여 설명하면, 상기 전체 구조 상부에 제 2 유전체막(20) 및 콘트롤 게이트용 폴리실리콘막을 순차적으로형성한 후, 콘트롤 게이트용 마스크를 사용한 식각 공정으로 콘트롤 게이트용 폴리실리콘막, 제 2 유전체막(20) 및 폴리실리콘 스페이서(17)를 순차적으로 식각한다. 이로 인하여 셀렉트 게이트(13) 양측벽 쪽에 스페이서 형태의 제 1 및 제 2플로팅 게이트(17a 및 17b)가 각각 형성되고, 셀렉트 게이트(13), 제 1 및 제 2 플로팅 게이트(18a 및 18b) 상부를 지나는 제 1 및 제 2 콘트롤 게이트(21a 및 21b)가 각각 형성되어 셀렉트 게이트(13)가 공통인 2개의 셀을 형성한다. 콘트롤게이트용 마스크를 사용한 식각 공정시 제 1 유전체막(14)이 식각 방지막 역할을 하여 셀렉트 게이트(13)는 식각되지 않는다.
상술한 공정에 의해 제조된 플래쉬 이이피롬 셀의 동작을 도 2을 통해 설명하면 다음과 같다.
플래쉬 이이피롬 셀의 프로그램(Program) 동작은 파울러-노드하임(F-N) 터널링을 이용하여 플로팅 게이트로부터 전자를방출하므로서 수행된다.
기판(11)을 플로트(float)시키고 셀렉트 게이트(13)를 접지시킨 상태에서, 제 1 및 제 2 콘트롤 게이트(21a 및 21b)에 -12V 정도의 전압을 가하고, 소오스(18) 및 드레인(19)에 각각 5V 정도의 전압을 가할 경우, 제 1 및 제 2 플로팅 게이트(18a 및 18b)로부터 전자가 방출되어 제 1 및 제 2 플로팅 게이트(17a 및 17b)가 프로그램된다.
상기의 전압 인가 조건에서, 드레인(19)에 5V 정도의 전압을 가하고 소오스(18)를 접지시킬 경우, 제 1 플로팅 게이트(17a)로부터 전자가 방출되어 제 1 플로팅 게이트(17a)만 프로그램 상태가 되며, 소오스(18)에 5V 정도의 전압을 가하고드레인(19)을 접지시킬 경우, 제 2 플로팅 게이트(17b)로부터 전자가 방출되어 제 2 플로팅 게이트(17b)만 프로그램 상태가 된다.
플래쉬 이이피롬 셀의 소거(Erase) 동작은 파울러-노드하임(F-N) 터널링을 이용하여 전자를 주입하므로서 수행된다.
셀렉트 게이트(13)를 플로트(float) 또는 접지시키고, 기판(11), 소오스(18) 및 드레인(19)을 접지시킨 상태에서, 제 1및 제 2 콘트롤 게이트(21a 및 21b)에 18V 정도의 전압을 가할 경우, 제 1 및 제 2 플로팅 게이트(17a 및 17b)로 전자가주입되어 제 1 및 제 2 플로팅 게이트(17a 및 17b)가 소거 상태로 된다. 여기서 상기 각각의 프로그램 조건에 따라 프로그램된 제 1 및 제 2 플로팅 게이트(17a 및 17b)는 상기 소거 조건에 따라 제 1 및 제 2 플로팅 게이트(17a 및 17b) 모두소거 상태가 된다.
제 1 플로팅 게이트(17a)의 독출(Rade) 동작은 기판(11) 및 소오스(18)를 접지시키고, 제 1 콘트롤 게이트(21a)에 3V 정도의 전압을 가하고 제 2 콘트롤 게이트(21b)에 6V 정도의 전압을 가하며, 셀렉트 게이트(13) 및 드레인(19)에 각각 5V정도의 전압을 가하므로서 수행된다.
제 2 플로팅 게이트(17b)의 독출(Rade) 동작은 기판(11)을 접지시키고, 제 1 콘트롤 게이트(21a)에 6V 정도의 전압을 가하고 제 2 콘트롤 게이트(21b)에 3V 정도의 전압을 가하며, 셀렉트 게이트(13), 소오스(18) 및 드레인(19)에 각각 5V 정도의 전압을 가하므로서 수행된다.
상술한 바와 같이, 본 발명은 폴리실리콘 스페이서를 셀렉트 게이트의 양쪽에 형성하여 플로팅 게이트로 이용하고, 셀렉트 게이트 및 플로팅 게이트 상부에 제 1 및 제 2의 콘트롤 게이트를 각각 형성하여 셀렉트 게이트가 공통인 2개의 셀을형성하므로서 종래의 셀보다 집적도를 향상시키는데 탁월한 효과를 발휘한다.
Claims (12)
- 셀렉트 게이트 산화막에 의해 반도체 기판과 전기적으로 분리되도록 형성된 셀렉트 게이트와,터널 산화막에 의해 상기 반도체 기판과 전기적으로 분리되고, 유전체막 스페이서에 의해 상기 셀렉트 게이트와 전기적으로 분리되며, 상기 셀렉트 게이트의 양측면에 각각 형성된 제 1 및 제 2 플로팅 게이트와,유전체막에 의해 상기 셀렉트 게이트, 상기 제 1 및 제 2 플로팅 게이트와 전기적으로 분리되며, 상기 제 1 및 제 2 플로팅 게이트에 각각의 상부에 각각 형성된 제 1 및 제 2 콘트롤 게이트와,상기 제 1 및 제 2 플로팅 게이트와 상기 셀렉트 게이트에 의해 자기 정렬적으로 형성된 드레인 및 소오스 영역을 포함하여 이루어지는 것을 특징으로 하는 플래쉬 이이피롬 셀.
- 제 1 항에 있어서,상기 제 1 및 제 2 플로팅 게이트는 상기 셀렉트 게이트의 양측에 스페이서 형태로 형성된 것을 특징으로 하는 플래쉬 이이피롬 셀.
- 반도체 기판 상부에 셀렉트 게이트 산화막, 셀렉트 게이트용 폴리실리콘막 및 제 1 유전체막을 순차적으로형성한 후 패터닝하여 셀렉트 게이트를 형성하는 단계와,상기 셀렉트 게이트 측벽에 유전체막 스페이서를 형성하는 단계와,상기 반도체 기판 상부의 노출된 부분에 터널 산화막을 형성한 후의 전체 구조 상부에 플로팅 게이트용 폴리실리콘막 증착 및 식각 공정으로 상기 셀렉트 게이트의 양측면 쪽에 폴리실리콘 스페이서를 형성하는 단계와,불순물 이온 주입 공정을 자기 정렬 방식으로 실시하여 상기 반도체 기판상에 드레인 및 소오스 영역을 형성하는 단계와,상기 전체 구조 상부에 제 2 유전체막 및 콘트롤 게이트용 폴리실리콘막을 순차적으로 형성한 후, 상기 콘트롤 게이트용폴리실리콘막의 선택된 부분을 패터닝하여 제 1 및 제 2 콘트롤 게이트를 형성함과 동시에 상기 폴리실리콘 스페이서를패터닝하여 제 1 및 제 2 플로팅 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 이이피롬 셀의 제조 방법.
- 반도체 기판상에 형성된 셀렉트 게이트와, 상기 셀렉트 게이트 양측면에 형성된 제 1 및 제 2 플로팅 게이트와, 상기 제 1 플로팅 게이트 쪽의 상기 반도체 기판에 형성된 드레인과, 상기 제 2 플로팅 게이트 쪽의 상기 반도체기판에 형성된 소오스와, 상기 셀렉트 게이트, 제 1 및 제 2 플로팅 게이트 각각의 상부를 지나도록 형성된 제 1 및 제 2콘트롤 게이트로 구성된 플래쉬 이이피롬 셀이 제공되는 단계와,상기 반도체 기판을 플로트시키고 상기 셀렉트 게이트를 접지시킨 상태에서 상기 제 1 및 제 2 콘트롤 게이트, 드레인 및소오스에 인가되는 전압 조건에 따라 상기 제 1 및 제 2 플로팅 게이트 중 적어도 어느 하나로부터 전자가 방출되므로 인하여 상기 제 1 및 제 2 플로팅 게이트 중 적어도 어느 하나가 프로그램되는 단계로 이루어지는 것을 특징으로 하는 플래쉬 이이피롬 셀의 프로그램 방법.
- 제 4 항에 있어서,상기 제 1 및 제 2 플로팅 게이트가 동시에 프로그램되는 조건은 상기 제 1 및 제 2 콘트롤 게이트에 각각 -12V 정도의전압을 인가하고, 상기 드레인 및 소오스에 각각 5V 정도의 전압을 인가하는 것을 특징으로 하는 플래쉬 이이피롬 셀의프로그램 방법.
- 제 4 항에 있어서,상기 제 1 플로팅 게이트가 프로그램되는 조건은 상기 제 2 콘트롤 게이트 및 소오스를 접지시키고, 상기 제 1 콘트롤 게이트에 -12V 정도의 전압을 인가하며, 상기 드레인에 5V 정도의 전압을 인가하는 것을 특징으로 하는 플래쉬 이이피롬 셀의 프로그램 방법.
- 제 4 항에 있어서,상기 제 2 플로팅 게이트가 프로그램되는 조건은 상기 제 1 콘트롤 게이트 및 드레인을 접지시키고, 상기 제 2 콘트롤 게이트에 -12V 정도의 전압을 인가하며, 상기 소오스에 5V 정도의 전압을 인가하는 것을 특징으로 하는 플래쉬 이이피롬 셀의 프로그램 방법.
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- 제 8 항에 있어서,상기 제 1 및 제 2 콘트롤 게이트에 인가되는 전압은 각각 18V 정도의 전압인 것을 특징으로 하는 플래쉬 이이피롬 셀의소거 방법.
- 반도체 기판상에 형성된 셀렉트 게이트와, 상기 셀렉트 게이트 양측면에 형성된 제 1 및 제 2 플로팅 게이트와, 상기 제 1 플로팅 게이트 쪽의 상기 반도체 기판에 형성된 드레인과, 상기 제 2 플로팅 게이트 쪽의 상기 반도체기판에 형성된 소오스와, 상기 셀렉트 게이트, 제 1 및 제 2 플로팅 게이트 각각의 상부를 지나도록 형성된 제 1 및 제 2콘트롤 게이트로 구성된 플래쉬 이이피롬 셀이 제공되는 단계와,상기 실리콘 기판을 접지한 상태에서 상기 제 1 및 제 2 콘트롤 게이트, 셀렉트 게이트, 드레인 및 소오스에 인가되는 전압 조건에 따라 상기 제 1 및 제 2 플로팅 게이트 중 적어도 어느 하나가 독출 동작을 수행하는 단계로 이루어지는 것을특징으로 하는 플래쉬 이이피롬 셀의 독출 방법.
- 제 10 항에 있어서,상기 제 1 플로팅 게이트가 독출되는 조건은 제 1 콘트롤 게이트에 3V 정도의 전압을 인가하고 제 2 콘트롤 게이트에 6V정도의 전압을 인가하며, 상기 셀렉트 게이트 및 드레인에 각각 5V 정도의 전압을 인가하고 소오스를 접지시키는 것을 특징으로 하는 플래쉬 이이피롬 셀의 독출 방법.
- 제 10 항에 있어서,상기 제 2 플로팅 게이트가 독출되는 조건은 제 1 콘트롤 게이트에 6V 정도의 전압을 인가하고 제 2 콘트롤 게이트에 3V정도의 전압을 인가하며, 상기 셀렉트 게이트, 드레인 및 소오스에 각각 5V 정도의 전압을 인가하는 것을 특징으로 하는플래쉬 이이피롬 셀의 독출 방법.
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Families Citing this family (1)
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05190862A (ja) * | 1992-01-13 | 1993-07-30 | Sharp Corp | 不揮発性半導体記憶装置の製造方法 |
| US5422504A (en) * | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
| JPH08321564A (ja) * | 1995-05-25 | 1996-12-03 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置およびその製造方法 |
-
1998
- 1998-03-30 KR KR1019980010984A patent/KR100293629B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05190862A (ja) * | 1992-01-13 | 1993-07-30 | Sharp Corp | 不揮発性半導体記憶装置の製造方法 |
| US5422504A (en) * | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
| JPH08321564A (ja) * | 1995-05-25 | 1996-12-03 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置およびその製造方法 |
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| KR19990076223A (ko) | 1999-10-15 |
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