JPH08321564A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】過剰消去の問題を回避することが可能で且つメ
モリセルのサイズの小さなスプリットゲート型メモリセ
ルを得る。 【構成】スプリットゲート型メモリセル１３は、浮遊ゲ
ート７、制御ゲート９、ソース領域３、ドレイン領域
４、シリコン酸化膜５，８から構成される。シリコン酸
化膜６の両側壁に形成されたドープドポリシリコンのサ
イドウォールスペーサによって浮遊ゲート７が構成され
ている。そのため、サイドウォールスペーサの幅を狭く
形成することで、浮遊ゲート７のゲート長を短くするこ
とができる。従って、ゲート長方向にメモリセルのサイ
ズを小さくすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体記憶装置
およびその製造方法に係り、詳しくは、スプリットゲー
ト型メモリセルおよびその製造方法に関するものであ
る。

【０００２】

【従来の技術】近年、ＦＲＡＭ（Ferro-electric Rando
m Access Memory)、ＥＰＲＯＭ(Erasable and Programm
able Read Only Memory)，ＥＥＰＲＯＭ(Elecctrical E
rasable and Programmable Read Only Memory)などの不
揮発性半導体記憶装置が注目されている。ＥＰＲＯＭや
ＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄積し、電荷の
有無による閾値電圧の変化を制御ゲートによって検出す
ることで、データの記憶を行うようになっている。ま
た、ＥＥＰＲＯＭには、チップ全体あるいはブロック単
位でデータの消去を行うフラッシュＥＥＰＲＯＭがあ
る。

【０００３】フラッシュＥＥＰＲＯＭを構成するメモリ
セル（メモリセルトランジスタ）は、スタックトゲート
型とスプリットゲート型に大きく分類される。スタック
トゲート型メモリセルには、データ消去時に浮遊ゲート
から制御ゲートへ電荷を移動させる際、浮遊ゲートから
電荷を過剰に引き抜き過ぎると、そのメモリセルが常に
導通状態になって破壊されるという問題、いわゆる過剰
消去の問題がある。過剰消去を防止するには、消去手順
に工夫が必要で、メモリデバイスの周辺回路で消去手順
を制御するか、またはメモリデバイスの外部回路で消去
手順を制御する必要がある。また、スタックトゲート型
メモリセルでは、浮遊ゲートから制御ゲートへの電子の
注入効率が低いという問題もある。

【０００４】このようなスタックトゲート型メモリセル
における問題を回避するために開発されたのが、スプリ
ットゲート型メモリセルである。尚、スプリットゲート
型メモリセルおよびそれを用いたフラッシュＥＥＰＲＯ
Ｍについては、ＵＳＰ−５０２９１３０に開示されてい
る。

【０００５】スプリットゲート型メモリセルでは、電荷
を蓄積するための浮遊ゲートトランジスタと、その浮遊
ゲートトランジスタを選択するための選択トランジスタ
とが各メモリセル毎（１ビット毎）に設けられている。
そのため、選択トランジスタによってメモリセルの導通
・非導通を制御することが可能になり、過剰消去を防止
することができる。

【０００６】

【発明が解決しようとする課題】スプリットゲート型メ
モリセルでは、浮遊ゲートトランジスタと選択トランジ
スタの２つのトランジスタが必要であるため、同一デザ
インルールのスタックトゲート型メモリセルに比べて、
ゲート長方向にメモリセルのサイズが大きくなるという
欠点があった。

【０００７】そこで、ＳＩＴＯＸ（SIdewall floating
gate with Tunnel OXide）型フラッシュメモリセルが提
案されている（Y.Yamauchi.et al.,IEDM Tech.Dig.,pp3
19-322,1991.参照）。ＳＩＴＯＸ型のメモリセルでは、
補助ゲートと、その側壁に配置されたポリシリコンのサ
イドウォールスペーサから成る浮遊ゲートと、それらの
上に形成された制御ゲートとから構成されている。

【０００８】しかし、ＳＩＴＯＸ型のメモリセルにおい
ては、補助ゲートを形成する分だけ製造工程が複雑化
する、同一デザインルールのスタックトゲート型メモ
リセルに比べてメモリセルのサイズが大きくなる、補
助ゲートの両側壁に形成されたポリシリコンのサイドウ
ォールスペーサのうち片側は浮遊ゲートとして使用され
ないため、その分だけメモリセルのサイズが大きくな
る、スタックトゲート型メモリセルであって選択トラ
ンジスタを備えていないことから過剰消去の問題があ
り、前記したように周辺回路や外部回路を設ける必要が
あるため、それらの回路分だけフラッシュＥＥＰＲＯＭ
のチップ面積が増大する、等の欠点がある。

【０００９】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、過剰消去の問題を回避
することが可能で且つメモリセルのサイズの小さなスプ
リットゲート型メモリセルを備えた不揮発性半導体記憶
装置を提供することにある。また、本発明の別の目的
は、そのような不揮発性半導体記憶装置の簡単かつ容易
な製造方法を提供することにある。

【００１０】

【課題を解決するための手段】請求項１に記載の発明
は、浮遊ゲートがサイドウォールスペーサから成るスプ
リットゲート型メモリセルを備えたことをその要旨とす
る。

【００１１】請求項２に記載の発明は、半導体基板上に
形成された第１の絶縁膜と、第１の絶縁膜の側壁に形成
されたサイドウォールスペーサから成る浮遊ゲートとを
含むスプリットゲート型メモリセルを備えたことをその
要旨とする。

【００１２】請求項３に記載の発明は、半導体基板表面
に形成されたソース領域と、ソース領域上に形成された
第１の絶縁膜と、第１の絶縁膜の側壁に形成されたサイ
ドウォールスペーサから成る浮遊ゲートとを含むスプリ
ットゲート型メモリセルを備えたことをその要旨とす
る。

【００１３】請求項４に記載の発明は、半導体基板表面
に形成されたソース領域と、ソース領域上に形成された
第１の絶縁膜と、第１の絶縁膜の側壁に形成された導電
性のサイドウォールスペーサから成る浮遊ゲートと、浮
遊ゲート上に形成された第２の絶縁膜と、第２の絶縁膜
を介して浮遊ゲートと少なくともその一部が重なり合っ
て配置された制御ゲートとを含むスプリットゲート型メ
モリセルを備えたことをその要旨とする。

【００１４】請求項５に記載の発明は、半導体基板表面
に形成されたソース領域と、ソース領域上に形成された
第１の絶縁膜と、第１の絶縁膜の側壁の一部に形成され
た導電性の第１のサイドウォールスペーサから成る浮遊
ゲートと、浮遊ゲート上に形成された第２の絶縁膜と、
第１および第２の絶縁膜の側壁に形成された導電性の第
２のサイドウォールスペーサから成る制御ゲートとを含
むスプリットゲート型メモリセルを備えたことをその要
旨とする。

【００１５】請求項６に記載の発明は、半導体基板表面
に形成されたソース領域と、ソース領域上に形成された
第１の絶縁膜と、第１の絶縁膜の側壁に形成された導電
性のサイドウォールスペーサから成る浮遊ゲートと、そ
の浮遊ゲートの頂部が第１の絶縁膜から突出しているこ
とと、浮遊ゲート上に形成された第２の絶縁膜と、第２
の絶縁膜を介して浮遊ゲートの頂部を覆うように形成さ
れた制御ゲートとを含むスプリットゲート型メモリセル
を備えたことをその要旨とする。

【００１６】請求項７に記載の発明は、半導体基板上に
電気的に独立した状態で配置された浮遊ゲートと、第２
の絶縁膜を介して少なくともその一部が浮遊ゲートと重
なり合って配置された制御ゲートと、浮遊ゲートの制御
ゲートに対向する側とは反対側の半導体基板表面に形成
されたソース領域と、制御ゲートの浮遊ゲートに対向す
る側とは反対側の半導体基板表面に形成されたドレイン
領域と、ソース領域上に配置された第１の絶縁膜とを含
み、浮遊ゲートが第１の絶縁膜の側壁に形成された導電
性のサイドウォールスペーサから成るスプリットゲート
型メモリセルを備えたことをその要旨とする。

【００１７】請求項８に記載の発明は、請求項７に記載
の不揮発性半導体記憶装置において、前記浮遊ゲートが
第１の絶縁膜の側壁の一部に形成された導電性の第１の
サイドウォールスペーサから成り、前記制御ゲートが第
１および第２の絶縁膜の側壁に形成された導電性の第２
のサイドウォールスペーサから成るスプリットゲート型
メモリセルを備えたことをその要旨とする。

【００１８】請求項９に記載の発明は、請求項７に記載
の不揮発性半導体記憶装置において、前記浮遊ゲートの
頂部が第１の絶縁膜から突出し、その浮遊ゲートの頂部
を第２の絶縁膜を介して制御ゲートが覆うことをその要
旨とする。

【００１９】請求項１０に記載の発明は、請求項１〜９
のいずれか１項に記載の不揮発性半導体記憶装置におい
て、前記第１の絶縁膜は一定の幅を有し、その幅がソー
ス領域の幅に対応していることをその要旨とする。

【００２０】請求項１１に記載の発明は、半導体基板表
面に形成されたソース領域上に第１の絶縁膜を形成する
工程と、第１の絶縁膜の側壁に導電性のサイドウォール
スペーサから成る浮遊ゲートを形成する工程と、浮遊ゲ
ート上に第２の絶縁膜を形成する工程と、第２の絶縁膜
を介して少なくともその一部が浮遊ゲートと重なり合っ
て配置された制御ゲートを形成する工程と、第１の絶縁
膜および制御ゲートをマスクとして半導体基板に不純物
をドープすることで、制御ゲートに対して自己整合的に
ドレイン領域を形成する工程とを備えたことをその要旨
とする。

【００２１】請求項１２に記載の発明は、請求項１１に
記載の不揮発性半導体記憶装置の製造方法において、半
導体基板上にマスクを形成する工程と、そのマスクは前
記ソース領域に対応する部分に開口部が設けられている
ことと、マスクの開口部から半導体基板に不純物をドー
プしてソース領域を形成する工程と、マスクの開口部内
に前記第１の絶縁膜を形成する工程とを備えたことをそ
の要旨とする。

【００２２】請求項１３に記載の発明は、請求項１２に
記載の不揮発性半導体記憶装置の製造方法において、マ
スクの開口部内を含むデバイスの全面に第３の絶縁膜を
形成することで、その開口部内を第３の絶縁膜によって
埋め込む工程と、デバイス表面を平坦化してマスクを露
出させる工程と、マスクを除去することで、前記開口部
内に埋め込まれた第３の絶縁膜から成る第１の絶縁膜を
形成する工程とを備えたことをその要旨とする。

【００２３】

【作用】請求項１〜１０のいずれか１項に記載の発明に
よれば、浮遊ゲートがサイドウォールスペーサだけから
構成される。そして、公知のサイドウォール形成技術を
用いれば、サイドウォールスペーサの幅を狭く形成する
ことは容易である。従って、浮遊ゲートを構成するサイ
ドウォールスペーサの幅を狭く形成することで、ゲート
長方向にメモリセルのサイズを小さくすることができ
る。さらに、スプリットゲート型メモリセルによれば、
過剰消去の問題を回避することができる。

【００２４】請求項２〜１０のいずれか１項に記載の発
明によれば、第１の絶縁膜の側壁に形成されたサイドウ
ォールスペーサによって浮遊ゲートが構成される。従っ
て、第１の絶縁膜の膜厚およびサイドウォールスペーサ
の形成条件を適宜に設定することで、サイドウォールス
ペーサの幅を任意に決定することができる。

【００２５】請求項３〜１０のいずれか１項に記載の発
明によれば、ソース領域上に第１の絶縁膜が配置されて
いる。従って、ソース領域と浮遊ゲートとの位置関係を
最適化することが可能になり、スプリットゲート型メモ
リセルの性能を向上させることができる。

【００２６】請求項４〜１０のいずれか１項に記載の発
明によれば、制御ゲートの少なくとも一部が浮遊ゲート
と重なり合っているため、選択トランジスタを形成する
ことができる。従って、過剰消去の問題を確実に回避す
ることができる。

【００２７】請求項５に記載の発明によれば、浮遊ゲー
トに対して制御ゲートが自己整合的に形成されるため、
浮遊ゲートと制御ゲートの位置関係を容易に最適化する
ことができる。従って、スプリットゲート型メモリセル
の性能を容易に向上させることができる。

【００２８】請求項６に記載の発明によれば、浮遊ゲー
トと制御ゲートの重なり合う部分の面積が大きくなるた
め、各ゲート間の結合容量を大きくすることができる。
従って、スプリットゲート型メモリセルの性能を向上さ
せることができる。

【００２９】請求項７に記載の発明によれば、制御ゲー
トとドレイン領域との位置関係を最適化することが可能
になり、スプリットゲート型メモリセルの性能を向上さ
せることができる。

【００３０】請求項８に記載の発明によれば、浮遊ゲー
トに対して制御ゲートが自己整合的に形成されるため、
浮遊ゲートと制御ゲートの位置関係を容易に最適化する
ことができる。

【００３１】請求項９に記載の発明によれば、浮遊ゲー
トと制御ゲートの重なり合う部分の面積が大きくなるた
め、各ゲート間の結合容量を大きくすることができる。
請求項１０に記載の発明によれば、第１の絶縁膜の幅が
ソース領域の幅に対応しているため、ソース領域と浮遊
ゲートとの位置関係を最適化することができる。

【００３２】請求項１１に記載の発明によれば、一般的
な技術を利用することで、請求項４〜１０のいずれか１
項に記載の不揮発性半導体記憶装置を簡単かつ容易に製
造することができる。

【００３３】請求項１２に記載の発明によれば、ソース
領域に対して第１の絶縁膜を自己整合的に形成すること
が可能になり、ソース領域と浮遊ゲートとの位置関係を
最適化することができる。

【００３４】請求項１３に記載の発明によれば、前記開
口部内に埋め込まれた第３の絶縁膜から第１の絶縁膜を
形成することで、第１の絶縁膜の形状を最適化すること
ができる。

【００３５】

【実施例】

（第１実施例）以下、本発明を具体化した第１実施例を
図面に従って説明する。

【００３６】図１は、本実施例のスプリットゲート型メ
モリセルを備えたフラッシュＥＥＰＲＯＭにおけるメモ
リセル部分の一部断面斜視図である。図２は図１におけ
るＡ−Ａ線断面図である。図３は図１におけるＢ−Ｂ線
断面図である。

【００３７】ｐ型単結晶シリコン基板１の表面領域に、
ＬＯＣＯＳ構造の素子分離領域２が配置され、素子領域
が区画される。すなわち、素子分離領域２が形成されて
いない基板１表面が素子領域となる。その素子領域に、
ｎ型のソース領域３およびドレイン領域４が形成されて
いる。

【００３８】素子領域上にシリコン酸化膜５が形成され
ている。ソース領域３上にシリコン酸化膜５を介してシ
リコン酸化膜６が形成されている。シリコン酸化膜６の
幅はソース領域３の幅と等しくなっている。ソース領域
３およびシリコン酸化膜６は、素子分離領域２と交差す
る方向に連続して配置されている。

【００３９】シリコン酸化膜６の両側壁に、ドープドポ
リシリコンのサイドウォールスペーサから成る浮遊ゲー
ト７が形成されている。各浮遊ゲート７は素子分離領域
２間に配置されている。浮遊ゲート７上にシリコン酸化
膜８が形成されている。各浮遊ゲート７の表面はそれぞ
れ各シリコン酸化膜５，６，８によって囲まれており、
各浮遊ゲート７は電気的に独立した状態になっている。

【００４０】各シリコン酸化膜５，８上に制御ゲート９
が形成されている。制御ゲート９は素子分離領域２と交
差する方向に連続して配置されている。すなわち、制御
ゲート９の一部はシリコン酸化膜８を介して浮遊ゲート
７に重なり合うように配置され、制御ゲート９の残りの
部分はシリコン酸化膜５を介して基板１に接するように
配置されている。重なり合って配置された各ゲート７，
９が一組となり、その各組のゲート７，９はそれぞれ並
行して配置されている。

【００４１】ドレイン領域４は、隣合う制御ゲート９間
に配置されている。各ドレイン領域４は素子分離領域２
に囲まれており、それぞれ独立している。制御ゲート９
上にシリコン酸化膜１０が形成されている。上記の各部
材が形成されたデバイス上に層間絶縁膜１１が形成され
ている。層間絶縁膜１１上にビット線１２が形成されて
いる。ビット線１２は、層間絶縁膜１１に形成されたコ
ンタクトホール１１ａを介してドレイン領域４と電気的
に接続されている。また、制御ゲート９は、複数の浮遊
ゲート７間において共通化されることで、フラッシュＥ
ＥＰＲＯＭのワード線を構成している。

【００４２】尚、図１においては、層間絶縁膜１１およ
びビット線１２の図示を省略してある。本実施例のスプ
リットゲート型メモリセル（スプリットゲート型トラン
ジスタ）１３は、浮遊ゲート７、制御ゲート９、ソース
領域３、ドレイン領域４、シリコン酸化膜５，８から構
成される。

【００４３】このように、本実施例においては、シリコ
ン酸化膜６の両側壁に形成されたドープドポリシリコン
のサイドウォールスペーサによって浮遊ゲート７が構成
されている。そのため、サイドウォールスペーサの幅を
狭く形成することで、浮遊ゲート７のゲート長を短くす
ることができる。そして、公知のサイドウォール形成技
術を用いれば、サイドウォールスペーサの幅を狭く形成
することは容易である。従って、本実施例によれば、従
来のスプリットゲート型メモリセルに比べて、ゲート長
方向にメモリセルのサイズを小さくすることができる。

【００４４】また、本実施例においては、制御ゲート９
の一部がシリコン酸化膜８を介して浮遊ゲート７に重な
り、制御ゲート９の残りの部分がシリコン酸化膜５を介
して基板１に接している。そのため、当該制御ゲート９
の残りの部分と各領域３，４とから選択トランジスタが
構成される。従って、本実施例によれば、従来のスプリ
ットゲート型メモリセルと同様に、選択トランジスタに
よってメモリセル１３の導通・非導通を制御することが
可能になり、過剰消去を防止することができる。

【００４５】その結果、本実施例によれば、フラッシュ
ＥＥＰＲＯＭのチップ面積を減少させることができるこ
とに加え、フラッシュＥＥＰＲＯＭの高性能化と製造コ
ストの削減とを同時に図ることができる。

【００４６】尚、本実施例のスプリットゲート型メモリ
セル１３の動作については、従来のスプリットゲート型
メモリセルと同様であるため説明を省略する。次に、本
実施例の製造方法を図４〜図８に示す概略断面図に従っ
て順次説明する。尚、図４〜図８において、各図（ａ）
は図２に対応し、各図（ｂ）は図３に対応している。

【００４７】工程１（図４参照）；ＬＯＣＯＳ法を用
い、ｐ型単結晶シリコン基板１上にフィールド酸化膜か
ら成る素子分離領域２を形成する。次に、熱酸化法を用
い、基板１上にシリコン酸化膜５を形成する。続いて、
フォトリソグラフィ技術を利用してソース領域３を除く
デバイス表面をレジストパターンで覆い、そのレジスト
パターンをイオン注入用マスクとして基板１にｎ型不純
物（ヒ素、リンなど）をイオン注入することで、ソース
領域３を形成する。そして、ＣＶＤ法を用いてデバイス
の全面にシリコン酸化膜を形成し、そのシリコン酸化膜
をパターニングすることで、ソース領域３上にシリコン
酸化膜６を形成する。

【００４８】工程２（図５参照）；減圧ＣＶＤ法を用
い、デバイスの全面にドープドポリシリコン膜を形成す
る。次に、全面エッチバック法を用い、ドープドポリシ
リコン膜をエッチバックすることで、シリコン酸化膜６
の両側壁にドープドポリシリコンのサイドウォールスペ
ーサ７ａを形成する。このとき、シリコン酸化膜６の膜
厚および全面エッチバックのエッチング条件を適宜に設
定することで、サイドウォールスペーサ７ａの幅（浮遊
ゲート７のゲート長）を任意に（すなわち、狭く）形成
することができる。

【００４９】工程３（図６参照）；素子分離領域２上に
形成されているサイドウォールスペーサ７ａをパターニ
ングして取り除くことで、素子分離領域２間にサイドウ
ォールスペーサ７ａから成る浮遊ゲート７を形成する。
次に、熱酸化法を用いてデバイスの全面にシリコン酸化
膜を形成することで、浮遊ゲート７上にシリコン酸化膜
８を形成する。

【００５０】工程４（図７参照）；減圧ＣＶＤ法を用
い、デバイスの全面にドープドポリシリコン膜を形成す
る。次に、異方性エッチング法を用いてドープドポリシ
リコン膜をエッチングすることで、各シリコン酸化膜
５，６，８上に制御ゲート９を形成する。

【００５１】工程５（図８参照）；熱酸化法を用いてデ
バイスの全面にシリコン酸化膜を形成することで、制御
ゲート９上にシリコン酸化膜１０を形成する。次に、各
シリコン酸化膜６，１０および各ゲート７．９をイオン
注入用マスクとして基板１にｎ型不純物（ヒ素、リンな
ど）をイオン注入することで、各ゲート７，９に対して
自己整合的にドレイン領域４を形成する。

【００５２】その後、デバイスの全面に層間絶縁膜１１
を形成し、その層間絶縁膜１１にコンタクトホール１１
ａを形成する。次に、コンタクトホール１１ａ内を含む
デバイスの全面に導電膜（高融点金属を含む各種金属
膜、シリサイド膜、ドープドポリシリコン膜など）を形
成し、その導電膜をパターニングすることで、ビット線
１２を形成する。

【００５３】このように、本実施例の製造方法によれ
ば、半導体装置の製造方法における一般的な技術を利用
することで、図１〜図３に示すフラッシュＥＥＰＲＯＭ
を簡単かつ容易に製造することができる。

【００５４】（第２実施例）以下、本発明を具体化した
第２実施例を図面に従って説明する。尚、本実施例にお
いて、第１実施例と同じ構成部材については符号を等し
くしてその詳細な説明を省略する。

【００５５】図９は、本実施例のスプリットゲート型メ
モリセルを備えたフラッシュＥＥＰＲＯＭにおけるメモ
リセル部分の一部断面斜視図である。図１０は図９にお
けるＢ−Ｂ線断面図である。図２は図９におけるＡ−Ａ
線断面図である。

【００５６】本実施例において、第１実施例と異なるの
は以下の点だけである。 本実施例におけるシリコン酸化膜６の膜厚は、第１実
施例のそれに比べて厚く形成されている。

【００５７】本実施例における浮遊ゲート７は、シリ
コン酸化膜６の両側壁の一部分に形成されたドープドポ
リシリコンのサイドウォールスペーサによって構成され
ている。

【００５８】本実施例における制御ゲート９は、シリ
コン酸化膜６の両側壁の一部分および浮遊ゲート７上に
形成されたドープドポリシリコンのサイドウォールスペ
ーサによって構成されている。そのため、制御ゲート９
を構成するサイドウォールスペーサは、浮遊ゲート７を
構成するサイドウォールスペーサを覆うように配置され
る。また、本実施例における制御ゲート９の一部分は、
第１実施例のそれと同様に、シリコン酸化膜５を介して
基板１に接するように配置されている。

【００５９】従って、本実施例においても、第１実施例
と同様の作用および効果を得ることができる。次に、本
実施例の製造方法を図１１〜図１３に示す概略断面図に
従って順次説明する。尚、図１１〜図１３は図１０に対
応している。また、本実施例の製造方法において、第１
実施例と同様の工程については説明を省略する。

【００６０】工程１（図１１参照）；基板１にソース領
域３を形成する。次に、基板１上にシリコン酸化膜５を
形成する。続いて、ソース領域３上にシリコン酸化膜６
を形成する。

【００６１】工程２（図１２参照）；減圧ＣＶＤ法を用
い、デバイスの全面にドープドポリシリコン膜を形成す
る。次に、全面エッチバック法を用い、ドープドポリシ
リコン膜をエッチバックすることで、シリコン酸化膜６
の両側壁にドープドポリシリコンのサイドウォールスペ
ーサ７ａを形成する。このとき、ドープドポリシリコン
膜の膜厚および全面エッチバックのエッチング条件を適
宜に設定することで、シリコン酸化膜６の一部分だけに
サイドウォールスペーサ７ａを形成する。続いて、素子
分離領域２（図示略）上に形成されているサイドウォー
ルスペーサ７ａをパターニングして取り除くことで、素
子分離領域２間にサイドウォールスペーサ７ａから成る
浮遊ゲート７を形成する。次に、浮遊ゲート７上にシリ
コン酸化膜８を形成する。

【００６２】工程３（図１３参照）；減圧ＣＶＤ法を用
い、デバイスの全面にドープドポリシリコン膜を形成す
る。次に、全面エッチバック法を用い、ドープドポリシ
リコン膜をエッチバックすることで、シリコン酸化膜６
の両側壁にドープドポリシリコンのサイドウォールスペ
ーサから成る制御ゲート９を形成する。このとき、シリ
コン酸化膜６の両側壁には既にサイドウォールスペーサ
から成る浮遊ゲート７が形成されている。そのため、制
御ゲート９は浮遊ゲート７を覆うように形成される。続
いて、制御ゲート９上にシリコン酸化膜１０を形成す
る。

【００６３】このように、本実施例の製造方法によれ
ば、公知のサイドウォールスペーサ形成技術を利用する
ことで、図９，図１０，図２に示すフラッシュＥＥＰＲ
ＯＭを簡単かつ容易に製造することができる。

【００６４】また、浮遊ゲート７に対して制御ゲート９
が自己整合的に形成されるため、各ゲート７，９の位置
関係を容易に最適化することができる。従って、本実施
例によれば、スプリットゲート型メモリセル１３の性能
を容易に向上させることが可能になり、フラッシュＥＥ
ＰＲＯＭのさらなる高性能化を図ることができる。

【００６５】（第３実施例）以下、本発明を具体化した
第３実施例を図面に従って説明する。尚、本実施例にお
いて、第１実施例と同じ構成部材については符号を等し
くしてその詳細な説明を省略する。

【００６６】図１４は、本実施例のスプリットゲート型
メモリセルを備えたフラッシュＥＥＰＲＯＭにおけるメ
モリセル部分の一部断面斜視図である。図１５は図１４
におけるＢ−Ｂ線断面図である。図２は図１４における
Ａ−Ａ線断面図である。

【００６７】本実施例において、第１実施例と異なるの
は以下の点だけである。 本実施例におけるシリコン酸化膜６の膜厚は、第１実
施例のそれに比べて薄く形成されている。

【００６８】本実施例における浮遊ゲート７は、その
頂部７ｂがシリコン酸化膜６から突出するように形成さ
れている。 本実施例における制御ゲート９は、浮遊ゲート７の頂
部７ｂを覆うように形成されている。そのため、本実施
例において各ゲート７，９の重なり合う部分の面積は、
第１実施例のそれに比べて大きくなる。その結果、本実
施例における各ゲート７，９間の結合容量は、第１実施
例のそれに比べて大きくなる。

【００６９】従って、本実施例においても、第１実施例
と同様の作用および効果を得ることができる。また、本
実施例によれば、各ゲート７，９間の結合容量を十分に
大きくすることが可能になり、スプリットゲート型メモ
リセル１３の性能を向上させることができる。

【００７０】次に、本実施例の製造方法を図１６〜図１
９に示す概略断面図に従って順次説明する。尚、図１６
〜図１９は図１５に対応している。また、本実施例の製
造方法において、第１実施例と同様の工程については説
明を省略する。

【００７１】工程１（図１６参照）；基板１にソース領
域３を形成する。次に、基板１上にシリコン酸化膜５を
形成する。続いて、ＣＶＤ法を用いてデバイスの全面に
シリコン酸化膜を形成する。そして、フォトリソグラフ
ィ技術を利用し、ソース領域３に対応するシリコン酸化
膜上にレジストパターン１４を形成する。次に、レジス
トパターン１４をエッチング用マクとしてシリコン酸化
膜をパターニングすることで、ソース領域３上にシリコ
ン酸化膜６を形成する。

【００７２】工程２（図１７参照）；減圧ＣＶＤ法を用
い、デバイスの全面にドープドポリシリコン膜を形成す
る。次に、全面エッチバック法を用い、ドープドポリシ
リコン膜をエッチバックすることで、シリコン酸化膜６
およびレジストパターン１４の両側壁にドープドポリシ
リコンのサイドウォールスペーサ７ａを形成する。

【００７３】工程３（図１８参照）；素子分離領域２
（図示略）上に形成されているサイドウォールスペーサ
７ａをパターニングして取り除くことで、素子分離領域
２間にサイドウォールスペーサ７ａから成る浮遊ゲート
７を形成する。次に、レジストパターン１４を除去す
る。その結果、サイドウォールスペーサ７ａにおいてレ
ジストパターン１４の両側壁に形成された部分（浮遊ゲ
ート７の頂部７ｂ）は、シリコン酸化膜６から突出した
形状になる。続いて、浮遊ゲート７上にシリコン酸化膜
８を形成する。尚、レジストパターン１４の除去は、サ
イドウォールスペーサ７ａをパターニングして浮遊ゲー
ト７を形成する前に行ってもよい。そして、減圧ＣＶＤ
法を用い、デバイスの全面にドープドポリシリコン膜９
ａを形成する。

【００７４】工程４（図１９参照）；異方性エッチング
法を用いてドープドポリシリコン膜９ａをエッチングす
ることで、各シリコン酸化膜５，６，８上に制御ゲート
９を形成する。このとき、制御ゲート９は浮遊ゲート７
の頂部７ｂを完全に覆うように形成される。続いて、制
御ゲート９上にシリコン酸化膜１０を形成する。

【００７５】このように、本実施例の製造方法によれ
ば、半導体装置の製造方法における一般的な技術を利用
することで、図１４，図１５，図２に示すフラッシュＥ
ＥＰＲＯＭを簡単かつ容易に製造することができる。

【００７６】（第４実施例）次に、本発明を具体化した
第４実施例を図面に従って説明する。本実施例は、第１
実施例の製造方法において、ソース領域３に対してシリ
コン酸化膜６を自己整合的に形成するための製造方法に
関するものである。従って、本実施例において、第１実
施例と同じ構成部材については符号を等しくしてその詳
細な説明を省略する。また、本実施例において、第１実
施例と同様の製造工程についても説明を省略する。

【００７７】以下、本実施例の製造方法を図２０および
図２１に示す概略断面図に従って順次説明する。尚、図
２０および図２１は図３に対応している。 工程１（図２０（ａ）参照）；熱酸化法を用い、ｐ型単
結晶シリコン基板１上にシリコン酸化膜５を形成する。
次に、減圧ＣＶＤ法を用い、デバイスの全面にポリシリ
コン膜５１を形成する。続いて、フォトリソグラフィ技
術を利用し、ソース領域３に対応するポリシリコン膜５
１上に開口部が形成されたレジストパターン５２を形成
する。そして、異方性エッチング法を用い、レジストパ
ターン５２をエッチング用マスクとしてポリシリコン膜
５１をエッチングすることで、ポリシリコン膜５１に開
口部５１ａを形成する。

【００７８】工程２（図２０（ｂ）参照）；レジストパ
ターン５２およびポリシリコン膜５１をイオン注入用マ
スクとして、ポリシリコン膜５１の開口部５１ａから基
板１にｎ型不純物（ヒ素、リンなど）をイオン注入する
ことで、ソース領域３を形成する。その後、レジストパ
ターン５２を除去する。尚、レジストパターン５２の除
去は、ソース領域３を形成するためのイオン注入の前に
行ってもよい。

【００７９】工程３（図２０（ｃ）参照）；ＣＶＤ法を
用い、デバイスの全面にシリコン酸化膜５３を形成する
ことで、ポリシリコン膜５１の開口部５１ａ内部をシリ
コン酸化膜５３で埋め込む。ここで、シリコン酸化膜５
３の形成を複数回に分けて行えば、開口部５１ａのサイ
ズが小さな場合でも、開口部５１ａ内部を確実に埋め込
むことができる。

【００８０】工程４（図２１（ａ）参照）；適当な平坦
化法（全面エッチバック法、化学的機械研磨法など）を
用いてデバイス表面を平坦化し、ポリシリコン膜５１を
露出させる。

【００８１】工程５（図２１（ｂ）参照）；ポリシリコ
ン膜５１だけを選択的にエッチング除去する。その結
果、ポリシリコン膜５１の開口部５１ａ内部に埋め込ま
れたシリコン酸化膜５３からシリコン酸化膜６が形成さ
れる。このとき、基板１の表面にはシリコン酸化膜５が
形成されているため、ポリシリコン膜５１のエッチング
時にも基板１を確実に保護することができる。

【００８２】工程６（図２１（ｃ）参照）；減圧ＣＶＤ
法を用い、デバイスの全面にドープドポリシリコン膜を
形成する。次に、全面エッチバック法を用い、ドープド
ポリシリコン膜をエッチバックすることで、シリコン酸
化膜６の両側壁にドープドポリシリコンのサイドウォー
ルスペーサ７ａを形成する。続いて、素子分離領域２
（図示略）上に形成されているサイドウォールスペーサ
７ａをパターニングして取り除くことで、素子分離領域
２間にサイドウォールスペーサ７ａから成る浮遊ゲート
７を形成する。

【００８３】このように、本実施例においては、ポリシ
リコン膜５１の開口部５１ａからソース領域３を形成す
るためのイオン注入を行うと共に、開口部５１ａ内部を
埋め込んだシリコン酸化膜５３からシリコン酸化膜６を
形成している。従って、ソース領域３に対してシリコン
酸化膜６を自己整合的に形成することができる。そのた
め、ソース領域３とシリコン酸化膜６の位置関係を最適
化することが容易になり、浮遊ゲート７のゲート長のバ
ラツキを少なくすることできる。その結果、スプリット
ゲート型メモリセル１３の性能を向上させることが可能
になり、フラッシュＥＥＰＲＯＭのさらなる高性能化を
図ることができる。

【００８４】（第５実施例）次に、本発明を具体化した
第５実施例を図面に従って説明する。本実施例は、第４
実施例の別の製造方法に関するものである。従って、本
実施例において、第４実施例と同じ構成部材については
符号を等しくしてその詳細な説明を省略する。また、本
実施例において、第４実施例と同様の製造工程について
も説明を省略する。

【００８５】以下、本実施例の製造方法を図２０，図２
２，図２３に示す概略断面図に従って順次説明する。 工程１（図２０（ａ）参照）；ｐ型単結晶シリコン基板
１上にシリコン酸化膜５を形成する。次に、デバイスの
全面にポリシリコン膜５１を形成する。続いて、ポリシ
リコン膜５１上にレジストパターン５２を形成する。そ
して、ポリシリコン膜５１に開口部５１ａを形成する。

【００８６】工程２（図２２（ａ）参照）；レジストパ
ターン５２を除去する。次に、ＣＶＤ法を用い、デバイ
スの全面にシリコン酸化膜を形成することで、ポリシリ
コン膜５１の開口部５１ａ内部をシリコン酸化膜で埋め
込む。次に、全面エッチバック法を用い、シリコン酸化
膜をエッチバックすることで、ポリシリコン膜５１の開
口部５１ａ内壁にシリコン酸化膜から成るサイドウォー
ルスペーサ５４を形成する。

【００８７】工程３（図２２（ｂ）参照）；ポリシリコ
ン膜５１およびサイドウォールスペーサ５４をイオン注
入用マスクとして、基板１にｎ型不純物（ヒ素、リンな
ど）をイオン注入することで、不純物注入領域５５を形
成する。

【００８８】工程４（図２２（ｃ）参照）；ＣＶＤ法を
用い、デバイスの全面にシリコン酸化膜５６を形成する
ことで、ポリシリコン膜５１の開口部５１ａ内部をシリ
コン酸化膜５６で埋め込む。ここで、シリコン酸化膜５
６の形成を複数回に分けて行えば、開口部５１ａのサイ
ズが小さな場合でも、開口部５１ａ内部を確実に埋め込
むことができる。次に、適当な平坦化法（全面エッチバ
ック法、化学的機械研磨法など）を用いてデバイス表面
を平坦化し、ポリシリコン膜５１を露出させる。続い
て、ポリシリコン膜５１だけを選択的にエッチング除去
する。その結果、ポリシリコン膜５１の開口部５１ａ内
部に形成されたサイドウォールスペーサ５４およびシリ
コン酸化膜５６からシリコン酸化膜６が形成される。 工程５（図２３参照）；熱処理を施して不純物注入領域
５５中のｎ型不純物を活性化させることで、ソース領域
４を形成する。このとき、不純物注入領域５５中のｎ型
不純物が熱拡散するため、ソース領域４のサイズは不純
物注入領域５５に比べて若干大きくなる。次に、シリコ
ン酸化膜６の両側壁にドープドポリシリコンのサイドウ
ォールスペーサから成る浮遊ゲート７を形成する。

【００８９】このように、本実施例では、熱拡散による
不純物注入領域５５のサイズ拡大を見込んだ上で、開口
部５１ａのサイズおよびサイドウォールスペーサ５４の
幅を適宜に設定することにより、ソース領域３のサイズ
を最適な大きさにすることができる。従って、本実施例
よれば、熱拡散によってソース領域３のサイズが不要に
大きくなり過ぎてシリコン酸化膜６の幅を大幅に越える
のを防止することができる。

【００９０】尚、本実施例においても、ソース領域３に
対してシリコン酸化膜６を自己整合的に形成することが
可能であり、第４実施例と同様の作用および効果を得る
ことができる。

【００９１】ところで、第４実施例において、図２４に
示すように、制御ゲート７およびシリコン酸化膜６をイ
オン注入用マスクとして基板１にｎ型不純物を注入する
ことでソース・ドレイン領域６１を形成すれば、制御ゲ
ート７をゲート６３とするＭＯＳトランジスタ６３を形
成することができる。ＭＯＳトランジスタ６３では、サ
イドウォールスペーサによってゲート６３が形成されて
いるため、そのゲート長を短くすることができる。従っ
て、ＭＯＳトランジスタ６３を容易に微細化することが
できる。

【００９２】また、第５実施例において、図２５（ａ）
に示すように、ポリシリコン膜５１の開口部５１ａから
イオン注入を行って低濃度のｎ型不純物領域７１を形成
し、次に、開口部５１ａ内壁にサイドウォールスペーサ
５４を形成し、続いて、図２５（ｂ）に示すように、開
口部５１ａからイオン注入を行って高濃度のｎ型不純物
領域７２を形成し、その後、図２６に示すように、制御
ゲート７およびシリコン酸化膜６をイオン注入用マスク
として基板１にｎ型不純物を注入することでソース領域
７３を形成すれば、制御ゲート７をゲート７４とし、各
不純物領域７１，７２をドレイン領域７６とするＭＯＳ
トランジスタ７５を形成することができる。ＭＯＳトラ
ンジスタ７５では、サイドウォールスペーサによってゲ
ート７４が形成されているため、そのゲート長を短くす
ることができる。従って、ＭＯＳトランジスタ７５を容
易に微細化することができる。また、ドレイン領域７６
はＬＤＤ構造となるため、短チャネル効果を抑制するこ
とができる。

【００９３】尚、上記各実施例は以下のように変更して
もよく、その場合でも同様の作用および効果を得ること
ができる。 （１）浮遊ゲート７および制御ゲートの材質をそれぞ
れ、ドープドポリシリコン以外の適宜な導電材料（高融
点金属を含む各種金属、シリサイドなど）に置き代え
る。

【００９４】（２）シリコン酸化膜５，６，８，１０，
５３，５６およびサイドウォールスペーサ５４の材質を
それぞれ、他の適宜な絶縁膜（シリコン窒化膜など）
や、複数の絶縁膜の積層構造から成る膜に置き代える。

【００９５】（３）レジストパターン１４を、シリコン
酸化膜６および浮遊ゲート７と成るドープドポリシリコ
ン膜とはエッチングレートの異なる適宜な膜（シリコン
窒化膜など）に置き代える。

【００９６】（４）シリコン酸化膜１０を省く。 （５）ＬＯＣＯＳ構造の素子分離領域２を他の構造（ト
レンチ構造、接合分離構造など）の素子分離領域に置き
代える。

【００９７】（６）ｐ型単結晶シリコン基板１をｐ型ウ
ェルに置き代える。 （７）ｐ型単結晶シリコン基板１をｎ型単結晶シリコン
基板に置き代え、ソース領域３およびドレイン領域４を
形成するために注入する不純物イオンとしてｐ型不純物
イオン（ホウ素、イリジウムなど）を用いることでｐ型
のソース領域３およびドレイン領域４を形成する。

【００９８】（８）第４実施例を第２実施例または第３
実施例に適用する。 以上、各実施例について説明したが、各実施例から把握
できる請求項以外の技術的思想について、以下にそれら
の効果と共に記載する。

【００９９】（イ）請求項４〜１０のいずれか１項に記
載の不揮発性半導体記憶装置において、前記浮遊ゲート
は第１の絶縁膜の両側壁に形成された不揮発性半導体記
憶装置。

【０１００】このようにすれば、各メモリセルを半導体
チップ上に合理的に配置することが可能になり、不揮発
性半導体記憶装置の高集積化を図ることができる。 （ロ）半導体基板表面に形成されたソース領域上に第１
の絶縁膜を形成する工程と、第１の絶縁膜の側壁に導電
性の第１のサイドウォールスペーサから成る浮遊ゲート
を形成する工程と、浮遊ゲート上に第２の絶縁膜を形成
する工程と、第１の絶縁膜の側壁および浮遊ゲート上に
導電性の第２のサイドウォールスペーサから成る制御ゲ
ートを形成する工程と、第１の絶縁膜および制御ゲート
をマスクとして半導体基板に不純物をドープすること
で、制御ゲートに対して自己整合的にドレイン領域を形
成する工程とを備えた不揮発性半導体記憶装置の製造方
法。

【０１０１】このようにすれば、請求項５または請求項
８に記載の不揮発性半導体記憶装置を簡単かつ容易に製
造することができる。 （ハ）半導体基板表面に形成されたソース領域上に第１
の絶縁膜と薄膜とを順次形成する工程と、第１の絶縁膜
と薄膜とは幅が同一であることと、第１の絶縁膜および
薄膜の側壁に導電性のサイドウォールスペーサから成る
浮遊ゲートを形成する工程と、薄膜を除去することで、
浮遊ゲートの頂部を第１の絶縁膜から突出させる工程
と、浮遊ゲート上に第２の絶縁膜を形成する工程と、第
２の絶縁膜を介して浮遊ゲートを覆うように配置された
制御ゲートを形成する工程と、第１の絶縁膜および制御
ゲートをマスクとして半導体基板に不純物をドープする
ことで、制御ゲートに対して自己整合的にドレイン領域
を形成する工程とを備えた不揮発性半導体記憶装置の製
造方法。

【０１０２】このようにすれば、請求項６または請求項
９に記載の不揮発性半導体記憶装置を簡単かつ容易に製
造することができる。ところで、本明細書において、発
明の構成に係る部材は以下のように定義されるものとす
る。

【０１０３】（ａ）半導体基板とは、単結晶シリコン基
板だけでなくウェルをも含むものとする。 （ｂ）絶縁膜とは、シリコン酸化膜だけでなく、シリコ
ン窒化膜などのあらゆる絶縁膜をも含むものとする。

【０１０４】

【発明の効果】以上詳述したように本発明によれば、過
剰消去の問題を回避することが可能で且つメモリセルの
サイズの小さなスプリットゲート型メモリセルを備えた
不揮発性半導体記憶装置を提供することができる。ま
た、そのような不揮発性半導体記憶装置の簡単かつ容易
な製造方法を提供することができる。

【図面の簡単な説明】

【図１】第１実施例の一部断面斜視図。

【図２】第１〜第３実施例の一部概略断面図。

【図３】第１実施例の一部概略断面図。

【図４】第１実施例の製造方法を説明するための一部概
略断面図。

【図５】第１実施例の製造方法を説明するための一部概
略断面図。

【図６】第１実施例の製造方法を説明するための一部概
略断面図。

【図７】第１実施例の製造方法を説明するための一部概
略断面図。

【図８】第１実施例の製造方法を説明するための一部概
略断面図。

【図９】第２実施例の一部断面斜視図。

【図１０】第２実施例の一部概略断面図。

【図１１】第２実施例の製造方法を説明するための一部
概略断面図。

【図１２】第２実施例の製造方法を説明するための一部
概略断面図。

【図１３】第２実施例の製造方法を説明するための一部
概略断面図。

【図１４】第３実施例の一部断面斜視図。

【図１５】第３実施例の一部概略断面図。

【図１６】第３実施例の製造方法を説明するための一部
概略断面図。

【図１７】第３実施例の製造方法を説明するための一部
概略断面図。

【図１８】第３実施例の製造方法を説明するための一部
概略断面図。

【図１９】第３実施例の製造方法を説明するための一部
概略断面図。

【図２０】第３，４実施例の製造方法を説明するための
一部概略断面図。

【図２１】第３実施例の製造方法を説明するための一部
概略断面図。

【図２２】第４実施例の製造方法を説明するための一部
概略断面図。

【図２３】第４実施例の製造方法を説明するための一部
概略断面図。

【図２４】第３実施例の別の製造方法を説明するための
一部概略断面図。

【図２５】第４実施例の別の製造方法を説明するための
一部概略断面図。

【図２６】第４実施例の別の製造方法を説明するための
一部概略断面図。

【符号の説明】

１…半導体基板としてのｐ型単結晶シリコン基板 ３…ソース領域 ４…ドレイン領域 ６…第１の絶縁膜としてのシリコン酸化膜 ７…浮遊ゲート ７ａ…浮遊ゲートを構成するドープドポリシリコンのサ
イドウォールスペーサ ７ｂ…浮遊ゲート７の頂部 ８…第２の絶縁膜としてのシリコン酸化膜 ９…制御ゲート ５１…マスクとしてのポリシリコン膜 ５１ａ…ポリシリコン膜５１の開口部 ５３…第３の絶縁膜としてのシリコン酸化膜

Claims (13)

【特許請求の範囲】
1. 【請求項１】 浮遊ゲートがサイドウォールスペーサか
   ら成るスプリットゲート型メモリセルを備えた不揮発性
   半導体記憶装置。
2. 【請求項２】 半導体基板上に形成された第１の絶縁膜
   と、第１の絶縁膜の側壁に形成されたサイドウォールス
   ペーサから成る浮遊ゲートとを含むスプリットゲート型
   メモリセルを備えた不揮発性半導体記憶装置。
3. 【請求項３】 半導体基板表面に形成されたソース領域
   と、ソース領域上に形成された第１の絶縁膜と、第１の
   絶縁膜の側壁に形成されたサイドウォールスペーサから
   成る浮遊ゲートとを含むスプリットゲート型メモリセル
   を備えた不揮発性半導体記憶装置。
4. 【請求項４】 半導体基板表面に形成されたソース領域
   と、 ソース領域上に形成された第１の絶縁膜と、 第１の絶縁膜の側壁に形成された導電性のサイドウォー
   ルスペーサから成る浮遊ゲートと、 浮遊ゲート上に形成された第２の絶縁膜と、 第２の絶縁膜を介して浮遊ゲートと少なくともその一部
   が重なり合って配置された制御ゲートとを含むスプリッ
   トゲート型メモリセルを備えた不揮発性半導体記憶装
   置。
5. 【請求項５】 半導体基板表面に形成されたソース領域
   と、 ソース領域上に形成された第１の絶縁膜と、 第１の絶縁膜の側壁の一部に形成された導電性の第１の
   サイドウォールスペーサから成る浮遊ゲートと、 浮遊ゲート上に形成された第２の絶縁膜と、 第１および第２の絶縁膜の側壁に形成された導電性の第
   ２のサイドウォールスペーサから成る制御ゲートとを含
   むスプリットゲート型メモリセルを備えた不揮発性半導
   体記憶装置。
6. 【請求項６】 半導体基板表面に形成されたソース領域
   と、 ソース領域上に形成された第１の絶縁膜と、 第１の絶縁膜の側壁に形成された導電性のサイドウォー
   ルスペーサから成る浮遊ゲートと、その浮遊ゲートの頂
   部が第１の絶縁膜から突出していることと、 浮遊ゲート上に形成された第２の絶縁膜と、 第２の絶縁膜を介して浮遊ゲートの頂部を覆うように形
   成された制御ゲートとを含むスプリットゲート型メモリ
   セルを備えた不揮発性半導体記憶装置。
7. 【請求項７】 半導体基板上に電気的に独立した状態で
   配置された浮遊ゲートと、 第２の絶縁膜を介して少なくともその一部が浮遊ゲート
   と重なり合って配置された制御ゲートと、 浮遊ゲートの制御ゲートに対向する側とは反対側の半導
   体基板表面に形成されたソース領域と、 制御ゲートの浮遊ゲートに対向する側とは反対側の半導
   体基板表面に形成されたドレイン領域と、 ソース領域上に配置された第１の絶縁膜とを含み、 浮遊ゲートが第１の絶縁膜の側壁に形成された導電性の
   サイドウォールスペーサから成るスプリットゲート型メ
   モリセルを備えた不揮発性半導体記憶装置。
8. 【請求項８】 請求項７に記載の不揮発性半導体記憶装
   置において、 前記浮遊ゲートが第１の絶縁膜の側壁の一部に形成され
   た導電性の第１のサイドウォールスペーサから成り、 前記制御ゲートが第１および第２の絶縁膜の側壁に形成
   された導電性の第２のサイドウォールスペーサから成る
   スプリットゲート型メモリセルを備えた不揮発性半導体
   記憶装置。
9. 【請求項９】 請求項７に記載の不揮発性半導体記憶装
   置において、 前記浮遊ゲートの頂部が第１の絶縁膜から突出し、その
   浮遊ゲートの頂部を第２の絶縁膜を介して制御ゲートが
   覆う不揮発性半導体記憶装置。
10. 【請求項１０】 請求項１〜９のいずれか１項に記載の
    不揮発性半導体記憶装置において、前記第１の絶縁膜は
    一定の幅を有し、その幅がソース領域の幅に対応してい
    る不揮発性半導体記憶装置。
11. 【請求項１１】 半導体基板表面に形成されたソース領
    域上に第１の絶縁膜を形成する工程と、 第１の絶縁膜の側壁に導電性のサイドウォールスペーサ
    から成る浮遊ゲートを形成する工程と、 浮遊ゲート上に第２の絶縁膜を形成する工程と、 第２の絶縁膜を介して少なくともその一部が浮遊ゲート
    と重なり合って配置された制御ゲートを形成する工程
    と、 第１の絶縁膜および制御ゲートをマスクとして半導体基
    板に不純物をドープすることで、制御ゲートに対して自
    己整合的にドレイン領域を形成する工程とを備えた不揮
    発性半導体記憶装置の製造方法。
12. 【請求項１２】 請求項１１に記載の不揮発性半導体記
    憶装置の製造方法において、 半導体基板上にマスクを形成する工程と、そのマスクは
    前記ソース領域に対応する部分に開口部が設けられてい
    ることと、 マスクの開口部から半導体基板に不純物をドープしてソ
    ース領域を形成する工程と、 マスクの開口部内に前記第１の絶縁膜を形成する工程と
    を備えた不揮発性半導体記憶装置の製造方法。
13. 【請求項１３】 請求項１２に記載の不揮発性半導体記
    憶装置の製造方法において、 マスクの開口部内を含むデバイスの全面に第３の絶縁膜
    を形成することで、その開口部内を第３の絶縁膜によっ
    て埋め込む工程と、 デバイス表面を平坦化してマスクを露出させる工程と、 マスクを除去することで、前記開口部内に埋め込まれた
    第３の絶縁膜から成る第１の絶縁膜を形成する工程とを
    備えた不揮発性半導体記憶装置の製造方法。