JP2002151608A - 制御ゲートスペーサを有する一連の半導体メモリ浮動ゲートメモリセルを形成する自己調整方法及びそれにより形成されるメモリアレイ - Google Patents
制御ゲートスペーサを有する一連の半導体メモリ浮動ゲートメモリセルを形成する自己調整方法及びそれにより形成されるメモリアレイInfo
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Abstract
(57)【要約】 （修正有）
【課題】隔置された複数の絶縁区域及び基板上に設けら
れる行方向で実質的に互いに平行な能動区域を有する、
半導体基板に浮動ゲートメモリセルの半導体メモリアレ
イを形成する自己整列方法。 【解決手段】浮動ゲート１４は材料の電導層を形成する
ことによって各能動区域に形成され。各溝は能動区域に
渡って列方向に形成され、制御ゲート３２，４４である
電導材料のブロックを形成する電導材料で満たされる。
浮動ゲートを越えて延びる浮動ゲート突出部分を与える
ために電導材料からなる側壁スぺーサが浮動ゲートブロ
ックに沿って形成される。
れる行方向で実質的に互いに平行な能動区域を有する、
半導体基板に浮動ゲートメモリセルの半導体メモリアレ
イを形成する自己整列方法。 【解決手段】浮動ゲート１４は材料の電導層を形成する
ことによって各能動区域に形成され。各溝は能動区域に
渡って列方向に形成され、制御ゲート３２，４４である
電導材料のブロックを形成する電導材料で満たされる。
浮動ゲートを越えて延びる浮動ゲート突出部分を与える
ために電導材料からなる側壁スぺーサが浮動ゲートブロ
ックに沿って形成される。
Description
【０００１】
【産業上の利用分野】本発明は、分割ゲート型の一連の
半導体浮動ゲートメモリを形成する自己調整、即ち、自
動整列方法に関する。本発明は、前記型の一連の半導体
浮動ゲートメモリにも関する。
半導体浮動ゲートメモリを形成する自己調整、即ち、自
動整列方法に関する。本発明は、前記型の一連の半導体
浮動ゲートメモリにも関する。
【０００２】
【発明の背景】浮動ゲートを用いてそれに電荷を記憶す
る不揮発性半導体メモリセル及び半導体回路基板に形成
されるそのような不揮発性メモリセルのメモリアレイは
当業界では周知である。概して、そんな不揮発性メモリ
セルは分割（スプリット）ゲート型、積み重ね（スタッ
ク）ゲート型又はそれらの組み合わせであった。
る不揮発性半導体メモリセル及び半導体回路基板に形成
されるそのような不揮発性メモリセルのメモリアレイは
当業界では周知である。概して、そんな不揮発性メモリ
セルは分割（スプリット）ゲート型、積み重ね（スタッ
ク）ゲート型又はそれらの組み合わせであった。
【０００３】半導体浮動ゲートメモリセルアレイの製造
可能性に直面する問題の１つは、ソース、ドレーン、制
御ゲート及び浮動ゲートのような各種の構成要素の調整
（整列）であった。半導体処理の集積化のデザインルー
ルが軽減するに連れて、最小リトグラフ特徴、即ち、正
確な調整の必要性を軽減させることがますます決定的に
なっている。各種部品の調整もまた半導体製品の製造歩
留まりを決定する。
可能性に直面する問題の１つは、ソース、ドレーン、制
御ゲート及び浮動ゲートのような各種の構成要素の調整
（整列）であった。半導体処理の集積化のデザインルー
ルが軽減するに連れて、最小リトグラフ特徴、即ち、正
確な調整の必要性を軽減させることがますます決定的に
なっている。各種部品の調整もまた半導体製品の製造歩
留まりを決定する。
【０００４】自己調整は当業界では周知である。自己調
整は１つ又はそれ以上の材料を要する１つ又はそれ以上
の処理段階に関し、当該段階的処理においては特性が互
いに自動的に調整されるようにされる。従って、本発明
は浮動ゲートメモリセル型の半導体メモリアレイの製造
を行うための自己調整技術を用いる。
整は１つ又はそれ以上の材料を要する１つ又はそれ以上
の処理段階に関し、当該段階的処理においては特性が互
いに自動的に調整されるようにされる。従って、本発明
は浮動ゲートメモリセル型の半導体メモリアレイの製造
を行うための自己調整技術を用いる。
【０００５】分割ゲートアーキテクチャにおいて制御ゲ
ートＦＥＴは、ソース側注入ＦＬＡＳＨセルに関するプ
ログラミング注入効率への影響に加えて、ミラーセル妨
害において主要な役割を演じることが知られている。Ｌ
ｃｇ（いわゆるＷＬ（ワードライン）ポリマー長、即
ち、チャンネルをおおって配置される制御又は選択ゲー
トの長さ）に関する良好な処理制御は、制御ゲート装置
の完全なターンオフ（停止）を保証し、従ってプログラ
ミング（プログラム妨害）中のミラーセルのあらゆる妨
害を効率的に防止し得る。本発明は、より良いプログラ
ム妨害特性を有する制御ゲート装置の改良された完全遮
断で自己調整ＦＬＡＳＨセルを実現する方法である。本
発明はまたそのような装置でもある。
ートＦＥＴは、ソース側注入ＦＬＡＳＨセルに関するプ
ログラミング注入効率への影響に加えて、ミラーセル妨
害において主要な役割を演じることが知られている。Ｌ
ｃｇ（いわゆるＷＬ（ワードライン）ポリマー長、即
ち、チャンネルをおおって配置される制御又は選択ゲー
トの長さ）に関する良好な処理制御は、制御ゲート装置
の完全なターンオフ（停止）を保証し、従ってプログラ
ミング（プログラム妨害）中のミラーセルのあらゆる妨
害を効率的に防止し得る。本発明は、より良いプログラ
ム妨害特性を有する制御ゲート装置の改良された完全遮
断で自己調整ＦＬＡＳＨセルを実現する方法である。本
発明はまたそのような装置でもある。
【０００６】
【課題を解決するための手段】本発明においてＷＬ（制
御・選択ゲート）ポリマー長は、写真リトグラフ処理に
よって制御される。同処理は、スぺーサエッチング（食
刻）処理によって形成されるＷＬポリマーと比較してＷ
Ｌポリマー長につき優れた調整可能性及び制御性を与え
る。写真処理の厳重な制御は論理技術の副産物であるの
で、従って本発明はＷＬポリマー長につきより良い制
御、従ってミラーセルのプログラム妨害に関してより良
い抑制を提供する。本発明の付加的利点は、同一ウエー
ハに異なったＷＬポリマー長のセルを形成し得ることで
ある。
御・選択ゲート）ポリマー長は、写真リトグラフ処理に
よって制御される。同処理は、スぺーサエッチング（食
刻）処理によって形成されるＷＬポリマーと比較してＷ
Ｌポリマー長につき優れた調整可能性及び制御性を与え
る。写真処理の厳重な制御は論理技術の副産物であるの
で、従って本発明はＷＬポリマー長につきより良い制
御、従ってミラーセルのプログラム妨害に関してより良
い抑制を提供する。本発明の付加的利点は、同一ウエー
ハに異なったＷＬポリマー長のセルを形成し得ることで
ある。
【０００７】本発明はまた実質的に長方形又は平坦な側
壁部分を有するＷＬポリマーの形成に帰着し、それは側
壁スぺーサの形成又はＷＬ対ＢＬ（ビットライン）及び
ＷＬ対ソースブロックのショート問題の処理面でより容
易によりよく制御することを可能にする。さらに、ＷＬ
ポリマーは、スぺーサエッチングよりはむしろＷＬ溝
（トレンチ）によって限定される。従って、メモリセル
は、絶縁又は酸化物対能動溝形状に起因するＷＬ・ＷＬ
ショートを受けつけず、ＷＬポリマーは、ＷＬストラッ
プ（帯状体）の接触形成をより容易にする（ＷＬラップ
を要しない）平坦面を有する。本発明はさらに、例え
ば、ＷＬ寸法の写真リトグラフ限定後決定的な寸法検査
につき「現像後検査」を行う任意選択を可能にする点で
先行技術に対して利点を有する。もし、決定的寸法ＷＬ
の制御が目標を外れるならば、誤差が発見されて、この
決定的寸法を正確に定めるために再加工がなされ得る。
壁部分を有するＷＬポリマーの形成に帰着し、それは側
壁スぺーサの形成又はＷＬ対ＢＬ（ビットライン）及び
ＷＬ対ソースブロックのショート問題の処理面でより容
易によりよく制御することを可能にする。さらに、ＷＬ
ポリマーは、スぺーサエッチングよりはむしろＷＬ溝
（トレンチ）によって限定される。従って、メモリセル
は、絶縁又は酸化物対能動溝形状に起因するＷＬ・ＷＬ
ショートを受けつけず、ＷＬポリマーは、ＷＬストラッ
プ（帯状体）の接触形成をより容易にする（ＷＬラップ
を要しない）平坦面を有する。本発明はさらに、例え
ば、ＷＬ寸法の写真リトグラフ限定後決定的な寸法検査
につき「現像後検査」を行う任意選択を可能にする点で
先行技術に対して利点を有する。もし、決定的寸法ＷＬ
の制御が目標を外れるならば、誤差が発見されて、この
決定的寸法を正確に定めるために再加工がなされ得る。
【０００８】本発明は一連の電気的にプログラマブルか
つ消去可能なメモリ装置であって、それは第１電導率型
の半導体材料の回路基板と、該基板に形成される、隔置
された絶縁区域であって、実質的に互いに平行に第１方
向に延びる、隣接絶縁区域の各対間に能動区域を有する
絶縁区域とを含む。該能動区域の各々が第１方向に延び
る複数のメモリセルを含む。該メモリセルの各々が、第
２電導率型の回路基板で形成される、隔置された第１及
び第２ターミナルであって、その間の該基板に形成され
るチャンネル区域を有する第１及び第２ターミナルと、
前記基板の上方に配置される第１絶縁層であって、前記
チャンネル区域上部を含む第１絶縁層と、前記第１絶縁
層の上方に配置される、前記チャンネル区域の一部及び
該第２ターミナルの一部分の上部に延びる電導浮動ゲー
トと、該浮動ゲートの上方に隣接して配置される第２絶
縁層であって、それを通過する電荷のファウラーノルド
ハイムのポテンシャル突き抜け（トンネリング）を可能
にする厚さを有する第２絶縁層と、第１及び第２部分を
有する電導制御ゲートを含む。該第１部分が実質的に平
坦な側壁部分を有すると共に該浮動ゲートから絶縁され
てそれに隣接して配置されかつ該第２部分が該実質的に
平坦な側壁部分に連結されると共に該浮動ゲートから絶
縁されてその上方に配置される、実質的にスペーサであ
る。
つ消去可能なメモリ装置であって、それは第１電導率型
の半導体材料の回路基板と、該基板に形成される、隔置
された絶縁区域であって、実質的に互いに平行に第１方
向に延びる、隣接絶縁区域の各対間に能動区域を有する
絶縁区域とを含む。該能動区域の各々が第１方向に延び
る複数のメモリセルを含む。該メモリセルの各々が、第
２電導率型の回路基板で形成される、隔置された第１及
び第２ターミナルであって、その間の該基板に形成され
るチャンネル区域を有する第１及び第２ターミナルと、
前記基板の上方に配置される第１絶縁層であって、前記
チャンネル区域上部を含む第１絶縁層と、前記第１絶縁
層の上方に配置される、前記チャンネル区域の一部及び
該第２ターミナルの一部分の上部に延びる電導浮動ゲー
トと、該浮動ゲートの上方に隣接して配置される第２絶
縁層であって、それを通過する電荷のファウラーノルド
ハイムのポテンシャル突き抜け（トンネリング）を可能
にする厚さを有する第２絶縁層と、第１及び第２部分を
有する電導制御ゲートを含む。該第１部分が実質的に平
坦な側壁部分を有すると共に該浮動ゲートから絶縁され
てそれに隣接して配置されかつ該第２部分が該実質的に
平坦な側壁部分に連結されると共に該浮動ゲートから絶
縁されてその上方に配置される、実質的にスペーサであ
る。
【０００９】別の面による本発明は、半導体回路基板に
一連の半導体メモリの浮動ゲートメモリセルを形成する
自己調整方法であって各メモリセルが浮動ゲート、第１
ターミナル及び第２ターミナルであってその間にチャン
ネル区域を有する第１ターミナル及び第２ターミナル
と、制御ゲートとを有する。同方法では、実質的に互い
に平行で第１方向に延びる該基板に複数の隔置された絶
縁区域を形成し、隣接絶縁区域の各対間に能動区域を有
し、該能動区域がそれぞれ該半導体基板上の第Ｉ層の絶
縁材料と、第１層の絶縁材上の第１層の電導材料とを含
むようにされる。実質的に互いに平行でかつ実質的に該
第１方向に垂直な第２方向に延びる該能動区域及び分離
区域を横切って隔置される複数の第１溝を形成し、該第
１溝の各々が該能動区域の各々の該電導材料の第１層を
露出するようにされる。電導材料の該第１層の上方でそ
れに隣接して配置される該能動区域の各々に絶縁材料の
第２層を形成する。各々が実質的に平行な側壁部分を有
する該第２電導材料のブロックを形成するために該第１
溝の各々を第２電導材料で満たし、該能動区域の各々に
つき該ブロックの各々が該絶縁材料の該第２層に隣接す
ると共に該基板から絶縁されるようにされる。該第２方
向に沿った実質的に平坦な側壁部分の各々に密接しかつ
それに連続する電導材料の側壁スペーサを形成し、各能
動区域につき各スペーサが絶縁材料の該第２層及び絶縁
材料の該第１層の上方に配置されるようにされる。該基
板に複数の第１ターミナルを形成し、該能動区域の各々
において該第１ターミナルの各々が該ブロックの１つに
隣接するようにされる。該基板に複数の第２ターミナル
を形成し、該能動区域の各々において該第２ターミナル
の各々が該第１ターミナルから隔置されると共に電導材
料の該第１層の下方になるようにされる。
一連の半導体メモリの浮動ゲートメモリセルを形成する
自己調整方法であって各メモリセルが浮動ゲート、第１
ターミナル及び第２ターミナルであってその間にチャン
ネル区域を有する第１ターミナル及び第２ターミナル
と、制御ゲートとを有する。同方法では、実質的に互い
に平行で第１方向に延びる該基板に複数の隔置された絶
縁区域を形成し、隣接絶縁区域の各対間に能動区域を有
し、該能動区域がそれぞれ該半導体基板上の第Ｉ層の絶
縁材料と、第１層の絶縁材上の第１層の電導材料とを含
むようにされる。実質的に互いに平行でかつ実質的に該
第１方向に垂直な第２方向に延びる該能動区域及び分離
区域を横切って隔置される複数の第１溝を形成し、該第
１溝の各々が該能動区域の各々の該電導材料の第１層を
露出するようにされる。電導材料の該第１層の上方でそ
れに隣接して配置される該能動区域の各々に絶縁材料の
第２層を形成する。各々が実質的に平行な側壁部分を有
する該第２電導材料のブロックを形成するために該第１
溝の各々を第２電導材料で満たし、該能動区域の各々に
つき該ブロックの各々が該絶縁材料の該第２層に隣接す
ると共に該基板から絶縁されるようにされる。該第２方
向に沿った実質的に平坦な側壁部分の各々に密接しかつ
それに連続する電導材料の側壁スペーサを形成し、各能
動区域につき各スペーサが絶縁材料の該第２層及び絶縁
材料の該第１層の上方に配置されるようにされる。該基
板に複数の第１ターミナルを形成し、該能動区域の各々
において該第１ターミナルの各々が該ブロックの１つに
隣接するようにされる。該基板に複数の第２ターミナル
を形成し、該能動区域の各々において該第２ターミナル
の各々が該第１ターミナルから隔置されると共に電導材
料の該第１層の下方になるようにされる。
【００１０】さらに他の面によると本発明は、実質的に
互いに平行で第１方向に延びる該基板に複数の隔置され
た絶縁区域を形成し、隣接絶縁区域の各対間に能動区域
を設けるようにさせる。実質的に互いに平行でかつ実質
的に該第１方向に垂直な第２方向に延びる該能動区域及
び絶縁区域を横切って隔置される複数の第１溝を形成す
る。該第１溝に隣接すると共に絶縁材料の第１層をおお
って配置される該能動区域の各々に電導材料の第１層を
形成する。電導材料の該第１層の上方でそれに隣接して
配置される該能動区域の各々に絶縁材料の第２層を形成
する。各々が実質的に平行な側壁部分を有する該第２電
導材料のブロックを形成するために該第１溝の各々を第
２電導材料で満たし、該能動区域の各々につき該ブロッ
クの各々が該絶縁材料の該第２層に隣接すると共に該基
板から絶縁されるようにされる。該第２方向に沿った実
質的に平坦な側壁部分の各々に密接しかつそれに連続す
る電導材料の側壁スペーサを形成する。各能動区域につ
き各スペーサが絶縁材料の該第２層及び絶縁材料の該第
１層の上方に配置されるようにされる。該基板に複数の
第１ターミナルを形成し、該能動区域の各々において該
第１ターミナルの各々が該ブロックの１つに隣接するよ
うにされる。該基板に複数の第２ターミナルを形成し、
該能動区域の各々において該第２ターミナルの各々が該
第１ターミナルから隔置されると共に電導材料の該第１
層の下方になるようにされる。
互いに平行で第１方向に延びる該基板に複数の隔置され
た絶縁区域を形成し、隣接絶縁区域の各対間に能動区域
を設けるようにさせる。実質的に互いに平行でかつ実質
的に該第１方向に垂直な第２方向に延びる該能動区域及
び絶縁区域を横切って隔置される複数の第１溝を形成す
る。該第１溝に隣接すると共に絶縁材料の第１層をおお
って配置される該能動区域の各々に電導材料の第１層を
形成する。電導材料の該第１層の上方でそれに隣接して
配置される該能動区域の各々に絶縁材料の第２層を形成
する。各々が実質的に平行な側壁部分を有する該第２電
導材料のブロックを形成するために該第１溝の各々を第
２電導材料で満たし、該能動区域の各々につき該ブロッ
クの各々が該絶縁材料の該第２層に隣接すると共に該基
板から絶縁されるようにされる。該第２方向に沿った実
質的に平坦な側壁部分の各々に密接しかつそれに連続す
る電導材料の側壁スペーサを形成する。各能動区域につ
き各スペーサが絶縁材料の該第２層及び絶縁材料の該第
１層の上方に配置されるようにされる。該基板に複数の
第１ターミナルを形成し、該能動区域の各々において該
第１ターミナルの各々が該ブロックの１つに隣接するよ
うにされる。該基板に複数の第２ターミナルを形成し、
該能動区域の各々において該第２ターミナルの各々が該
第１ターミナルから隔置されると共に電導材料の該第１
層の下方になるようにされる。
【００１１】本発明の他の目的及び特徴は、明細書、請
求の範囲及び添付図を検討することによって明らかにな
るであろう。
求の範囲及び添付図を検討することによって明らかにな
るであろう。
【００１２】
【実施形態】図１を参照すると、半導体回路基板１０の
頂部平面図が示される。それは当業界で周知のP型が望
ましい。図２に示されるように、２酸化珪素（酸化物）
のような絶縁（分離）材料１２の第１層がその上に堆積
される。第１絶縁層１２は、酸化又は付着（堆積）（例
えば、化学蒸着、即ち、CVD）のような周知の技術によ
って基盤上に形成され、２酸化珪素（以下酸化物）層を
形成する。ポリシリコン１４、即ち、FG poly（ポリマ
ー）が絶縁材料１２の第１層の頂部に付着される。第１
絶縁材料１２の第１層上への第１ポリシリコン層１４の
堆積及び形成は、低圧CVD、即ち、LPCVDのような周知の
処理によってなされ得る。窒化珪素層１８（以下窒化
物、即ち、ニトリド）が、望ましくはCVDによってポリ
シリコン層１４をおおって蒸着される。この窒化物層１
８は絶縁形成中の能動区域を限定するのに用いられる。
勿論、上記及び以下に記載されるすべてのパラメータは
デザインルール及び処理技術生成に依存する。ここで記
載されるものは０．１８ミクロン処理に関するものである。
しかし、本発明は特定の処理技術生成若しくは以下に述
べる処理パラメータのあらゆる特定の数値に限定されな
いことは当業者には理解されるであろう。
頂部平面図が示される。それは当業界で周知のP型が望
ましい。図２に示されるように、２酸化珪素（酸化物）
のような絶縁（分離）材料１２の第１層がその上に堆積
される。第１絶縁層１２は、酸化又は付着（堆積）（例
えば、化学蒸着、即ち、CVD）のような周知の技術によ
って基盤上に形成され、２酸化珪素（以下酸化物）層を
形成する。ポリシリコン１４、即ち、FG poly（ポリマ
ー）が絶縁材料１２の第１層の頂部に付着される。第１
絶縁材料１２の第１層上への第１ポリシリコン層１４の
堆積及び形成は、低圧CVD、即ち、LPCVDのような周知の
処理によってなされ得る。窒化珪素層１８（以下窒化
物、即ち、ニトリド）が、望ましくはCVDによってポリ
シリコン層１４をおおって蒸着される。この窒化物層１
８は絶縁形成中の能動区域を限定するのに用いられる。
勿論、上記及び以下に記載されるすべてのパラメータは
デザインルール及び処理技術生成に依存する。ここで記
載されるものは０．１８ミクロン処理に関するものである。
しかし、本発明は特定の処理技術生成若しくは以下に述
べる処理パラメータのあらゆる特定の数値に限定されな
いことは当業者には理解されるであろう。
【００１３】一度第１絶縁層１２、第１ポリシリコン層
１４及び窒化珪素１８が形成されてしまうと、適切なフ
ォトレジスト（光硬化）材料１９が 窒化珪素１８上に
加えられ、一定の区域（ストライプ１６）からフォトレ
ジスト材料１９を選択的に除去するためにマスキング
（遮蔽）段階が行われる。フォトレジスト材料１９が除
去されたところでは、窒化珪素１８、ポリシリコン１４
及びその下に横たわる絶縁材料層１２が、図３に示すよ
うに、標準エッチング技術（即ち、非等方性（異方性）
エッチング処理）を用いてＹ方向、即ち、行方向に形成
されるストライプ１６の形で食刻除去される。隣接スト
ライプ１６間の距離Ｗは用いられる処理の最小リトグラ
フ特性と同程度まで小さくされ得る。フォトレジスト材
料１９が除去されないところでは、窒化珪素１８、第１
ポリシリコン区域１４及びその下に横たわる絶縁区域１
２は維持される。結果的に生じる構成体は図４に示され
る。以下に述べるように、絶縁区域の形成形成には２
つ、即ち、ＬＯＣＯＳ及びＳＴＩの実施形態がある。Ｓ
ＴＩ実施形態では、エッチングは基盤１０まで続けられ
る。
１４及び窒化珪素１８が形成されてしまうと、適切なフ
ォトレジスト（光硬化）材料１９が 窒化珪素１８上に
加えられ、一定の区域（ストライプ１６）からフォトレ
ジスト材料１９を選択的に除去するためにマスキング
（遮蔽）段階が行われる。フォトレジスト材料１９が除
去されたところでは、窒化珪素１８、ポリシリコン１４
及びその下に横たわる絶縁材料層１２が、図３に示すよ
うに、標準エッチング技術（即ち、非等方性（異方性）
エッチング処理）を用いてＹ方向、即ち、行方向に形成
されるストライプ１６の形で食刻除去される。隣接スト
ライプ１６間の距離Ｗは用いられる処理の最小リトグラ
フ特性と同程度まで小さくされ得る。フォトレジスト材
料１９が除去されないところでは、窒化珪素１８、第１
ポリシリコン区域１４及びその下に横たわる絶縁区域１
２は維持される。結果的に生じる構成体は図４に示され
る。以下に述べるように、絶縁区域の形成形成には２
つ、即ち、ＬＯＣＯＳ及びＳＴＩの実施形態がある。Ｓ
ＴＩ実施形態では、エッチングは基盤１０まで続けられ
る。
【００１４】残余のフォトレジスト材料１９を除去する
ために構成体はさらに処理される。その後、２酸化珪素
のような、絶縁材料２０ａ又は２０ｂが区域、即ち、
「溝」１６に形成される。
ために構成体はさらに処理される。その後、２酸化珪素
のような、絶縁材料２０ａ又は２０ｂが区域、即ち、
「溝」１６に形成される。
【００１５】図５に示す構成体を形成するためにニトリ
ド層１８はその後選択的に除去される。当該絶縁は周知
のＬＯＣＯＳ処理を経て形成され、局部フィールド酸化
物２０ａ（即ち、露出された基盤を酸化することによっ
て）に帰着するか若しくは浅い溝（トレンチ）処理（Ｓ
ＴＩ）を経て形成され、区域２０ｂ（例えば、酸化物層
を堆積後化学・機械的研磨、即ち、ＣＭＰエッチングに
よって）に形成される２酸化珪素に帰着し得る。ＬＯＣ
ＯＳ形成中には、局部フィールド酸化物２０ａ形成中ポ
リマー層１４の側壁を保護するためにスぺーサを要し得
ることに注目すべきである。
ド層１８はその後選択的に除去される。当該絶縁は周知
のＬＯＣＯＳ処理を経て形成され、局部フィールド酸化
物２０ａ（即ち、露出された基盤を酸化することによっ
て）に帰着するか若しくは浅い溝（トレンチ）処理（Ｓ
ＴＩ）を経て形成され、区域２０ｂ（例えば、酸化物層
を堆積後化学・機械的研磨、即ち、ＣＭＰエッチングに
よって）に形成される２酸化珪素に帰着し得る。ＬＯＣ
ＯＳ形成中には、局部フィールド酸化物２０ａ形成中ポ
リマー層１４の側壁を保護するためにスぺーサを要し得
ることに注目すべきである。
【００１６】残余の第１ポリシリコン層１４及びその下
に横たわる絶縁区域１２は能動区域を形成する。従っ
て、この時点で、基板１０は能動区域及び絶縁区域の交
替（交番）ストライプを有し、絶縁区域がＬＯＣＯＳ絶
縁材料２０ａ又は浅い溝絶縁材料２０ｂのいずれかで形
成される。図５はＬＯＣＯＳ区域２０ａ及び浅い溝区域
２０ｂの双方の形成を示すが、ＬＯＣＯＳ処理（２０
ａ）又は浅溝処理（２０ｂ）の一方のみが用いられる。
望ましい実施形態では、浅溝２０ｂが形成される。それ
が望ましいのはより小さいデザインルールでより正確に
形成され得るからである。
に横たわる絶縁区域１２は能動区域を形成する。従っ
て、この時点で、基板１０は能動区域及び絶縁区域の交
替（交番）ストライプを有し、絶縁区域がＬＯＣＯＳ絶
縁材料２０ａ又は浅い溝絶縁材料２０ｂのいずれかで形
成される。図５はＬＯＣＯＳ区域２０ａ及び浅い溝区域
２０ｂの双方の形成を示すが、ＬＯＣＯＳ処理（２０
ａ）又は浅溝処理（２０ｂ）の一方のみが用いられる。
望ましい実施形態では、浅溝２０ｂが形成される。それ
が望ましいのはより小さいデザインルールでより正確に
形成され得るからである。
【００１７】図５に示す構成体は、自己調整された構成
体を表し、自己調整されていない方法によって形成され
た構成（構造）体よりもコンパクトである。従来方法と
して周知の図５に示される構成体を形成する非自己調整
方法は以下の通りである。絶縁区域２０が先ず基板１０
に形成される。これは基板１０に窒化珪素層を堆積し、
フォトレジストを付着し、基板１０の選択部分を露出す
るために第１マスキング段階を用いて窒化珪素をパター
ン化し、次いでシリコン溝形成及び溝充填を伴うＬＯＣ
ＯＳ処理又はＳＴＩ処理のいずれかを用いて露出された
基板を酸化することによって行われ得る。その後、窒化
珪素が除去され、２酸化珪素の第１層（ゲート酸化物を
形成する）が基板１０をおおって堆積される。第１ポリ
シリコン層１４がその後ゲート酸化物１２をおおって堆
積される。その後、第２マスキング段階を用いて第１ポ
リシリコン層１４がパターン化されて選択部分が除去さ
れる。従って、ポリシリコン１４は絶縁区域２０とは自
己調整されずかつ第２マスキング段階を要する。さら
に、追加のマスキング段階はポリシリコン１４の各寸法
が絶縁区域２０に関して調整公差を有するようにするこ
とを要する。非自己調整方法はニトリド層１８を用いな
いことに注目すべきである。
体を表し、自己調整されていない方法によって形成され
た構成（構造）体よりもコンパクトである。従来方法と
して周知の図５に示される構成体を形成する非自己調整
方法は以下の通りである。絶縁区域２０が先ず基板１０
に形成される。これは基板１０に窒化珪素層を堆積し、
フォトレジストを付着し、基板１０の選択部分を露出す
るために第１マスキング段階を用いて窒化珪素をパター
ン化し、次いでシリコン溝形成及び溝充填を伴うＬＯＣ
ＯＳ処理又はＳＴＩ処理のいずれかを用いて露出された
基板を酸化することによって行われ得る。その後、窒化
珪素が除去され、２酸化珪素の第１層（ゲート酸化物を
形成する）が基板１０をおおって堆積される。第１ポリ
シリコン層１４がその後ゲート酸化物１２をおおって堆
積される。その後、第２マスキング段階を用いて第１ポ
リシリコン層１４がパターン化されて選択部分が除去さ
れる。従って、ポリシリコン１４は絶縁区域２０とは自
己調整されずかつ第２マスキング段階を要する。さら
に、追加のマスキング段階はポリシリコン１４の各寸法
が絶縁区域２０に関して調整公差を有するようにするこ
とを要する。非自己調整方法はニトリド層１８を用いな
いことに注目すべきである。
【００１８】自己調整方法又は非自己調整方法のいずれ
かを用いて造られる図５に示す構成体は下記に従ってさ
らに処理される。図２及び５の構成体に対して直角の方
向から見た図６を参照すると、本発明の次段階の処理が
例示される。３つの絶縁層が構造体上に形成される。特
に、同構造体の全表面を横切って窒化珪素層２２が堆積
され、次にパッド酸化物層２４（ＳｉＯ２）が堆積され
る。窒化珪素層２２は厚さが約２０００−３０００Ａで
あり、パッド酸化物層２４の厚さは約２００−４００Ａ
である。厚さが約８００Ａの窒化珪素層２６が次いで酸
化物層２４上に堆積される。
かを用いて造られる図５に示す構成体は下記に従ってさ
らに処理される。図２及び５の構成体に対して直角の方
向から見た図６を参照すると、本発明の次段階の処理が
例示される。３つの絶縁層が構造体上に形成される。特
に、同構造体の全表面を横切って窒化珪素層２２が堆積
され、次にパッド酸化物層２４（ＳｉＯ２）が堆積され
る。窒化珪素層２２は厚さが約２０００−３０００Ａで
あり、パッド酸化物層２４の厚さは約２００−４００Ａ
である。厚さが約８００Ａの窒化珪素層２６が次いで酸
化物層２４上に堆積される。
【００１９】シリコンニトリド２６の頂部に加えられた
フォトレジストでＷＬマスキング操作がなされる。マス
キング段階が加えられ、そこでは、Ｘ、即ち、列方向で
ストライプ（即ち、マスキング区域）が限定される。隣
接ストライプ間の距離Ｚは製造されるべき装置の必要性
によって決められるサイズにされ得る。処理された構成
体は３つの「特性（特徴）」、即ち、２つのゲート及び
距離Ｚ内の１つの空間を含み得る。フォトレジストは限
定されたマスキング区域、即ち、列方向のストライプに
おいて除去され、その後周知のエッチング処理を用いて
ストライプの除去されたフォトレジストの下に横たわる
各層２６、２４、２２及び１４が選択的に除去される。
特に、パッド酸化物層２４が観察されるまで窒化珪素層
２６の露出された部分を除去するためにニトリド異方性
エッチング処理が用いられ、それはエッチング止めとし
て作用し食刻処理を中止させる。その後、ニトリド層２
２が観察されるまで露出されたパッド酸化物層２４を除
去するために異方性酸化物エッチング段階が用いられ、
次いで、ポリシリコン層１４が観察されるまで窒化珪素
層２２の露出された部分を除去するために他のニトリド
異方性エッチング処理が用いられ、それはエッチング止
めとして作用し食刻処理を中止させる。絶縁層１２が観
察されまでポリシリコン層（FG poly）１４の露出され
た部分を除去するために異方性ポリシリコンエッチング
が後に続き、それはエッチング止めとして作用する。こ
れらの４つのエッチング処理は、距離Ｚだけ隔置されて
絶縁層１２まで下方に延びる第１溝３０の形成に帰着す
る。最後に、第１溝３０内部に露出されるポリシリコン
層１４の各側面は、ＦＧ酸化物側壁２８を形成するため
に酸化段階で酸化されると共に残余のフォトレジストが
除去される。結果的に生じる構成体は図７に示される。
フォトレジストでＷＬマスキング操作がなされる。マス
キング段階が加えられ、そこでは、Ｘ、即ち、列方向で
ストライプ（即ち、マスキング区域）が限定される。隣
接ストライプ間の距離Ｚは製造されるべき装置の必要性
によって決められるサイズにされ得る。処理された構成
体は３つの「特性（特徴）」、即ち、２つのゲート及び
距離Ｚ内の１つの空間を含み得る。フォトレジストは限
定されたマスキング区域、即ち、列方向のストライプに
おいて除去され、その後周知のエッチング処理を用いて
ストライプの除去されたフォトレジストの下に横たわる
各層２６、２４、２２及び１４が選択的に除去される。
特に、パッド酸化物層２４が観察されるまで窒化珪素層
２６の露出された部分を除去するためにニトリド異方性
エッチング処理が用いられ、それはエッチング止めとし
て作用し食刻処理を中止させる。その後、ニトリド層２
２が観察されるまで露出されたパッド酸化物層２４を除
去するために異方性酸化物エッチング段階が用いられ、
次いで、ポリシリコン層１４が観察されるまで窒化珪素
層２２の露出された部分を除去するために他のニトリド
異方性エッチング処理が用いられ、それはエッチング止
めとして作用し食刻処理を中止させる。絶縁層１２が観
察されまでポリシリコン層（FG poly）１４の露出され
た部分を除去するために異方性ポリシリコンエッチング
が後に続き、それはエッチング止めとして作用する。こ
れらの４つのエッチング処理は、距離Ｚだけ隔置されて
絶縁層１２まで下方に延びる第１溝３０の形成に帰着す
る。最後に、第１溝３０内部に露出されるポリシリコン
層１４の各側面は、ＦＧ酸化物側壁２８を形成するため
に酸化段階で酸化されると共に残余のフォトレジストが
除去される。結果的に生じる構成体は図７に示される。
【００２０】その後ポリシリコン堆積段階が行われ、同
段階は第１溝３０をポリシリコンのブロック３２で満た
す。第１溝３０の外部に堆積された余分のポリシリコン
は、望ましくはCMP逆エッチング処理で除去され、図８
に示すように、実質的に頂部ニトリド層２６と同一平面
をなすポリシリコンのブロック３２の頂部を残すように
される。ブロック３２の形状は実質的に長方形である。
段階は第１溝３０をポリシリコンのブロック３２で満た
す。第１溝３０の外部に堆積された余分のポリシリコン
は、望ましくはCMP逆エッチング処理で除去され、図８
に示すように、実質的に頂部ニトリド層２６と同一平面
をなすポリシリコンのブロック３２の頂部を残すように
される。ブロック３２の形状は実質的に長方形である。
【００２１】図９を参照すると、代わりの中間区域３３
（結局メモリセルの隣接ミラーセット間の空間を形成す
る）をおおうためにニトリドエッチングマスク（ハード
マスクが代替的に用いられ得る）が当該構成体をおおっ
て配置され、露出された代わりの中間区域３４を残すこ
とによって、メモリセルのミラーセット（組）を適合さ
せるに当たって共に関連づけられるブロック３２の対を
効率的に選択するようにさせる。代わりの中間区域３３
は、結局適合メモリセル対に関する絶縁及びビットライ
ン結合体として役立つ。フォトレジストPRの正確な位置
は、その各縁がブロック３２の上方のある位置に設けら
れる限り決定的ではない。ニトリドエッチング処理（湿
式又は乾式）がなされ、次いでニトリド層２６、パッド
酸化層２４及び露出された代わりの中間層３４内部のニ
トリド層２２をエッチング除去するために酸化物エッチ
ング処理及び他のニトリドエッチング処理が続いてなさ
れる。エッチング試薬は選択的試薬なので、ポリシリコ
ン及びFGポリマー(poly)層１４は影響を受けず、第２溝
３５が残されその底部にFG poly層１４が露出される。
各エッチング処理につき、下に横たわる層はエッチング
止めとして作用すると共にPRマスクは代わりの中間区域
３３のあらゆるエッチングを防止する。エッチングマス
クはその後剥離される。
（結局メモリセルの隣接ミラーセット間の空間を形成す
る）をおおうためにニトリドエッチングマスク（ハード
マスクが代替的に用いられ得る）が当該構成体をおおっ
て配置され、露出された代わりの中間区域３４を残すこ
とによって、メモリセルのミラーセット（組）を適合さ
せるに当たって共に関連づけられるブロック３２の対を
効率的に選択するようにさせる。代わりの中間区域３３
は、結局適合メモリセル対に関する絶縁及びビットライ
ン結合体として役立つ。フォトレジストPRの正確な位置
は、その各縁がブロック３２の上方のある位置に設けら
れる限り決定的ではない。ニトリドエッチング処理（湿
式又は乾式）がなされ、次いでニトリド層２６、パッド
酸化層２４及び露出された代わりの中間層３４内部のニ
トリド層２２をエッチング除去するために酸化物エッチ
ング処理及び他のニトリドエッチング処理が続いてなさ
れる。エッチング試薬は選択的試薬なので、ポリシリコ
ン及びFGポリマー(poly)層１４は影響を受けず、第２溝
３５が残されその底部にFG poly層１４が露出される。
各エッチング処理につき、下に横たわる層はエッチング
止めとして作用すると共にPRマスクは代わりの中間区域
３３のあらゆるエッチングを防止する。エッチングマス
クはその後剥離される。
【００２２】その後第１溝３０に面するポリマーブロッ
ク３２の表面に沿ってニトリドスペーサ３６が形成され
る。スペーサの形成は当業界では周知であり、構成体の
外形をおおって材料を堆積させ、次いで異方性エッチン
グ処理することを伴い、それによって構成体の水平面か
ら当該材料が除去されると同時に構成体の垂直方向面上
の同材料は主としてそのまま維持される。従って、ニト
リドスペーサ３６の形成は、構成体の露出された表面に
ニトリドの薄い層を堆積し、次いで、ニトリド層がもは
やFG poly層１４をおおわなくなるまで、業界では周知
の反応性イオンエッチング（RIE）のような異方性エッ
チング処理を行うことによって達成される。同処理では
酸化珪素２４頂部の窒化珪素２６も同様にエッチングさ
れ、ニトリド２６の平面上に突出するブロック３２を残
すようにされ得る。結果的に生じる構成体は図１０に示
される。
ク３２の表面に沿ってニトリドスペーサ３６が形成され
る。スペーサの形成は当業界では周知であり、構成体の
外形をおおって材料を堆積させ、次いで異方性エッチン
グ処理することを伴い、それによって構成体の水平面か
ら当該材料が除去されると同時に構成体の垂直方向面上
の同材料は主としてそのまま維持される。従って、ニト
リドスペーサ３６の形成は、構成体の露出された表面に
ニトリドの薄い層を堆積し、次いで、ニトリド層がもは
やFG poly層１４をおおわなくなるまで、業界では周知
の反応性イオンエッチング（RIE）のような異方性エッ
チング処理を行うことによって達成される。同処理では
酸化珪素２４頂部の窒化珪素２６も同様にエッチングさ
れ、ニトリド２６の平面上に突出するブロック３２を残
すようにされ得る。結果的に生じる構成体は図１０に示
される。
【００２３】次の段階は酸化処理であり、図１１に示す
通り、同処理はポリシリコン層１４をおおう酸化物層３
８及びポリシリコンブロック３２をおおう他の酸化物層
４０を形成するために、露出された各ポリシリコン表面
（即ち、第２溝３５内部のポリシリコン層１４及びポリ
シリコンブロック３２）を酸化するものである。この酸
化段階は、その側端部はポリシリコン層１４に隣接しか
つそれをおおって付着される絶縁層を形成するためにそ
の側端部がFG酸化物側壁２８と結合する、レンズ形状に
形成される酸化物層３８と、第２溝３５内部に位置する
ポリシリコン層１４の各側端で上方に突出する鋭い縁４
２の形成とに帰着する。同鋭い縁４２及び層２８・３８
によって形成された絶縁層の厚さは、そこを通る電荷の
ファウラーノル・ドハイム（ポテンシャル障壁）突き抜
け（トンネリング）を可能にする。図示されてないが、
酸化物層３８の形成前に光学ポリマーエッチング処理が
なされ得る。この任意選択改変 (カスタマイズ) 式異方
性ポリマーエッチング処理は、ポリマー層１４の頂部表
面部分を食刻除去するが、ポリマーブロック３２に続く
領域の当該頂部面に先細り形状を残し、それが鋭い縁４
２の開始を助長する。
通り、同処理はポリシリコン層１４をおおう酸化物層３
８及びポリシリコンブロック３２をおおう他の酸化物層
４０を形成するために、露出された各ポリシリコン表面
（即ち、第２溝３５内部のポリシリコン層１４及びポリ
シリコンブロック３２）を酸化するものである。この酸
化段階は、その側端部はポリシリコン層１４に隣接しか
つそれをおおって付着される絶縁層を形成するためにそ
の側端部がFG酸化物側壁２８と結合する、レンズ形状に
形成される酸化物層３８と、第２溝３５内部に位置する
ポリシリコン層１４の各側端で上方に突出する鋭い縁４
２の形成とに帰着する。同鋭い縁４２及び層２８・３８
によって形成された絶縁層の厚さは、そこを通る電荷の
ファウラーノル・ドハイム（ポテンシャル障壁）突き抜
け（トンネリング）を可能にする。図示されてないが、
酸化物層３８の形成前に光学ポリマーエッチング処理が
なされ得る。この任意選択改変 (カスタマイズ) 式異方
性ポリマーエッチング処理は、ポリマー層１４の頂部表
面部分を食刻除去するが、ポリマーブロック３２に続く
領域の当該頂部面に先細り形状を残し、それが鋭い縁４
２の開始を助長する。
【００２４】その後ニトリドスペーサ３６及びニトリド
層２６は、望ましくは湿式エッチング処理（又は他の等
方性エッチング処理）を用いて、剥離される。次いで、
図12に例示するように、薄いWLポリシリコンスペーサ４
４が追加される。WLポリマースペーサ４４は、先ずポリ
シリコンの薄い層を堆積し、次いで、WLポリマースペー
サ４４を除きポリシリコンの薄い層のすべてを除去す
る、異方性処理（例えば、RIE）を行うことによって形
成される。ポリマーブロック３２及び薄いWLポリマース
ペーサ４４は、制御ゲート（以下に記載される）を形成
する。同制御ゲートは対応する鋭い縁４２に面するが、
FG酸化物側壁２８及び酸化物層３８によってそれから絶
縁される。その後厚い内部側壁スペーサ４６が、酸化物
層３８の一部分の上方及び薄いポリマースペーサ４４上
に対して形成される。厚い内部側壁スペーサ４６は、酸
化物堆積段階による酸化物又はニトリド堆積段階を用い
るニトリドのいずれかにより形成され、それに続いて異
方性エッチング処理（例えば、RIE）がなされ得る。図
１２に示される構成体はニトリド堆積及びエッチング処
理を用いて形成され、それもまた頂部層２６のあらゆる
残留ニトリドの除去に帰着する。
層２６は、望ましくは湿式エッチング処理（又は他の等
方性エッチング処理）を用いて、剥離される。次いで、
図12に例示するように、薄いWLポリシリコンスペーサ４
４が追加される。WLポリマースペーサ４４は、先ずポリ
シリコンの薄い層を堆積し、次いで、WLポリマースペー
サ４４を除きポリシリコンの薄い層のすべてを除去す
る、異方性処理（例えば、RIE）を行うことによって形
成される。ポリマーブロック３２及び薄いWLポリマース
ペーサ４４は、制御ゲート（以下に記載される）を形成
する。同制御ゲートは対応する鋭い縁４２に面するが、
FG酸化物側壁２８及び酸化物層３８によってそれから絶
縁される。その後厚い内部側壁スペーサ４６が、酸化物
層３８の一部分の上方及び薄いポリマースペーサ４４上
に対して形成される。厚い内部側壁スペーサ４６は、酸
化物堆積段階による酸化物又はニトリド堆積段階を用い
るニトリドのいずれかにより形成され、それに続いて異
方性エッチング処理（例えば、RIE）がなされ得る。図
１２に示される構成体はニトリド堆積及びエッチング処
理を用いて形成され、それもまた頂部層２６のあらゆる
残留ニトリドの除去に帰着する。
【００２５】その後酸化物層２４、３８及び４０の露出
された部分を除去するために異方性エッチング処理がな
される。ポリマーエッチング処理がそれに続き、それは
第２溝３５の底部においてスペーサ４６間に露出される
ポリシリコン層１４の部分を除去する。その後酸化物エ
ッチング段階が行われ、それは基板１０が観察されるま
で第２溝３５における絶縁層１２の露出された部分を除
去する。次いで酸化処理がなされ、それは酸化物区域４
７を形成するために第２溝３５に露出される層１４の側
面を酸化する。この同一区域もまた、図２８−３３に関
して以下に記載されるように、酸化物堆積及びRIEエッ
チング処理を通して形成される。ここでの酸化処理はま
た、ポリマーブロック３２の頂部表面上の酸化物層４８
を形成すると共に第２溝３５の底部において基板１０の
表面に沿って酸化された層１２を再形成する。その後適
切なイオン埋め込みが基板の全表面に亘ってなされる。
イオンが第１二酸化珪素層１２へ侵入するのに十分なエ
ネルギを持つ所では、それらは基板１０に第１区域
(即ち、第２ターミナル) ５０を形成する。他のすべて
の区域でイオンは、ニトリド層２２、酸化物層４８、ポ
リマーブロック３２及びニトリド側壁スペーサ４６によ
って吸収され、そこではそれらは何らの影響も与えな
い。次いで、内部スペーサ５２がニトリドの堆積によっ
て第２溝３５の側面上に形成され、続いて第２溝３５の
側壁を除くすべての面からニトリドを除去するために異
方性ニトリドエッチング処理（例えば、RIE）がなされ
る。ニトリドが例示されているが、スペーサ５２を形成
するために酸化物のような他の型の材料も用いられ得
る。結果的に生じる構成体は図１３に示される。
された部分を除去するために異方性エッチング処理がな
される。ポリマーエッチング処理がそれに続き、それは
第２溝３５の底部においてスペーサ４６間に露出される
ポリシリコン層１４の部分を除去する。その後酸化物エ
ッチング段階が行われ、それは基板１０が観察されるま
で第２溝３５における絶縁層１２の露出された部分を除
去する。次いで酸化処理がなされ、それは酸化物区域４
７を形成するために第２溝３５に露出される層１４の側
面を酸化する。この同一区域もまた、図２８−３３に関
して以下に記載されるように、酸化物堆積及びRIEエッ
チング処理を通して形成される。ここでの酸化処理はま
た、ポリマーブロック３２の頂部表面上の酸化物層４８
を形成すると共に第２溝３５の底部において基板１０の
表面に沿って酸化された層１２を再形成する。その後適
切なイオン埋め込みが基板の全表面に亘ってなされる。
イオンが第１二酸化珪素層１２へ侵入するのに十分なエ
ネルギを持つ所では、それらは基板１０に第１区域
(即ち、第２ターミナル) ５０を形成する。他のすべて
の区域でイオンは、ニトリド層２２、酸化物層４８、ポ
リマーブロック３２及びニトリド側壁スペーサ４６によ
って吸収され、そこではそれらは何らの影響も与えな
い。次いで、内部スペーサ５２がニトリドの堆積によっ
て第２溝３５の側面上に形成され、続いて第２溝３５の
側壁を除くすべての面からニトリドを除去するために異
方性ニトリドエッチング処理（例えば、RIE）がなされ
る。ニトリドが例示されているが、スペーサ５２を形成
するために酸化物のような他の型の材料も用いられ得
る。結果的に生じる構成体は図１３に示される。
【００２６】酸化物エッチング処理が図１３の構成体に
なされる。それは下向きにエッチグ止めを形成するポリ
マーブロック３２まで露出された酸化物層４８を除去す
ると共にエッチング止めを形成するシリコン基板１０ま
で下向きに第２溝の酸化物層１２を除去する。次いで、
ポリシリコン堆積段階がなされ、それはポリシリコンの
ブロック５４で第２溝３５を満たす。ポリシリコンは、
原位置（インシトゥ）方法又は従来の埋め込みのいずれ
かによって適切にドーピングされる。第２溝３５の外部
に堆積された過剰のポリシリコンは、望ましくはCMP逆
エッチング処理によるエッチングで排除され、図１４に
示されるようにポリマーブロック３２と平面をなすポリ
シリコンブロック５４の頂部を残す。次いで、ポリマー
ブロック５４及びポリマーブロック３２の頂部表面を酸
化するために酸化段階がなされる。
なされる。それは下向きにエッチグ止めを形成するポリ
マーブロック３２まで露出された酸化物層４８を除去す
ると共にエッチング止めを形成するシリコン基板１０ま
で下向きに第２溝の酸化物層１２を除去する。次いで、
ポリシリコン堆積段階がなされ、それはポリシリコンの
ブロック５４で第２溝３５を満たす。ポリシリコンは、
原位置（インシトゥ）方法又は従来の埋め込みのいずれ
かによって適切にドーピングされる。第２溝３５の外部
に堆積された過剰のポリシリコンは、望ましくはCMP逆
エッチング処理によるエッチングで排除され、図１４に
示されるようにポリマーブロック３２と平面をなすポリ
シリコンブロック５４の頂部を残す。次いで、ポリマー
ブロック５４及びポリマーブロック３２の頂部表面を酸
化するために酸化段階がなされる。
【００２７】ニトリド フォトレジスト エッチングマ
スクPRが構成体をおおって設けられ、少なくともニトリ
ド側壁スペーサはおおうが、図１５に例示されるよう
に、ニトリド層２２の残部は露出されたまま残す。次い
で、エッチング止めとして作用するポリシリコン層１４
（第２溝３５の外部）を露出するためにニトリドエッチ
ングを用いてニトリド層２２の残部が除去される。ポリ
マーブロック３２対外部のポリシリコン層１４の残部を
除去するためにポリマーエッチング処理が続いてなされ
る。エッチングマスクPRはその後除去され、図１６に示
される構成体を残すようにされる。
スクPRが構成体をおおって設けられ、少なくともニトリ
ド側壁スペーサはおおうが、図１５に例示されるよう
に、ニトリド層２２の残部は露出されたまま残す。次い
で、エッチング止めとして作用するポリシリコン層１４
（第２溝３５の外部）を露出するためにニトリドエッチ
ングを用いてニトリド層２２の残部が除去される。ポリ
マーブロック３２対外部のポリシリコン層１４の残部を
除去するためにポリマーエッチング処理が続いてなされ
る。エッチングマスクPRはその後除去され、図１６に示
される構成体を残すようにされる。
【００２８】メモリセルを完成するために、ポリマーブ
ロック３２を被覆・包囲するために熱酸化又はCVDにより
先ず酸化物層を形成することによってポリマーブロック
３２の次にニトリド側壁スペーサが５８形成され、それ
に続いて同構成体をおおってニトリドの層を堆積し、異
方性ニトリドエッチングを行う。次いで、第１区域５０
が形成されたのと同一方法で基板に第２区域（即ち、第
１ターミナル）を形成するためにイオン埋め込み（例え
ば、N+）が用いられる。スペーサ５８の次にありかつ基
板上に露出された層１２及び酸化物層５６を除去するた
めに酸化物エッチングが続いて行われる。その後タング
ステン、ニッケル、プラチナ又はモリブデンのような電
導金属を用いて金属堆積段階が行われる。構成体は焼鈍
され、金属化されたシリコン区域６２を形成するために
基板１０の露出された頂部分及び金属化されたシリコン
区域６５（それは列方向の電導を容易にする）を形成す
るためにポリマーブロック３２/５４の露出された頂部
分内へホットメタルが流入かつしみ込むことを可能にす
る。基板１０上の金属化された珪素区域６２は、それが
スペーサ５８によって第２区域６０と自己調整されるの
で、自己調整化珪素化合物（即ち、サリサイド）と呼ば
れ得る。ポリマーブロック３２/５４上の金属化された
珪素区域６５は概してポリサイドと呼ばれる。残りの構
成体に堆積された金属は金属エッチング処理で除去され
る。BPSG６７のような不動態化膜は全構成体をおおうの
に用いられる。サリサイド区域６２上方のエッチング領
域を限定するためにマスキング段階が行なわれる。BPSG
６７は遮蔽された区域でサリサイド区域６２まで下方に
選択的にエッチングされ、結果的に生じる溝は、金属堆
積及び平面化逆エッチングによって電導メタル６３で満
たされる。サリサイド区域６２は導体６３及び第２区域
６０間の伝導（電導）を容易にする。メモリセル行のす
べての導体６３をと共に結合するためにメタルマスキン
グによってビットライン６４がBPSG６７上方に加えられ
る。最終的なメモリセル構成体は図１７に例示される。
第１及び第２区域５0/６０は各セル（ソース及びドレー
ンが作動中に切替えられ得ることは当業者には周知であ
る）につきソース及びドレーンを形成する。各セルにつ
きチャンネル区域６６は、ソースおよびドレーン５０/
６０中間の基板部分である。ポリマーブロック３２及び
ポリマースペーサ４４は制御ゲート４４を構成し、ポリ
マー層１４は浮動ゲートを構成する。制御ゲート３２
は、第２区域６０の端に調整された一側面を有し、チャ
ンネル区域６６部分の上方に配置される。ノッチ６８
が、浮動ゲート１４の上方を部分的に延びる制御ゲート
３２/４４（そこではポリマーブロック３２がポリマー
スペーサ４４に取り付けられる）の隅に形成される。浮
動ゲート１４は、チャンネル区域６６部分の上方にあ
り、一端において制御ゲート３２/４４によって部分的
に重複され、他端で第１区域５０と部分的に重複する。
図１７に例示されるように、本発明の処理は互いに映す
（模倣）するメモリセルの対を形成する。反映されたメ
モリセルは、ニトリド内部スペーサ５２及び浮動ゲート
１４の両端部端において酸化物層によって互いに絶縁さ
れる。
ロック３２を被覆・包囲するために熱酸化又はCVDにより
先ず酸化物層を形成することによってポリマーブロック
３２の次にニトリド側壁スペーサが５８形成され、それ
に続いて同構成体をおおってニトリドの層を堆積し、異
方性ニトリドエッチングを行う。次いで、第１区域５０
が形成されたのと同一方法で基板に第２区域（即ち、第
１ターミナル）を形成するためにイオン埋め込み（例え
ば、N+）が用いられる。スペーサ５８の次にありかつ基
板上に露出された層１２及び酸化物層５６を除去するた
めに酸化物エッチングが続いて行われる。その後タング
ステン、ニッケル、プラチナ又はモリブデンのような電
導金属を用いて金属堆積段階が行われる。構成体は焼鈍
され、金属化されたシリコン区域６２を形成するために
基板１０の露出された頂部分及び金属化されたシリコン
区域６５（それは列方向の電導を容易にする）を形成す
るためにポリマーブロック３２/５４の露出された頂部
分内へホットメタルが流入かつしみ込むことを可能にす
る。基板１０上の金属化された珪素区域６２は、それが
スペーサ５８によって第２区域６０と自己調整されるの
で、自己調整化珪素化合物（即ち、サリサイド）と呼ば
れ得る。ポリマーブロック３２/５４上の金属化された
珪素区域６５は概してポリサイドと呼ばれる。残りの構
成体に堆積された金属は金属エッチング処理で除去され
る。BPSG６７のような不動態化膜は全構成体をおおうの
に用いられる。サリサイド区域６２上方のエッチング領
域を限定するためにマスキング段階が行なわれる。BPSG
６７は遮蔽された区域でサリサイド区域６２まで下方に
選択的にエッチングされ、結果的に生じる溝は、金属堆
積及び平面化逆エッチングによって電導メタル６３で満
たされる。サリサイド区域６２は導体６３及び第２区域
６０間の伝導（電導）を容易にする。メモリセル行のす
べての導体６３をと共に結合するためにメタルマスキン
グによってビットライン６４がBPSG６７上方に加えられ
る。最終的なメモリセル構成体は図１７に例示される。
第１及び第２区域５0/６０は各セル（ソース及びドレー
ンが作動中に切替えられ得ることは当業者には周知であ
る）につきソース及びドレーンを形成する。各セルにつ
きチャンネル区域６６は、ソースおよびドレーン５０/
６０中間の基板部分である。ポリマーブロック３２及び
ポリマースペーサ４４は制御ゲート４４を構成し、ポリ
マー層１４は浮動ゲートを構成する。制御ゲート３２
は、第２区域６０の端に調整された一側面を有し、チャ
ンネル区域６６部分の上方に配置される。ノッチ６８
が、浮動ゲート１４の上方を部分的に延びる制御ゲート
３２/４４（そこではポリマーブロック３２がポリマー
スペーサ４４に取り付けられる）の隅に形成される。浮
動ゲート１４は、チャンネル区域６６部分の上方にあ
り、一端において制御ゲート３２/４４によって部分的
に重複され、他端で第１区域５０と部分的に重複する。
図１７に例示されるように、本発明の処理は互いに映す
（模倣）するメモリセルの対を形成する。反映されたメ
モリセルは、ニトリド内部スペーサ５２及び浮動ゲート
１４の両端部端において酸化物層によって互いに絶縁さ
れる。
【００２９】図１８を参照すると、結果的に生じる構成
体及び第２区域６０へのビットライン６４の相互接続
と、X、即ち、列方向に走る制御ライン３２及び最後に
基板１０内の第１区域５０に結合するするソースライン
５４との頂部平面図が示される。ソースライン５４
（「ソース」の用語は語「ドレーン」と交換できること
は当業者によって理解されるべきである）は、全列方向
で基板１０と接触、即ち、絶縁区域のみならず能動区域
と接触、するが、ソースライン５４は基板１０の第１区
域５０とのみ電気的に連結する。さらに、ソースライン
５４が連結される第１区域５０は２つの隣接メモリセル
間に共有される。同様にビットライン６４が連結される
第２区域６０は、メモリセルの異なったミラーセットか
らの隣接メモリセル間で共有される。
体及び第２区域６０へのビットライン６４の相互接続
と、X、即ち、列方向に走る制御ライン３２及び最後に
基板１０内の第１区域５０に結合するするソースライン
５４との頂部平面図が示される。ソースライン５４
（「ソース」の用語は語「ドレーン」と交換できること
は当業者によって理解されるべきである）は、全列方向
で基板１０と接触、即ち、絶縁区域のみならず能動区域
と接触、するが、ソースライン５４は基板１０の第１区
域５０とのみ電気的に連結する。さらに、ソースライン
５４が連結される第１区域５０は２つの隣接メモリセル
間に共有される。同様にビットライン６４が連結される
第２区域６０は、メモリセルの異なったミラーセットか
らの隣接メモリセル間で共有される。
【００３０】その結果は複数の分割ゲート型の不揮発性
メモリセルである。同メモリセルは、浮動ゲート１４
と、浮動ゲートに密接するがそれから分離されると共に
同一列の他のメモリセル制御ゲートに直接連結する、列
の長さに沿って延びる実質的に長方形の構成体に結合さ
れるスペーサである制御ゲート３２と、同様に列方向に
延びて同一列方向のメモリセル対の第１区域５0を結合
するソースライン５４と、行、即ち、Y方向の沿って延
びて同一行方法のメモリセルの第２区域６０を結合する
ビットライン６４とを有する。制御ゲート、浮動ゲー
ト、ソースライン及びビットラインの形成はすべて自己
調整される。不揮発性メモリセルはすべてが米国特許第
５，５７２，０５４号に記載されるようなゲートトンネ
リングを制御する浮動ゲートを有する分割ゲート型から
なる。同米国特許の開示は、そのような不揮発性メモリ
セル及びそれによって形成されるアレイの作動に関して
参照することにより本明細書に含まれる。
メモリセルである。同メモリセルは、浮動ゲート１４
と、浮動ゲートに密接するがそれから分離されると共に
同一列の他のメモリセル制御ゲートに直接連結する、列
の長さに沿って延びる実質的に長方形の構成体に結合さ
れるスペーサである制御ゲート３２と、同様に列方向に
延びて同一列方向のメモリセル対の第１区域５0を結合
するソースライン５４と、行、即ち、Y方向の沿って延
びて同一行方法のメモリセルの第２区域６０を結合する
ビットライン６４とを有する。制御ゲート、浮動ゲー
ト、ソースライン及びビットラインの形成はすべて自己
調整される。不揮発性メモリセルはすべてが米国特許第
５，５７２，０５４号に記載されるようなゲートトンネ
リングを制御する浮動ゲートを有する分割ゲート型から
なる。同米国特許の開示は、そのような不揮発性メモリ
セル及びそれによって形成されるアレイの作動に関して
参照することにより本明細書に含まれる。
【００３１】図１９−２２は図７に例示される構成体を
形成する代替処理を例示する。上記望ましい実施形態
は、層２６、２４、２２及び１４の第１溝を形成するた
めにリトグラフ解像（分解）処理を用いる。しかし、図
６に例示される構成体から開始して、マスキング段階に
よって当初限定されるより小さな幅を有する第１溝を定
めるためにサブリトグラフ処理がその代わりに用いられ
得る。図６に示す構成体から開始して、ニトリド層２６
上に２つの追加の層７０及び７２が形成、即ち堆積され
る。図１９に示される実施形態では層７０はポリシリコ
ン層であり、層７２は酸化物層である。次に、酸化物層
７２の頂部にフォトレジスとを加えてWLマスキング処理
が行われる。ストライプがX、即ち、列方向で限定され
るマスキング段階が加えられる。フォトレジストが限定
され選択された区域、即ち、列方向のストライプで除去
され、その後酸化物エッチング処理が、第１溝３０を定
めるために露出されたストライプの酸化物層７２及びポ
リマー層７０を選択的に除去するポリマーエッチング処
理に続いてがなされる。フォトレジスとを除去するWLフ
ォトストリップ段階が続く。そこでスぺーサ７６が第１
溝３０の側面に形成される。スぺーサ７６は酸化物又は
ポリシリコンのいずれかからなる。図２０に示される実
施形態では、スぺーサ７６は従来の堆積処理によってポ
リシリコンで形成され、それによってポリシリコンの層
が構成体上に堆積され、スぺーサ７６を除くポリシリコ
ンを除去するために反応性イオンエッチングが用いられ
る。最後に、第１溝３０の底部においてニトリド層を除
去するためにスぺーサ７６間でニトリドエッチングがな
され、図２０に示す構成体に帰着する。
形成する代替処理を例示する。上記望ましい実施形態
は、層２６、２４、２２及び１４の第１溝を形成するた
めにリトグラフ解像（分解）処理を用いる。しかし、図
６に例示される構成体から開始して、マスキング段階に
よって当初限定されるより小さな幅を有する第１溝を定
めるためにサブリトグラフ処理がその代わりに用いられ
得る。図６に示す構成体から開始して、ニトリド層２６
上に２つの追加の層７０及び７２が形成、即ち堆積され
る。図１９に示される実施形態では層７０はポリシリコ
ン層であり、層７２は酸化物層である。次に、酸化物層
７２の頂部にフォトレジスとを加えてWLマスキング処理
が行われる。ストライプがX、即ち、列方向で限定され
るマスキング段階が加えられる。フォトレジストが限定
され選択された区域、即ち、列方向のストライプで除去
され、その後酸化物エッチング処理が、第１溝３０を定
めるために露出されたストライプの酸化物層７２及びポ
リマー層７０を選択的に除去するポリマーエッチング処
理に続いてがなされる。フォトレジスとを除去するWLフ
ォトストリップ段階が続く。そこでスぺーサ７６が第１
溝３０の側面に形成される。スぺーサ７６は酸化物又は
ポリシリコンのいずれかからなる。図２０に示される実
施形態では、スぺーサ７６は従来の堆積処理によってポ
リシリコンで形成され、それによってポリシリコンの層
が構成体上に堆積され、スぺーサ７６を除くポリシリコ
ンを除去するために反応性イオンエッチングが用いられ
る。最後に、第１溝３０の底部においてニトリド層を除
去するためにスぺーサ７６間でニトリドエッチングがな
され、図２０に示す構成体に帰着する。
【００３２】次に、酸化物層７２及び第１溝３０の底部
で酸化物層の露出された部分を除去するためにニトリド
層が観察されまでRIE酸化物エッチング段階が行われ
る。次いで、図２１に示すとおり、第１溝３０内部のニ
トリド層２２の露出された部分を除去するためにポリマ
ー層１４が観察されるまで厚いニトリドRIE段階がなさ
れる。ポリマーRIEエッチングが続き、それは酸化物層
１２が観察されるまで第１溝３０の底部においてポリマ
ー層７０、スぺーサ７６及びポリマー層１４の露出部分
が除去される。最後に、FG酸化物側壁２８を形成するた
めに第１溝内部に露出されるポリシリコン層１４のの側
面を酸化するために酸化段階が行われる。結果的に生じ
る構成体は図２２に示され、それは図７で例示された構
成体と同一であるが、第１溝３０関してより小さな幅を
有する。スぺーサ７６の使用は、第１溝３０の頂部を最
初に定めるために用いられるマスキング段階の幅より小
さい幅を有する第１溝の形成を可能にする。それは、同
処理がサブリトグラフ処理と呼ばれる理由である。
で酸化物層の露出された部分を除去するためにニトリド
層が観察されまでRIE酸化物エッチング段階が行われ
る。次いで、図２１に示すとおり、第１溝３０内部のニ
トリド層２２の露出された部分を除去するためにポリマ
ー層１４が観察されるまで厚いニトリドRIE段階がなさ
れる。ポリマーRIEエッチングが続き、それは酸化物層
１２が観察されるまで第１溝３０の底部においてポリマ
ー層７０、スぺーサ７６及びポリマー層１４の露出部分
が除去される。最後に、FG酸化物側壁２８を形成するた
めに第１溝内部に露出されるポリシリコン層１４のの側
面を酸化するために酸化段階が行われる。結果的に生じ
る構成体は図２２に示され、それは図７で例示された構
成体と同一であるが、第１溝３０関してより小さな幅を
有する。スぺーサ７６の使用は、第１溝３０の頂部を最
初に定めるために用いられるマスキング段階の幅より小
さい幅を有する第１溝の形成を可能にする。それは、同
処理がサブリトグラフ処理と呼ばれる理由である。
【００３３】図２３−２７は、ポリマーブロック３２
（図２７に示される）外側をおおう酸化物層の追加を除
けば、図１１に例示された構成体を形成する代わりの処
理を例示する。上記の望ましい実施形態では、図７に示
す構成に帰着するためになされる最後の段階は酸化段階
である。図８−１１につき上記したそれらの段階を置き
換えるために、当該酸化段階前に開始する以下の代替処
理が用いられ得る。酸化物側壁２８を形成する酸化段階
の代わりに、図２３に示されるように、第１溝３０の側
壁の高さに沿って延びる酸化物側壁８０を形成するため
にHTO酸化物堆積段階が行われる。ポリシリコン堆積段
階が次いで行われ、そこで第１溝をポリシリコンのブロ
ック３２で満たす。第１溝外部に堆積された過剰のポリ
シリコンは、望ましくはCMP逆エッチング処理で食刻除
去され、図２４に示すように、実質的にニトリド層２６
の頂部と平面をなすポリシリコンのブロック３２が残
る。
（図２７に示される）外側をおおう酸化物層の追加を除
けば、図１１に例示された構成体を形成する代わりの処
理を例示する。上記の望ましい実施形態では、図７に示
す構成に帰着するためになされる最後の段階は酸化段階
である。図８−１１につき上記したそれらの段階を置き
換えるために、当該酸化段階前に開始する以下の代替処
理が用いられ得る。酸化物側壁２８を形成する酸化段階
の代わりに、図２３に示されるように、第１溝３０の側
壁の高さに沿って延びる酸化物側壁８０を形成するため
にHTO酸化物堆積段階が行われる。ポリシリコン堆積段
階が次いで行われ、そこで第１溝をポリシリコンのブロ
ック３２で満たす。第１溝外部に堆積された過剰のポリ
シリコンは、望ましくはCMP逆エッチング処理で食刻除
去され、図２４に示すように、実質的にニトリド層２６
の頂部と平面をなすポリシリコンのブロック３２が残
る。
【００３４】図２５を参照すると、代わりの中間区域３
３（それは結局メモリセルの隣接セット間に空間を形成
する）をおおうためにニトリドエッチングマスクPR（代
わりにハードマスクが用いられ得る）が構成体上方に配
置され、露出された代替区域３４を残し、それによって
メモリセルを適合させるに当たって共に連合するミラー
セットブロック３２の対を効率的に選択する。代替中間
区域３３は結局絶縁及び選択された適合メモリーセル対
用のビットライン接続体として役立つ。次いで、ニトリ
ドエッチング処理（湿式又は乾式）がなされ、ニトリド
層２６及び露出された代替中間区域３４内部のパッド酸
化物層２４を食刻除去するために酸化物エッチング処理
が続き、底部に露出されたニトリド層２２を有する第２
溝３５を残す。各エッチング処理につき、下に横たわる
層はエッチング止めとして作用し、PRマスクは代替中間
区域３３のあらゆるエッチングを防止する。結果的に得
られる構成体は図２５に示される。
３（それは結局メモリセルの隣接セット間に空間を形成
する）をおおうためにニトリドエッチングマスクPR（代
わりにハードマスクが用いられ得る）が構成体上方に配
置され、露出された代替区域３４を残し、それによって
メモリセルを適合させるに当たって共に連合するミラー
セットブロック３２の対を効率的に選択する。代替中間
区域３３は結局絶縁及び選択された適合メモリーセル対
用のビットライン接続体として役立つ。次いで、ニトリ
ドエッチング処理（湿式又は乾式）がなされ、ニトリド
層２６及び露出された代替中間区域３４内部のパッド酸
化物層２４を食刻除去するために酸化物エッチング処理
が続き、底部に露出されたニトリド層２２を有する第２
溝３５を残す。各エッチング処理につき、下に横たわる
層はエッチング止めとして作用し、PRマスクは代替中間
区域３３のあらゆるエッチングを防止する。結果的に得
られる構成体は図２５に示される。
【００３５】次に、図２６に示す通り、ポリマー層１４
が観察されるまで第２溝３５の底部から露出されたニト
リド層２２を食刻除去するために厚いニトリドエッチン
グ処理が行われる。エッチングマスクPRはその後除去さ
れる。その後第２溝３５に面するポリマーブロック３２
の表面に沿ってニトリドスぺーサ３６が形成される。ニ
トリドスぺーサ３６の形成は、構成体の露出された表面
に薄いニトリド層を堆積させることによって行われ、ニ
トリド層がもはやFGポリマー層１４をおおわなくなるま
で、当業界で周知の反応性イオンエッチング（RIE）の
ような、異方性エッチング処理が続く。次の段階は酸化
処理であり、そこでは、図２７に示す通り、ポリシリコ
ン層１４上方に酸化物層３８及びポリシリコンブロック
３２上方に他の酸化物層を形成するために露出されたポ
リシリコン表面を酸化する。この酸化段階は、レンズ形
状に形成されその側端がＦＧ酸化物側壁２８と結合する
酸化物層３８と、第２溝３５内部に位置するポリシリコ
ン層１４の各側端において上方に突出する鋭い端部４２
の形成とに帰着する。層２８・３８によって形成される
鋭い端部４２及び絶縁層の厚さはそれを通過する電荷の
ファウラーノルドハイムトンネリングを可能にする。図
示されていないが、酸化物層３８の形成に先立って任意
選択的ポリマーエッチング処理が行われ得る。選択的に
改変（カスタマイズ）される異方性ポリマーエッチング
処理は、ポリマー層１４の頂面の一部を食刻除去するが
ポリマーブロック３２に隣接する領域の頂面の先細り形
状は残し、それは鋭い縁（端部）４２の形成開始を助長
する。図１１以降で論じた処理で開始する望ましい実施
形態の残余の段階は、最終構成体の形成を完成させるた
めにその後なされ得る。
が観察されるまで第２溝３５の底部から露出されたニト
リド層２２を食刻除去するために厚いニトリドエッチン
グ処理が行われる。エッチングマスクPRはその後除去さ
れる。その後第２溝３５に面するポリマーブロック３２
の表面に沿ってニトリドスぺーサ３６が形成される。ニ
トリドスぺーサ３６の形成は、構成体の露出された表面
に薄いニトリド層を堆積させることによって行われ、ニ
トリド層がもはやFGポリマー層１４をおおわなくなるま
で、当業界で周知の反応性イオンエッチング（RIE）の
ような、異方性エッチング処理が続く。次の段階は酸化
処理であり、そこでは、図２７に示す通り、ポリシリコ
ン層１４上方に酸化物層３８及びポリシリコンブロック
３２上方に他の酸化物層を形成するために露出されたポ
リシリコン表面を酸化する。この酸化段階は、レンズ形
状に形成されその側端がＦＧ酸化物側壁２８と結合する
酸化物層３８と、第２溝３５内部に位置するポリシリコ
ン層１４の各側端において上方に突出する鋭い端部４２
の形成とに帰着する。層２８・３８によって形成される
鋭い端部４２及び絶縁層の厚さはそれを通過する電荷の
ファウラーノルドハイムトンネリングを可能にする。図
示されていないが、酸化物層３８の形成に先立って任意
選択的ポリマーエッチング処理が行われ得る。選択的に
改変（カスタマイズ）される異方性ポリマーエッチング
処理は、ポリマー層１４の頂面の一部を食刻除去するが
ポリマーブロック３２に隣接する領域の頂面の先細り形
状は残し、それは鋭い縁（端部）４２の形成開始を助長
する。図１１以降で論じた処理で開始する望ましい実施
形態の残余の段階は、最終構成体の形成を完成させるた
めにその後なされ得る。
【００３６】図２８−３３は、制御ゲートスぺーサ４４
に隣接して浮動ゲート上に、ニトリドの代わりに酸化物
で作られるスぺーサ４６を有するメモリセルを形成する
代わりの処理を示す。図１２に示す実施形態では、構成
体をおおって厚いニトリド層を堆積し、異方性ニトリド
エッチング段階を続けることによって形成される。しか
し、スぺーサ４６は以下の段階を用いることによって酸
化物で形成され得る。薄いポリマースぺーサ４４が形成
された後（図１２参照）、図２８に示すように、厚い酸
化物層８４が構成体上に堆積される。内部側壁（酸化
物）スぺーサ４６を形成する部分を除く酸化物層８４を
除去する異方性処理（ＲＩＥ）が後に続く。第２溝３５
中央の酸化物層３８の部分と共に酸化物層２４及び４０
も同様に除去される。結果的に生じる構成体は図２９に
示される。
に隣接して浮動ゲート上に、ニトリドの代わりに酸化物
で作られるスぺーサ４６を有するメモリセルを形成する
代わりの処理を示す。図１２に示す実施形態では、構成
体をおおって厚いニトリド層を堆積し、異方性ニトリド
エッチング段階を続けることによって形成される。しか
し、スぺーサ４６は以下の段階を用いることによって酸
化物で形成され得る。薄いポリマースぺーサ４４が形成
された後（図１２参照）、図２８に示すように、厚い酸
化物層８４が構成体上に堆積される。内部側壁（酸化
物）スぺーサ４６を形成する部分を除く酸化物層８４を
除去する異方性処理（ＲＩＥ）が後に続く。第２溝３５
中央の酸化物層３８の部分と共に酸化物層２４及び４０
も同様に除去される。結果的に生じる構成体は図２９に
示される。
【００３７】ポリマーＲＩＥエッチング処理がその後行
われ、そこでは第２溝３５の底部に露出されるポリシリ
コン層１４が除去される。このポリマーエッチング処理
はまたポリマーブロック３２及びポリマースぺーサ４４
の頂部から小さな部分をも除去する。結果的に生じる構
成体は図３０に示される。
われ、そこでは第２溝３５の底部に露出されるポリシリ
コン層１４が除去される。このポリマーエッチング処理
はまたポリマーブロック３２及びポリマースぺーサ４４
の頂部から小さな部分をも除去する。結果的に生じる構
成体は図３０に示される。
【００３８】次に、浮動ゲート１４になる内部側壁上に
酸化部層８６を形成するために露出されたポリシリコン
が酸化される。これには構成体の全表面に渡る適切なイ
オン注入（埋め込み）が続く。イオンが第１二酸化珪素
層１２に進入するのに十分なエネルギを有するところで
は、その後イオンは基板１０の第１区域５０（即ち、第
２ターミナル）を形成する。他のすべての区域ではイオ
ンは吸収されて何らの影響も与えない。次に、酸化物又
はニトリド堆積のいずれかによって内部側壁スぺーサ８
８が第２溝３５の側壁に沿って形成される。図３１に示
す実施形態では、内部側壁スぺーサ８８は酸化物堆積に
よって形成され、内部側壁スぺーサ８８を除き堆積され
た酸化物を除去する異方性エッチングがそれに続く。こ
の酸化物エッチング段階もまた、基板１０を露出するた
めに第２溝３５底部の露出された酸化物層１２をも除去
する。結果的に生じる構成体は図３１に示される。
酸化部層８６を形成するために露出されたポリシリコン
が酸化される。これには構成体の全表面に渡る適切なイ
オン注入（埋め込み）が続く。イオンが第１二酸化珪素
層１２に進入するのに十分なエネルギを有するところで
は、その後イオンは基板１０の第１区域５０（即ち、第
２ターミナル）を形成する。他のすべての区域ではイオ
ンは吸収されて何らの影響も与えない。次に、酸化物又
はニトリド堆積のいずれかによって内部側壁スぺーサ８
８が第２溝３５の側壁に沿って形成される。図３１に示
す実施形態では、内部側壁スぺーサ８８は酸化物堆積に
よって形成され、内部側壁スぺーサ８８を除き堆積され
た酸化物を除去する異方性エッチングがそれに続く。こ
の酸化物エッチング段階もまた、基板１０を露出するた
めに第２溝３５底部の露出された酸化物層１２をも除去
する。結果的に生じる構成体は図３１に示される。
【００３９】ポリシリコン堆積段階が次いで行われ、そ
こでは第２溝３５をポリシリコンのブロック５４で満た
す。ポリシリコンは、原位置（イン・シツウ）方法又は
従来の注入のいずれかによって適切にドープ（不純物添
加）される。第２溝３５外部に堆積された過剰ポリシリ
コンは、望ましくはＣＭＰ逆エッチング処理で食刻除去
され、図３２に示されるように、ポリマーブロック３２
及びポリマースぺーサ４４の頂部と同一平面のポリシリ
コンブロック５４の頂部を残すようにされる。次いでポ
リシリコンブロック５４及びポリマースぺーサ４４の頂
面を酸化するために酸化段階がなされる。結果的に生じ
る構成体は図３２に示される。
こでは第２溝３５をポリシリコンのブロック５４で満た
す。ポリシリコンは、原位置（イン・シツウ）方法又は
従来の注入のいずれかによって適切にドープ（不純物添
加）される。第２溝３５外部に堆積された過剰ポリシリ
コンは、望ましくはＣＭＰ逆エッチング処理で食刻除去
され、図３２に示されるように、ポリマーブロック３２
及びポリマースぺーサ４４の頂部と同一平面のポリシリ
コンブロック５４の頂部を残すようにされる。次いでポ
リシリコンブロック５４及びポリマースぺーサ４４の頂
面を酸化するために酸化段階がなされる。結果的に生じ
る構成体は図３２に示される。
【００４０】エッチング止めとして作用するポリシリコ
ン層１４（第２溝の外部）を露出するためにニトリドエ
ッチング処理が用いられてニトリド層２２の厚い残部を
除去するようにされる。ポリマーブロック３２の選択さ
れた対外部のポリシリコン層１４の残部を除去するため
にポリマーエッチング処理が後に続く。結果的に生じる
構成体は図３３に示され、それは図１６に示される望ま
しい実施形態の構成に対応する。最終的メモリセル構成
を完成するために望ましい実施形態の残りの段階が用い
られ得る。
ン層１４（第２溝の外部）を露出するためにニトリドエ
ッチング処理が用いられてニトリド層２２の厚い残部を
除去するようにされる。ポリマーブロック３２の選択さ
れた対外部のポリシリコン層１４の残部を除去するため
にポリマーエッチング処理が後に続く。結果的に生じる
構成体は図３３に示され、それは図１６に示される望ま
しい実施形態の構成に対応する。最終的メモリセル構成
を完成するために望ましい実施形態の残りの段階が用い
られ得る。
【００４１】図３４−４２はセルのミラーセットを形成
する代わりの処理を例示する。この代替処理は、ミラー
メモリセルの各対につき、２つに代わって、３つの第１
溝３０が形成されることを除き、図６−８に関して記載
したものと同一段階で開始される。従って、各メモリセ
ル対につき３つのポリシリコンブロックが形成され、図
３４に示す通り、追加のブロックは３２Ａとして識別さ
れる。
する代わりの処理を例示する。この代替処理は、ミラー
メモリセルの各対につき、２つに代わって、３つの第１
溝３０が形成されることを除き、図６−８に関して記載
したものと同一段階で開始される。従って、各メモリセ
ル対につき３つのポリシリコンブロックが形成され、図
３４に示す通り、追加のブロックは３２Ａとして識別さ
れる。
【００４２】図３４を参照すると、代わりの中間区域３
３（結局メモリセルの隣接ミラーセット間に空間を形成
する）を覆うためにニトリド エッチングマスク フォト
レジストＰＲ（ハードマスクが代替的に用いられ得る）
が構成体の上方に配置され、露出された代替中間区域３
４を残し、それによってメモリセルミラーセットの適合
に当り共に連合するブロック３２の対を効果的に選択す
るようにさせる。代替中間区域３４は結局適応するメモ
リセルの対につき絶縁及びビットライン接続（結合）体
として役立つ。フォトレジストマスクＰＲの正確な位置
は、その縁（端部）がブロック３２の上方に位置する限
り決定的ではないことに注目すべきである。ニトリドエ
ッチング処理（湿式又は乾式）がなされ、ニトリド層２
６、パッド酸化物層２４及び露出された代わりの中間区
域３４の内部ニトリド層２２を食刻除去するために酸化
物エッチング処理及び他のニトリドエッチング処理がそ
れに続く。エッチング試薬（腐食液）は選択されたもの
なので、ポリシリコンのブロック３２及びＦＧポリマー
層１４は影響されることなく、各メモリセル対につき一
対の第２溝３５を残し、ＦＧポリマー層１４がその底部
において露出されるようにされる。各エッチング処理に
つき下に横たわる層はエッチング止めとして作用し、Ｐ
Ｒマスクは代替中間区域３３のあらゆるエッチングを防
止する。エッチングマスクはその後剥離される。
３（結局メモリセルの隣接ミラーセット間に空間を形成
する）を覆うためにニトリド エッチングマスク フォト
レジストＰＲ（ハードマスクが代替的に用いられ得る）
が構成体の上方に配置され、露出された代替中間区域３
４を残し、それによってメモリセルミラーセットの適合
に当り共に連合するブロック３２の対を効果的に選択す
るようにさせる。代替中間区域３４は結局適応するメモ
リセルの対につき絶縁及びビットライン接続（結合）体
として役立つ。フォトレジストマスクＰＲの正確な位置
は、その縁（端部）がブロック３２の上方に位置する限
り決定的ではないことに注目すべきである。ニトリドエ
ッチング処理（湿式又は乾式）がなされ、ニトリド層２
６、パッド酸化物層２４及び露出された代わりの中間区
域３４の内部ニトリド層２２を食刻除去するために酸化
物エッチング処理及び他のニトリドエッチング処理がそ
れに続く。エッチング試薬（腐食液）は選択されたもの
なので、ポリシリコンのブロック３２及びＦＧポリマー
層１４は影響されることなく、各メモリセル対につき一
対の第２溝３５を残し、ＦＧポリマー層１４がその底部
において露出されるようにされる。各エッチング処理に
つき下に横たわる層はエッチング止めとして作用し、Ｐ
Ｒマスクは代替中間区域３３のあらゆるエッチングを防
止する。エッチングマスクはその後剥離される。
【００４３】その後ニトリドスぺーサ３６が、第２溝３
５に面するポリマーブロック３２及び３２Ａの表面に沿
って形成される。ニトリドスぺーサ３６の形成は構成体
の露出された表面上に薄いニトリド層を堆積することに
よってなされ、第２溝３５の中央でニトリド層がもはや
ＦＧポリマー層１４をおおわなくなるまで、当業界で周
知の反応性イオンエッチング（ＲＩＥ）のような異方性
エッチング処理が続いてなされる。同処理においてシリ
コン酸化物層２４頂部上方のあるシリコンニトリド２６
も同様にエッチングされ、ニトリド２６の平面上方に突
出するブロック３２及び３２Ａを残すようにされ得る。
結果的に生じる構成は図３５に示される。
５に面するポリマーブロック３２及び３２Ａの表面に沿
って形成される。ニトリドスぺーサ３６の形成は構成体
の露出された表面上に薄いニトリド層を堆積することに
よってなされ、第２溝３５の中央でニトリド層がもはや
ＦＧポリマー層１４をおおわなくなるまで、当業界で周
知の反応性イオンエッチング（ＲＩＥ）のような異方性
エッチング処理が続いてなされる。同処理においてシリ
コン酸化物層２４頂部上方のあるシリコンニトリド２６
も同様にエッチングされ、ニトリド２６の平面上方に突
出するブロック３２及び３２Ａを残すようにされ得る。
結果的に生じる構成は図３５に示される。
【００４４】次の段階は酸化処理であり、そこでは、図
３６に示すように、ポリシリコン層１４上方の酸化物層
３８及びポリシリコンブロック３２及び３２Ａ上方の他
の酸化物層４０を形成するために、露出されたポリシリ
コン表面（即ち、第２溝３５内部のポリシリコン層１４
及びポリシリコンブロック３２及び３２Ａ）を酸化す
る。この酸化段階は、ポリシリコン層１４に隣接しかつ
その上方に配置される絶縁層を形成するためにＦＧ酸化
物側壁２８と結合するその側端を有するレンズ形状に形
成される酸化物層３８と、第２溝３５内部に位置するポ
リシリコン層１４との各側端で上方に突出する鋭い縁４
２の形成に帰着する。鋭い縁４２及び層２８・３８によ
って形成される絶縁層の厚さは、それを通過する電荷の
ファウラーノルドハイムトンネリングを可能にする。図
示してないが、酸化物層３８の形成に先立って任意選択
的ポリマーエッチング処理がなされ得る。この選択的に
カストマイズされた異方性ポリマーエッチング処理は、
ポリマー層１４の頂面の一部を食刻除去するが、ポリマ
ーブロック３２に近接する領域の当該頂面の先き細り形
状を残し、それは鋭い縁４２の形成開始を助長する。
３６に示すように、ポリシリコン層１４上方の酸化物層
３８及びポリシリコンブロック３２及び３２Ａ上方の他
の酸化物層４０を形成するために、露出されたポリシリ
コン表面（即ち、第２溝３５内部のポリシリコン層１４
及びポリシリコンブロック３２及び３２Ａ）を酸化す
る。この酸化段階は、ポリシリコン層１４に隣接しかつ
その上方に配置される絶縁層を形成するためにＦＧ酸化
物側壁２８と結合するその側端を有するレンズ形状に形
成される酸化物層３８と、第２溝３５内部に位置するポ
リシリコン層１４との各側端で上方に突出する鋭い縁４
２の形成に帰着する。鋭い縁４２及び層２８・３８によ
って形成される絶縁層の厚さは、それを通過する電荷の
ファウラーノルドハイムトンネリングを可能にする。図
示してないが、酸化物層３８の形成に先立って任意選択
的ポリマーエッチング処理がなされ得る。この選択的に
カストマイズされた異方性ポリマーエッチング処理は、
ポリマー層１４の頂面の一部を食刻除去するが、ポリマ
ーブロック３２に近接する領域の当該頂面の先き細り形
状を残し、それは鋭い縁４２の形成開始を助長する。
【００４５】ニトリドスペーサ３６及びニトリド層２６
は、望ましくは湿式エッチング処理（又は他の等方性エ
ッチング処理）を用いてその後剥離される。図３７示す
ように、薄いWLポリシリコンスペーサ４４がその後加え
られる。薄いWLポリシリコンスペーサ４４は、先ずポリ
シリコンの薄い層を堆積し、続いて異方性エッチング処
理（例えば、RIE）を行うことによって形成される。同
エッチング処理は、ポリマー層２４に沿って、薄いWLポ
リシリコンスペーサ４４を除くポリシリコンの薄い層の
すべてを除去する。ポリマーブロック３２及び薄いWLポ
リシリコンスペーサ４４の半分が制御ゲート（以下に述
べる）を形成する。同制御ゲートは、対応する鋭い縁４
２に面するノッチを有するが、FG酸化物側壁２８及び酸
化物層３８によって形成される絶縁層によってそれから
絶縁される。酸化物堆積のような絶縁堆積段階がその後
行なわれ、そこでは酸化物のブロック９０で第２溝３５
を満たす。第２溝３５外部に堆積された過剰酸化物は、
望ましくはCMP逆エッチング処理で食刻除去され、ポリ
マーブロック３２及び３２A並びにWLポリマースペーサ
４４の頂部と同一平面をなす酸化物ブロック９０の頂部
を残す。結果的に生じる構成は図３７に例示される。
は、望ましくは湿式エッチング処理（又は他の等方性エ
ッチング処理）を用いてその後剥離される。図３７示す
ように、薄いWLポリシリコンスペーサ４４がその後加え
られる。薄いWLポリシリコンスペーサ４４は、先ずポリ
シリコンの薄い層を堆積し、続いて異方性エッチング処
理（例えば、RIE）を行うことによって形成される。同
エッチング処理は、ポリマー層２４に沿って、薄いWLポ
リシリコンスペーサ４４を除くポリシリコンの薄い層の
すべてを除去する。ポリマーブロック３２及び薄いWLポ
リシリコンスペーサ４４の半分が制御ゲート（以下に述
べる）を形成する。同制御ゲートは、対応する鋭い縁４
２に面するノッチを有するが、FG酸化物側壁２８及び酸
化物層３８によって形成される絶縁層によってそれから
絶縁される。酸化物堆積のような絶縁堆積段階がその後
行なわれ、そこでは酸化物のブロック９０で第２溝３５
を満たす。第２溝３５外部に堆積された過剰酸化物は、
望ましくはCMP逆エッチング処理で食刻除去され、ポリ
マーブロック３２及び３２A並びにWLポリマースペーサ
４４の頂部と同一平面をなす酸化物ブロック９０の頂部
を残す。結果的に生じる構成は図３７に例示される。
【００４６】ポリシリコン フォトレジスト エッチング
マスクPRが構成体上方に設けられ、図３８に例示するよ
うに、各メモリセル対につき中央ポリマーブロック３２
A及び中央ポリマーブロック３２Aに密接するポリマース
ペーサ４４のみを露出したまま残す。その後中央ポリマ
ーブロック３２A及び隣接ポリマースペーサ４４を除去
するためにポリマーエッチング処理が用いられ、絶縁層
１２まで下方に延びる溝９２を形成するようにされる。
その後構成体の全面に渡って適切なイオン注入がなされ
る。イオンが溝９２の第１二酸化珪素層１２へ侵入する
のに十分なエネルギを持つところでは、イオンは基板１
０に第１区域５０（即ち、第２ターミナル）を形成す
る。他のすべての区域では、イオンはエッチングマスク
又は酸化物、ポリマー又はニトリド層によって吸収さ
れ、そこではイオンは全く影響を与えない。結果的に生
じる構成体は図３８に例示される。
マスクPRが構成体上方に設けられ、図３８に例示するよ
うに、各メモリセル対につき中央ポリマーブロック３２
A及び中央ポリマーブロック３２Aに密接するポリマース
ペーサ４４のみを露出したまま残す。その後中央ポリマ
ーブロック３２A及び隣接ポリマースペーサ４４を除去
するためにポリマーエッチング処理が用いられ、絶縁層
１２まで下方に延びる溝９２を形成するようにされる。
その後構成体の全面に渡って適切なイオン注入がなされ
る。イオンが溝９２の第１二酸化珪素層１２へ侵入する
のに十分なエネルギを持つところでは、イオンは基板１
０に第１区域５０（即ち、第２ターミナル）を形成す
る。他のすべての区域では、イオンはエッチングマスク
又は酸化物、ポリマー又はニトリド層によって吸収さ
れ、そこではイオンは全く影響を与えない。結果的に生
じる構成体は図３８に例示される。
【００４７】次に、エッチングマスクは剥離除去され、
溝９２の側壁に絶縁スペーサ９４が形成される。絶縁ス
ペーサ９４は酸化物スペーサであり、構成体をおおって
酸化物層を堆積し、基盤を露出するために溝９２の底部
で酸化物層１２のみならずスペーサ９４を除いて堆積さ
れた酸化物層を除去するために異方性酸化物エッチング
を行うことによって形成されるのが望ましい。ポリシリ
コン堆積段階がその後行なわれ、ポリシリコンのブロッ
ク９６で溝９２を満たすようにされる。ポリシリコンは
原位置方法又は従来の注入のいずれかによって適切にド
ープされる。溝９２外部に堆積された過剰のポリシリコ
ンは、望ましくはCMP逆エッチング処理で食刻除去さ
れ、ニトリド層２２及び酸化物ブロック９０の頂面より
僅か下方にポリシリコンブロック３２及び９６並びにポ
リシリコンスペーサ４４を残す。結果的に生じる構成体
は図３９に示される。
溝９２の側壁に絶縁スペーサ９４が形成される。絶縁ス
ペーサ９４は酸化物スペーサであり、構成体をおおって
酸化物層を堆積し、基盤を露出するために溝９２の底部
で酸化物層１２のみならずスペーサ９４を除いて堆積さ
れた酸化物層を除去するために異方性酸化物エッチング
を行うことによって形成されるのが望ましい。ポリシリ
コン堆積段階がその後行なわれ、ポリシリコンのブロッ
ク９６で溝９２を満たすようにされる。ポリシリコンは
原位置方法又は従来の注入のいずれかによって適切にド
ープされる。溝９２外部に堆積された過剰のポリシリコ
ンは、望ましくはCMP逆エッチング処理で食刻除去さ
れ、ニトリド層２２及び酸化物ブロック９０の頂面より
僅か下方にポリシリコンブロック３２及び９６並びにポ
リシリコンスペーサ４４を残す。結果的に生じる構成体
は図３９に示される。
【００４８】ポリマーブロック３２及び９６並びにポリ
マースペーサ４４の頂面を酸化するために酸化段階が次
いで行なわれ、図４０に示すように、こうして酸化物層
５６を形成する。エッチング止めとして作用するポリシ
リコン層１４（ポリマーブロック３２の外部）を露出す
るようにニトリド層２２の残部を除去するためにニトリ
ドエッチングが続く。ポリマーブロック３２対外部のポ
リシリコン層１４の残部を除去するためにポリマーエッ
チング処理が続いてなされる。結果的に生じる構成体は
図４１に示される。
マースペーサ４４の頂面を酸化するために酸化段階が次
いで行なわれ、図４０に示すように、こうして酸化物層
５６を形成する。エッチング止めとして作用するポリシ
リコン層１４（ポリマーブロック３２の外部）を露出す
るようにニトリド層２２の残部を除去するためにニトリ
ドエッチングが続く。ポリマーブロック３２対外部のポ
リシリコン層１４の残部を除去するためにポリマーエッ
チング処理が続いてなされる。結果的に生じる構成体は
図４１に示される。
【００４９】メモリセルを完成させるために、ポリマー
ブロックを被覆・包囲するために熱酸化又はCVDによって
酸化物層を先ず形成し、続いて構成体をおおってニトリ
ド層を堆積し、異方性ニトリドエッチングを行うことに
よって、ニトリド側壁スペーサ５８がポリマーブロック
３２の次に形成される。第１区域５０が形成されたのと
同一方法で基板に第２区域（即ち、第１ターミナル）を
形成するためにその後イオン注入（例えば、Ｎ＋）が用
いられる。基板１０を露出するように酸化物層５６、酸
化物ブロック９０の頂部分及びスぺーサ９４並びにスぺ
ーサ５８の次の酸化物層１２を除去するために酸化物エ
ッチングが用いられる。ポリマーエッチングがそれに続
き、ポリマーブロック３２及び９６の頂部並びにポリマ
ースぺーサ４４を除去する。その後タングステン、コバ
ルト、チタン、ニッケル、プラチナ又はモリブデンのよ
うな電導金属を用いて金属付着段階がなされる。金属化
されたシリコン(サリサイド)区域６２を形成するために
構成体は焼鈍され、ホットメタルが流出して基板１０の
露出された頂部へしみ出し、金属化されたシリコン（ポ
リサイド）区域６５（それは列方向の電導を促進する）
を形成するためにポリマーブロック３２・９６の露出さ
れた頂部へしみ出す。残りの構成体に堆積された金属は
メタルエッチング処理により除去される。基板１０上の
金属化されたシリコン（サリサイド）区域６２はスぺー
サ５８によって第２区域６０に自己調整される。全構成
体をおおうためにＢＰＳＧ６７のような不動態化（パシ
ベーション）が用いられる。サリサイド区域６２上方の
エッチング領域を限定するためにマスキング段階が行わ
れる。遮蔽された領域のＢＰＳＧ６７がサリサイド区域
まで下方に選択的にエッチングされ、結果的に生じる溝
が導体金属６３金属蒸着及び平面化逆エッチング処理で
満たされる。サリサイド層６２は導体６３及び第２区域
６０間の電導を促進する。メモリセル行のすべての導体
６３を共に結合するためにビットライン６４がＢＰＳＧ
６７上方のメタルマスキングによって加えられる。最終
的なメモリセル構成は図４２に例示される。第１及び第
２区域５０・６０は各セル（ソース及びドレーンが作動
中に切り替えられ得ることは当業者に知られている）に
つきソース及びドレーンを形成する。
ブロックを被覆・包囲するために熱酸化又はCVDによって
酸化物層を先ず形成し、続いて構成体をおおってニトリ
ド層を堆積し、異方性ニトリドエッチングを行うことに
よって、ニトリド側壁スペーサ５８がポリマーブロック
３２の次に形成される。第１区域５０が形成されたのと
同一方法で基板に第２区域（即ち、第１ターミナル）を
形成するためにその後イオン注入（例えば、Ｎ＋）が用
いられる。基板１０を露出するように酸化物層５６、酸
化物ブロック９０の頂部分及びスぺーサ９４並びにスぺ
ーサ５８の次の酸化物層１２を除去するために酸化物エ
ッチングが用いられる。ポリマーエッチングがそれに続
き、ポリマーブロック３２及び９６の頂部並びにポリマ
ースぺーサ４４を除去する。その後タングステン、コバ
ルト、チタン、ニッケル、プラチナ又はモリブデンのよ
うな電導金属を用いて金属付着段階がなされる。金属化
されたシリコン(サリサイド)区域６２を形成するために
構成体は焼鈍され、ホットメタルが流出して基板１０の
露出された頂部へしみ出し、金属化されたシリコン（ポ
リサイド）区域６５（それは列方向の電導を促進する）
を形成するためにポリマーブロック３２・９６の露出さ
れた頂部へしみ出す。残りの構成体に堆積された金属は
メタルエッチング処理により除去される。基板１０上の
金属化されたシリコン（サリサイド）区域６２はスぺー
サ５８によって第２区域６０に自己調整される。全構成
体をおおうためにＢＰＳＧ６７のような不動態化（パシ
ベーション）が用いられる。サリサイド区域６２上方の
エッチング領域を限定するためにマスキング段階が行わ
れる。遮蔽された領域のＢＰＳＧ６７がサリサイド区域
まで下方に選択的にエッチングされ、結果的に生じる溝
が導体金属６３金属蒸着及び平面化逆エッチング処理で
満たされる。サリサイド層６２は導体６３及び第２区域
６０間の電導を促進する。メモリセル行のすべての導体
６３を共に結合するためにビットライン６４がＢＰＳＧ
６７上方のメタルマスキングによって加えられる。最終
的なメモリセル構成は図４２に例示される。第１及び第
２区域５０・６０は各セル（ソース及びドレーンが作動
中に切り替えられ得ることは当業者に知られている）に
つきソース及びドレーンを形成する。
【００５０】各セルのチャンネル区域６６は、ソース及
びドレーン５０・６０の中間にある基板部分である。ポ
リマーブロック３２及びポリマースぺーサ４４は制御ゲ
ートを構成し、ポリマー層１４は浮動ゲートを構成す
る。制御ゲート３２は、第２区域６０端に調整された一
側面を有し、チャンネル区域６６部分の上方に配置され
る。部分的に浮動ゲート上方を延びる制御ゲート３２・
４４（そこではポリマーブロック３２がポリマースペー
サ４４に取付けられる）の隅にはノッチが形成される。
浮動ゲート１４は、チャンネル区域６６部分の上方にあ
り、その一端で部分的に制御ゲート３２・３４によって
重複され、その他端で部分的に第１区域５０に重複す
る。図４２に例示されるように、本発明の処理は互いに
映す（反射する）メモリセルの対を形成する。反射され
るメモリセルは、浮動ゲート１４の両端の端部で酸化物
スペーサ９４及び酸化物層２８によって互いに絶縁され
る。
びドレーン５０・６０の中間にある基板部分である。ポ
リマーブロック３２及びポリマースぺーサ４４は制御ゲ
ートを構成し、ポリマー層１４は浮動ゲートを構成す
る。制御ゲート３２は、第２区域６０端に調整された一
側面を有し、チャンネル区域６６部分の上方に配置され
る。部分的に浮動ゲート上方を延びる制御ゲート３２・
４４（そこではポリマーブロック３２がポリマースペー
サ４４に取付けられる）の隅にはノッチが形成される。
浮動ゲート１４は、チャンネル区域６６部分の上方にあ
り、その一端で部分的に制御ゲート３２・３４によって
重複され、その他端で部分的に第１区域５０に重複す
る。図４２に例示されるように、本発明の処理は互いに
映す（反射する）メモリセルの対を形成する。反射され
るメモリセルは、浮動ゲート１４の両端の端部で酸化物
スペーサ９４及び酸化物層２８によって互いに絶縁され
る。
【００５１】本実施形態は、浮動ゲート長がなおフォト
リトグラフ段階によって限定されると同時に、エッチン
グマスクで保護されるのは、マスク開口に露出される浮
動ゲートポリマーではなくて浮動ゲートポリマーである
点で独特である。ＷＬマスクは、ワードライン、浮動ゲ
ート及びソース寸法を同時に限定する。浮動ゲート長
は、スぺーサエッチング処理ではなくてフォトリトグラ
フ段階によって必然的に決められる。
リトグラフ段階によって限定されると同時に、エッチン
グマスクで保護されるのは、マスク開口に露出される浮
動ゲートポリマーではなくて浮動ゲートポリマーである
点で独特である。ＷＬマスクは、ワードライン、浮動ゲ
ート及びソース寸法を同時に限定する。浮動ゲート長
は、スぺーサエッチング処理ではなくてフォトリトグラ
フ段階によって必然的に決められる。
【００５２】図４３−５１は、図３４−４２に例示され
た処理と酷似しているが、さらに自己調整接触機構、即
ち、計画（ＳＡＣ）含む。図４３に示すように、絶縁層
２２ａ及び２６ａがニトリドに代えて酸化物で形成さ
れ、絶縁層２４ａが酸化物に代えてニトリドによって形
成される点を除けば、この代替処理は図６に関して記載
したものと同一段階で開始する。
た処理と酷似しているが、さらに自己調整接触機構、即
ち、計画（ＳＡＣ）含む。図４３に示すように、絶縁層
２２ａ及び２６ａがニトリドに代えて酸化物で形成さ
れ、絶縁層２４ａが酸化物に代えてニトリドによって形
成される点を除けば、この代替処理は図６に関して記載
したものと同一段階で開始する。
【００５３】ＷＬマスキング操作は、酸化物層２６ａ頂
部に加えられるフォトレジストで行われる。マスキング
段階が用いられ、そこではストライプ（即ち、マスキン
グ区域）がＸ、即ち、列方向に限定される。フォトレジ
ストは限定されたマスキング区域、即ち、列方向で除去
され、その後、エッチング止めとして作用する、絶縁層
１２が観察されるまでストライプ内の除去されたフォト
レジストの下に横たわるポリマー層１４のみならず、絶
縁層２６ａ、２４ａ及び２２ａを選択的に除去するため
に、周知の異方性酸化物、ポリシリコン及びニトリドエ
ッチング処理が用いられる。これらのエッチング処理
は、ミラーメモリセルの各対につき３つの第１溝３０の
形成に帰着する。酸化段階が続き、そこでは第１溝３０
及び３２Ａ内部に露出されるポリシリコン層の１４の側
面が酸化されてＦＧ酸化物側壁２８が形成されるように
される。その後残りのフォトレジストが除去される。結
果的に生じる構成体は図４４に示される。
部に加えられるフォトレジストで行われる。マスキング
段階が用いられ、そこではストライプ（即ち、マスキン
グ区域）がＸ、即ち、列方向に限定される。フォトレジ
ストは限定されたマスキング区域、即ち、列方向で除去
され、その後、エッチング止めとして作用する、絶縁層
１２が観察されるまでストライプ内の除去されたフォト
レジストの下に横たわるポリマー層１４のみならず、絶
縁層２６ａ、２４ａ及び２２ａを選択的に除去するため
に、周知の異方性酸化物、ポリシリコン及びニトリドエ
ッチング処理が用いられる。これらのエッチング処理
は、ミラーメモリセルの各対につき３つの第１溝３０の
形成に帰着する。酸化段階が続き、そこでは第１溝３０
及び３２Ａ内部に露出されるポリシリコン層の１４の側
面が酸化されてＦＧ酸化物側壁２８が形成されるように
される。その後残りのフォトレジストが除去される。結
果的に生じる構成体は図４４に示される。
【００５４】次いで、ポリシリコン堆積段階がなされ、
そこではミラーメモリセルの各対つき外側の２つの溝３
０はポリシリコンのブロック３２で満たし、中間の第１
溝３０はポリシリコンのブロック３２Ａで満たす。第１
溝３０及び３０Ａの外側に堆積された過剰のポリシリコ
ンは、望ましくはＣＭＰ逆エッチング処理で食刻除去さ
れる。同ＣＭＰ処理は、ＣＭＰ停止層として頂部酸化物
層２６ａを用い、実質的に酸化物層２６ａと同一平面の
ポリシリコンブロック３２及び３２Ａの頂部を残す。そ
の後ポリシリコン逆エッチング段階がなされ、図４６に
示すように、ポリマーブロック３２及び３２Ａの頂部を
食刻除去するようにさせる。
そこではミラーメモリセルの各対つき外側の２つの溝３
０はポリシリコンのブロック３２で満たし、中間の第１
溝３０はポリシリコンのブロック３２Ａで満たす。第１
溝３０及び３０Ａの外側に堆積された過剰のポリシリコ
ンは、望ましくはＣＭＰ逆エッチング処理で食刻除去さ
れる。同ＣＭＰ処理は、ＣＭＰ停止層として頂部酸化物
層２６ａを用い、実質的に酸化物層２６ａと同一平面の
ポリシリコンブロック３２及び３２Ａの頂部を残す。そ
の後ポリシリコン逆エッチング段階がなされ、図４６に
示すように、ポリマーブロック３２及び３２Ａの頂部を
食刻除去するようにさせる。
【００５５】図４７を参照すると、代わりの中間区域３
３（結局メモリセルの隣接ミラーセット間に空間を形成
する）をおおうために酸化物エッチングマスクフォトレ
ジストＰＲ（代わりにハードマスクが用いられ得る）が
構成体上方に配置され、露出された代替中間区域３４を
残し、それによってメモリセルのミラーセットを適合さ
せるに当たって共に連合するブロック３２の対を効率的
に選択する。代替中間区域３３は、結局適合するメモリ
セルの対に関する絶縁及びビットライン接続として役立
つ。フォトレジストマスクＰＲの正確な位置は、その端
部がブロック３２上方のある位置に位置づけられる限り
決定的ではないことに注目すべきである。酸化物エッチ
ング処理が行われ、ニトリドエッチング処理（湿式又は
乾式）がそれに続き、酸化物層２６ａ、ニトリド層２４
ａ及び露出された代替中間区域３４内部の酸化物層２２
ａを食刻除去するために他の酸化物エッチング処理が続
いてなされる。エッチング腐食液が選択的腐食液なの
で、ポリシリコン及びＦＧポリマー層１４のブロック３
２及び３２Ａは影響されず、その底部に露出されたＦＧ
ポリマー層１４と共に各メモリセル対につき一対の第２
溝３５を残すようにされる。結果的に生じる構成体は図
４７に示される。
３（結局メモリセルの隣接ミラーセット間に空間を形成
する）をおおうために酸化物エッチングマスクフォトレ
ジストＰＲ（代わりにハードマスクが用いられ得る）が
構成体上方に配置され、露出された代替中間区域３４を
残し、それによってメモリセルのミラーセットを適合さ
せるに当たって共に連合するブロック３２の対を効率的
に選択する。代替中間区域３３は、結局適合するメモリ
セルの対に関する絶縁及びビットライン接続として役立
つ。フォトレジストマスクＰＲの正確な位置は、その端
部がブロック３２上方のある位置に位置づけられる限り
決定的ではないことに注目すべきである。酸化物エッチ
ング処理が行われ、ニトリドエッチング処理（湿式又は
乾式）がそれに続き、酸化物層２６ａ、ニトリド層２４
ａ及び露出された代替中間区域３４内部の酸化物層２２
ａを食刻除去するために他の酸化物エッチング処理が続
いてなされる。エッチング腐食液が選択的腐食液なの
で、ポリシリコン及びＦＧポリマー層１４のブロック３
２及び３２Ａは影響されず、その底部に露出されたＦＧ
ポリマー層１４と共に各メモリセル対につき一対の第２
溝３５を残すようにされる。結果的に生じる構成体は図
４７に示される。
【００５６】エッチングマスクＰＲはそこで剥離され
る。その後ニトリドスぺーサ３６が第２溝３５の側壁を
構成するポリマーブロック３２及び３２Ａに沿って形成
される。ニトリドスぺーサ３６の形成は、構成体の露出
された表面に薄いニトリド層を堆積することによって完
成され、第２溝３５の中央でニトリド層がもはやＦＧポ
リマー層１４を覆わなくなるまで、当業界では周知の反
応性イオンエッチング（ＲＩＥ）のような異方性エッチ
ング処理が続いてなされる。結果的に生じる構成体は図
４８に示される。
る。その後ニトリドスぺーサ３６が第２溝３５の側壁を
構成するポリマーブロック３２及び３２Ａに沿って形成
される。ニトリドスぺーサ３６の形成は、構成体の露出
された表面に薄いニトリド層を堆積することによって完
成され、第２溝３５の中央でニトリド層がもはやＦＧポ
リマー層１４を覆わなくなるまで、当業界では周知の反
応性イオンエッチング（ＲＩＥ）のような異方性エッチ
ング処理が続いてなされる。結果的に生じる構成体は図
４８に示される。
【００５７】次の段階は酸化処理であり、それは、図４
９に示されるように、ポリシリコン層１４上方の酸化物
層３８及びポリシリコンブロック上方の他の酸化物層４
０を形成するために、露出されたポリシリコン表面（即
ち、第２溝３５の内部ポリシリコン層１４及びポリシリ
コンブロック３２及び３２Ａ）を酸化する。この酸化段
階は、レンズ形状に形成され、ポリシリコン層１４に隣
接しかつその上方に配置される絶縁層を形成するために
側端がＦＧ酸化物側壁２８と結合する酸化物層３８と、
第２溝３５内部に位置するポリシリコン層１４の各側端
で上方に突出する鋭い縁４２の形成とに帰着する。層２
８・３８によって形成される絶縁層の鋭い縁４２及び厚
さは、それを通過する電荷のファウラーノルドハイムト
ンネリングを可能にする。図示されていないが、酸化物
層３８の形成前に任意選択的ポリマーエッチング処理が
なされ得る。この選択的カストマイズされたポリマーエ
ッチング処理は、ポリマー層１４の頂面の一部分は食刻
除去するが、ポリマーブロック３２の次の領域の当該頂
面のテーパー（先細り）形状は残し、それは鋭い縁４２
の形成開始を助長する。
９に示されるように、ポリシリコン層１４上方の酸化物
層３８及びポリシリコンブロック上方の他の酸化物層４
０を形成するために、露出されたポリシリコン表面（即
ち、第２溝３５の内部ポリシリコン層１４及びポリシリ
コンブロック３２及び３２Ａ）を酸化する。この酸化段
階は、レンズ形状に形成され、ポリシリコン層１４に隣
接しかつその上方に配置される絶縁層を形成するために
側端がＦＧ酸化物側壁２８と結合する酸化物層３８と、
第２溝３５内部に位置するポリシリコン層１４の各側端
で上方に突出する鋭い縁４２の形成とに帰着する。層２
８・３８によって形成される絶縁層の鋭い縁４２及び厚
さは、それを通過する電荷のファウラーノルドハイムト
ンネリングを可能にする。図示されていないが、酸化物
層３８の形成前に任意選択的ポリマーエッチング処理が
なされ得る。この選択的カストマイズされたポリマーエ
ッチング処理は、ポリマー層１４の頂面の一部分は食刻
除去するが、ポリマーブロック３２の次の領域の当該頂
面のテーパー（先細り）形状は残し、それは鋭い縁４２
の形成開始を助長する。
【００５８】その後ニトリドスぺーサ３６は、望ましく
は湿式エッチング処理（又は他の異方性エッチング処
理）を用いて剥離される。その後、図５０に示すよう
に、薄いＷＬポリシリコンスぺーサ４４が加えられる。
薄いＷＬポリシリコンスぺーサ４４は、先ずポリシリコ
ンの薄い層を堆積し、それに続く薄いＷＬポリシリコン
スぺーサ４４を除く薄いポリシリコン層の全てを除去す
る異方性エッチング処理（例えば、ＲＩＥ）によって形
成される。ポリマーブロック３２及び薄いＷＬポリマー
スぺーサ４４の半分は、対応する鋭い縁４２に面する制
御ゲート（以下に述べる）を形成するが、ＦＧ酸化物側
壁２８及び酸化物層３８によって形成される絶縁層によ
ってそれから絶縁される。酸化物堆積のような絶縁堆積
段階がそこで行われ、それは酸化物のブロック９０及び
構成体上方の厚い酸化物層９１で第２溝３５を満たす。
結果的に生じる構成体は図５０に示される。
は湿式エッチング処理（又は他の異方性エッチング処
理）を用いて剥離される。その後、図５０に示すよう
に、薄いＷＬポリシリコンスぺーサ４４が加えられる。
薄いＷＬポリシリコンスぺーサ４４は、先ずポリシリコ
ンの薄い層を堆積し、それに続く薄いＷＬポリシリコン
スぺーサ４４を除く薄いポリシリコン層の全てを除去す
る異方性エッチング処理（例えば、ＲＩＥ）によって形
成される。ポリマーブロック３２及び薄いＷＬポリマー
スぺーサ４４の半分は、対応する鋭い縁４２に面する制
御ゲート（以下に述べる）を形成するが、ＦＧ酸化物側
壁２８及び酸化物層３８によって形成される絶縁層によ
ってそれから絶縁される。酸化物堆積のような絶縁堆積
段階がそこで行われ、それは酸化物のブロック９０及び
構成体上方の厚い酸化物層９１で第２溝３５を満たす。
結果的に生じる構成体は図５０に示される。
【００５９】第２溝３５（酸化物層９１）外部に堆積さ
れた過剰の酸化物は、望ましくはＣＭＰ逆エッチング処
理で酸化物層２６ａ及び酸化物層４０の大部分に沿って
食刻除去され、ニトリド層２４ａ及び酸化物層４０（図
５１）と同一平面をなす酸化物ブロック９０の頂部を残
すようにされる。ポリマーブロック３２上の酸化物層４
０及び酸化物ブロック９０の頂部を除去するために酸化
物逆エッチング段階がそこで用いられる。結果的に生じ
る構成体は図５２に示される。
れた過剰の酸化物は、望ましくはＣＭＰ逆エッチング処
理で酸化物層２６ａ及び酸化物層４０の大部分に沿って
食刻除去され、ニトリド層２４ａ及び酸化物層４０（図
５１）と同一平面をなす酸化物ブロック９０の頂部を残
すようにされる。ポリマーブロック３２上の酸化物層４
０及び酸化物ブロック９０の頂部を除去するために酸化
物逆エッチング段階がそこで用いられる。結果的に生じ
る構成体は図５２に示される。
【００６０】ポリシリコン フォトレジスト エッチン
グマスクＰＲが構成体上方に設けられ、図５３に示すよ
うに、各メモリセル対につき中央ポリマーブロック３２
Ａ及び中央ポリマーブロック３２Ａに密接するポリマー
スぺーサ４４のみを露出のまま残るようにされる。次い
で、中央ポリマーブロック３２Ａ及び隣接するポリマー
スぺーサ４４を除去するためにポリマーエッチング処理
が用いられ、絶縁層１２まで下方に延びる溝９２を形成
する。そこで適切なイオン注入が構成体の全面に渡って
なされる。イオンが溝９２の第１二酸化珪素層１２へ進
入するのに十分なエネルギを有するところでは、そこで
イオンは基板１０内に第１区域５０（即ち、第２ターミ
ナル）を形成する。他のすべての区域では、イオンはエ
ッチングマスク又は酸化物層によって吸収され、そこで
はイオンは何らの影響も与えない。結果的に生じる構成
体は図５３に示される。
グマスクＰＲが構成体上方に設けられ、図５３に示すよ
うに、各メモリセル対につき中央ポリマーブロック３２
Ａ及び中央ポリマーブロック３２Ａに密接するポリマー
スぺーサ４４のみを露出のまま残るようにされる。次い
で、中央ポリマーブロック３２Ａ及び隣接するポリマー
スぺーサ４４を除去するためにポリマーエッチング処理
が用いられ、絶縁層１２まで下方に延びる溝９２を形成
する。そこで適切なイオン注入が構成体の全面に渡って
なされる。イオンが溝９２の第１二酸化珪素層１２へ進
入するのに十分なエネルギを有するところでは、そこで
イオンは基板１０内に第１区域５０（即ち、第２ターミ
ナル）を形成する。他のすべての区域では、イオンはエ
ッチングマスク又は酸化物層によって吸収され、そこで
はイオンは何らの影響も与えない。結果的に生じる構成
体は図５３に示される。
【００６１】次にエッチングマスクは剥離され、溝９２
の側壁に絶縁スぺーサ９４が形成される。望ましくは絶
縁スぺーサ９４は、構成体上方に酸化物の薄い層を堆積
し、基板を露出するために溝９２の底部で酸化物層１２
のみならず、スぺーサ９４、即ち、酸化物ブロック９０
の頂部を除いて堆積された酸化物層を除去するために異
方性酸化物エッチングを行うことによって形成される。
次いで、ポリシリコン堆積段階がなされ、それは酸化物
層９０の頂部上方及びポリマーブロック３２上方を延び
るポリシリコンのブロック９６で溝９２を満たす。ポリ
シリコンは、イン・シツウ方法又は従来の注入のいずれか
により適切にドープされる。溝９２外部に堆積された過
剰のポリシリコンは、望ましくはＣＭＰ逆エッチング処
理で食刻除去され、ニトリド層２４ａの頂面と同一平面
をなすポリシリコンブロック９６及び３２の頂部を残
す。結果的に生じる構成体は図５４に示される。その後
ポリマーブロック３２及び９６の頂部及びポリマースぺ
ーサ４４を除去するためにポリマー逆エッチング処理が
なされる。酸化物ブロック９０及び酸化物スぺーサ９４
は、図５５に示されるように、ポリマーブロック３２・
９６及びポリマースぺーサ４４の頂面の十分上方に延び
るように残される。
の側壁に絶縁スぺーサ９４が形成される。望ましくは絶
縁スぺーサ９４は、構成体上方に酸化物の薄い層を堆積
し、基板を露出するために溝９２の底部で酸化物層１２
のみならず、スぺーサ９４、即ち、酸化物ブロック９０
の頂部を除いて堆積された酸化物層を除去するために異
方性酸化物エッチングを行うことによって形成される。
次いで、ポリシリコン堆積段階がなされ、それは酸化物
層９０の頂部上方及びポリマーブロック３２上方を延び
るポリシリコンのブロック９６で溝９２を満たす。ポリ
シリコンは、イン・シツウ方法又は従来の注入のいずれか
により適切にドープされる。溝９２外部に堆積された過
剰のポリシリコンは、望ましくはＣＭＰ逆エッチング処
理で食刻除去され、ニトリド層２４ａの頂面と同一平面
をなすポリシリコンブロック９６及び３２の頂部を残
す。結果的に生じる構成体は図５４に示される。その後
ポリマーブロック３２及び９６の頂部及びポリマースぺ
ーサ４４を除去するためにポリマー逆エッチング処理が
なされる。酸化物ブロック９０及び酸化物スぺーサ９４
は、図５５に示されるように、ポリマーブロック３２・
９６及びポリマースぺーサ４４の頂面の十分上方に延び
るように残される。
【００６２】その後金属化されたポリシリコン（ポリサ
イド）１００の層が、タングステン、コバルト、チタ
ン、ニッケル、プラチナ又はモリブデンのような金属を
構成体上方に堆積することによって、ポリマーブロック
３２の頂部分に形成される。構成体が焼鈍され、列方向
の電導を促進するポリサイド区域１００を形成するため
に、ホットメタルが流出してポリマーブロック３２・９
６の露出された頂部分内へしみ出すことを可能にする。
残りの構成体上に堆積された金属は金属エッチング処理
により除去される。その後ニトリド１０２のニッケル層
が、図５６に示すように、構成体をおおって堆積され
る。酸化物層２２ａの頂部からニトリド層２４ａ及び１
０２を除去し、ニトリド層１０２の残りの頂面を酸化物
層２２ａのそれと適合させるようにするためにＣＭＰの
ようなニトリド逆エッチング処理がなされる。結果的に
生じる構成体は図５７に示される。
イド）１００の層が、タングステン、コバルト、チタ
ン、ニッケル、プラチナ又はモリブデンのような金属を
構成体上方に堆積することによって、ポリマーブロック
３２の頂部分に形成される。構成体が焼鈍され、列方向
の電導を促進するポリサイド区域１００を形成するため
に、ホットメタルが流出してポリマーブロック３２・９
６の露出された頂部分内へしみ出すことを可能にする。
残りの構成体上に堆積された金属は金属エッチング処理
により除去される。その後ニトリド１０２のニッケル層
が、図５６に示すように、構成体をおおって堆積され
る。酸化物層２２ａの頂部からニトリド層２４ａ及び１
０２を除去し、ニトリド層１０２の残りの頂面を酸化物
層２２ａのそれと適合させるようにするためにＣＭＰの
ようなニトリド逆エッチング処理がなされる。結果的に
生じる構成体は図５７に示される。
【００６３】エッチング止めとして作用するポリシリコ
ン層１４（ポリマーブロック３２の外部）を露出するよ
うに、ミラーセルセットのいずれかの側から酸化物層２
２ａの残っている露出された部分を除去するために異方
性酸化物エッチング処理が用いられる。ポリマーブロッ
ク３２対外部のポリシリコン層１４の残っている露出さ
れた部分を除去するためにポリマーエッチング処理が続
いて行われる。その後ポリマーブロック３２対外部の酸
化物層１２の残っている露出された部分を除去するため
に任意選択的に酸化物エッチング処理が用いられる。結
果的に生じる構成体は図５８に示される。
ン層１４（ポリマーブロック３２の外部）を露出するよ
うに、ミラーセルセットのいずれかの側から酸化物層２
２ａの残っている露出された部分を除去するために異方
性酸化物エッチング処理が用いられる。ポリマーブロッ
ク３２対外部のポリシリコン層１４の残っている露出さ
れた部分を除去するためにポリマーエッチング処理が続
いて行われる。その後ポリマーブロック３２対外部の酸
化物層１２の残っている露出された部分を除去するため
に任意選択的に酸化物エッチング処理が用いられる。結
果的に生じる構成体は図５８に示される。
【００６４】メモリセルを完成させるために、ポリマー
ブロック３２を被覆・包囲するように熱的酸化又はＣＶ
Ｄにより酸化物層１０４の層を先ず形成することによっ
て、ポリマーブロック３２の次にニトリド側壁スぺーサ
５８が形成される。そこでニトリド層が構成体上方に堆
積され、スぺーサ５８を除くすべてのニトリドを除去す
るために異方性ニトリドエッチングが行われる。薄い酸
化物層１０４のあらゆる露出された部分を除去するため
に薄い酸化物エッチングが行われる。結果的に生じる構
成体は図５９に示される。
ブロック３２を被覆・包囲するように熱的酸化又はＣＶ
Ｄにより酸化物層１０４の層を先ず形成することによっ
て、ポリマーブロック３２の次にニトリド側壁スぺーサ
５８が形成される。そこでニトリド層が構成体上方に堆
積され、スぺーサ５８を除くすべてのニトリドを除去す
るために異方性ニトリドエッチングが行われる。薄い酸
化物層１０４のあらゆる露出された部分を除去するため
に薄い酸化物エッチングが行われる。結果的に生じる構
成体は図５９に示される。
【００６５】第１区域５０が形成されたのと同一方法で
基板に第２区域６０（即ち、第１ターミナル）を形成す
るためにイオン注入（例えば、Ｎ＋）がそこで用いられ
る。その後金属化されたシリコン（サリサイド）６２の
層が、構成体の上方に金属を堆積することによって側壁
スぺーサ５８の次に基板１０の頂部に形成される。構成
体は焼鈍され、ホットメタルが流出し、サリサイド区域
６２を形成するように基板１０の露出された頂部内にし
み出すことを可能にする。残りの構成体上に堆積された
金属はメタルエッチング処理によって除去される。基板
上のサリサイド区域６２は、スぺーサ５８によって第２
区域６０に自己調整される。結果的に生じる構成体は図
６０に示される。
基板に第２区域６０（即ち、第１ターミナル）を形成す
るためにイオン注入（例えば、Ｎ＋）がそこで用いられ
る。その後金属化されたシリコン（サリサイド）６２の
層が、構成体の上方に金属を堆積することによって側壁
スぺーサ５８の次に基板１０の頂部に形成される。構成
体は焼鈍され、ホットメタルが流出し、サリサイド区域
６２を形成するように基板１０の露出された頂部内にし
み出すことを可能にする。残りの構成体上に堆積された
金属はメタルエッチング処理によって除去される。基板
上のサリサイド区域６２は、スぺーサ５８によって第２
区域６０に自己調整される。結果的に生じる構成体は図
６０に示される。
【００６６】全構成体をおおうためにPBSG６７のような
不動態化が用いられる。サリサイド区域６２をおおうエ
ッチング領域を限定するためにマスキング段階が行なわ
れる。対にされたメモリセルの隣接セット間に形成され
るサリサイド領域６２上方に理想的に中央に置くと共に
同領域より広い接触開口を作るために、マスクされた領
域内でPBSG６７が選択的にエッチングされる。ニトリド
層１０２は、このエッチング処理からポリマーブロック
３２及びポリサイド層１００を保護するのに役立つ。接
触開口はそこで金属堆積及び平坦化逆エッチングによっ
て導体金属６３で満たされ、それによってニトリドスペ
ーサ５８（即ち、自己調整された接触機構、SAC）によ
りサリサイド領域６２に自己調整される接触導体６３を
形成するために、対にされた隣接メモリセルセットのニ
トリドスペーサ５８間の全領域が堆積された金属で満た
される。サリサイド領域６２は各導体６３及び第２領域
６０間の電導を促進する。メモリセル行内のすべての導
体６３を共に結合するためにビットライン６４がBPSG６
７をおおう金属マスキングによって加えられる。最終的
メモリセル構成体は図６１に示される。
不動態化が用いられる。サリサイド区域６２をおおうエ
ッチング領域を限定するためにマスキング段階が行なわ
れる。対にされたメモリセルの隣接セット間に形成され
るサリサイド領域６２上方に理想的に中央に置くと共に
同領域より広い接触開口を作るために、マスクされた領
域内でPBSG６７が選択的にエッチングされる。ニトリド
層１０２は、このエッチング処理からポリマーブロック
３２及びポリサイド層１００を保護するのに役立つ。接
触開口はそこで金属堆積及び平坦化逆エッチングによっ
て導体金属６３で満たされ、それによってニトリドスペ
ーサ５８（即ち、自己調整された接触機構、SAC）によ
りサリサイド領域６２に自己調整される接触導体６３を
形成するために、対にされた隣接メモリセルセットのニ
トリドスペーサ５８間の全領域が堆積された金属で満た
される。サリサイド領域６２は各導体６３及び第２領域
６０間の電導を促進する。メモリセル行内のすべての導
体６３を共に結合するためにビットライン６４がBPSG６
７をおおう金属マスキングによって加えられる。最終的
メモリセル構成体は図６１に示される。
【００６７】自己調整された接触機構（SAC）は、対に
されたメモリセルの隣接セット間の最少空間要件に関す
る重要な抑制を除去する。特に、図６１はサリサイド領
域６２をおおって完全に中央に置く接触領域（従って、
導体６３）を例示するが、現実にはサリサイド領域６２
に関して何らかの望ましくない水平偏移なしに接触開口
を形成することは非常に困難である。もし、接触領域
（接点）６３でスペーサ５８間の空間を満たすのを妨げ
るのに十分なほど水平偏移が大きくなるならば、不完全
な接触が起こり得る。図１７に例示される実施形態で用
いられるもののような非自己調整接触機構では、BPSG形
成前に構成体をおおうニトリドの保護層がなく、もし接
点６３がポリサイド層６５及びポリマーブロック３２を
超えて変移しかつ形成されるならば、電気的ショートが
起こり得る。非自己調整接触機構の電気的ショートを防
止するためには、接触領域における可能な最大偏移でさ
えも開口がニトリドスペーサ５８まで又はそれを超えて
延びないように、接触開口はニトリドスペーサから十分
離れて形成される。勿論これは、対にされたミラーセル
の隣接セット間に十分な許容距離を与えるためには、図
１７に示す実施形態に対してスペーサ５８間の最少距離
につき制限を与えるものである。
されたメモリセルの隣接セット間の最少空間要件に関す
る重要な抑制を除去する。特に、図６１はサリサイド領
域６２をおおって完全に中央に置く接触領域（従って、
導体６３）を例示するが、現実にはサリサイド領域６２
に関して何らかの望ましくない水平偏移なしに接触開口
を形成することは非常に困難である。もし、接触領域
（接点）６３でスペーサ５８間の空間を満たすのを妨げ
るのに十分なほど水平偏移が大きくなるならば、不完全
な接触が起こり得る。図１７に例示される実施形態で用
いられるもののような非自己調整接触機構では、BPSG形
成前に構成体をおおうニトリドの保護層がなく、もし接
点６３がポリサイド層６５及びポリマーブロック３２を
超えて変移しかつ形成されるならば、電気的ショートが
起こり得る。非自己調整接触機構の電気的ショートを防
止するためには、接触領域における可能な最大偏移でさ
えも開口がニトリドスペーサ５８まで又はそれを超えて
延びないように、接触開口はニトリドスペーサから十分
離れて形成される。勿論これは、対にされたミラーセル
の隣接セット間に十分な許容距離を与えるためには、図
１７に示す実施形態に対してスペーサ５８間の最少距離
につき制限を与えるものである。
【００６８】図６１の実施形態で用いられるSACは、BPS
Gの下に材料（ニトリド層１０２）の保護層を用いるこ
とによってこの制限を排除するものである。この保護層
を用いることで、たとえ形成中に接触開口の著しい（有
意の）水平偏移があるとしても、接触開口とサリサイド
区域６２との重複があることを保証するために十分な幅
でBPSG2接触開口が形成される。ニトリド層１０２は、
接点６３部分間に何らのショートがなく、それらがポリ
マーブロック３２又はポリサイド層１００上方に形成さ
れることを可能にする。広い接触開口は、接点６３がス
ペーサ５８間の非常に狭い空間を完全に満たしてサリサ
イド区域６２との良好な電気的接触を与えることを保証
する。従って、スペーサ５８間の接触領域の幅が最小化
され、総合的セル寸法の縮小を可能にする。SCAは本出
願に例示されたあらゆる方法で用いられ得ることに注目
すべきである。
Gの下に材料（ニトリド層１０２）の保護層を用いるこ
とによってこの制限を排除するものである。この保護層
を用いることで、たとえ形成中に接触開口の著しい（有
意の）水平偏移があるとしても、接触開口とサリサイド
区域６２との重複があることを保証するために十分な幅
でBPSG2接触開口が形成される。ニトリド層１０２は、
接点６３部分間に何らのショートがなく、それらがポリ
マーブロック３２又はポリサイド層１００上方に形成さ
れることを可能にする。広い接触開口は、接点６３がス
ペーサ５８間の非常に狭い空間を完全に満たしてサリサ
イド区域６２との良好な電気的接触を与えることを保証
する。従って、スペーサ５８間の接触領域の幅が最小化
され、総合的セル寸法の縮小を可能にする。SCAは本出
願に例示されたあらゆる方法で用いられ得ることに注目
すべきである。
【００６９】図６１に示すように、第１及び第２区域５
０・６０は各セルにつきソース及びドレーンを形成する
（当業者にとってソース及びドレーンが作動中切替えら
れ得ることは公知である）。各セルにつきチャンネル区
域６６は、ソース及びドレーン５０・６０の中間にある
基板部分である。ポリマーブロック３２及びポリマース
ペーサ４４は、制御ゲートを構成し、ポリマー層１４は
浮動ゲートを構成する。制御ゲート３２・４４は第２区
域６０の端に調整される一側面を有し、チャンネル区域
６６の一部をおおって配置される。ノッチ６８が制御ゲ
ートの隅に形成され、それは浮動ゲート１４（浮動ゲー
ト１４の鋭い縁４２はノッチの68内へ延びる）おおって
部分的に延びる。浮動ゲート１４は、チャンネル区域６
６の一部をおおい、その一端で制御ゲート３２・４４と
部分的に重複し、その他端で第１区域と部分的に重複す
る。図６１に示されるように、本発明の処理は互いに反
映するメモリセルの対を形成する。反映されるメモリセ
ルの各対は、酸化物層１０４及びニトリドスぺーサ５８
によって反映されるメモリセルの隣接対から絶縁され
る。
０・６０は各セルにつきソース及びドレーンを形成する
（当業者にとってソース及びドレーンが作動中切替えら
れ得ることは公知である）。各セルにつきチャンネル区
域６６は、ソース及びドレーン５０・６０の中間にある
基板部分である。ポリマーブロック３２及びポリマース
ペーサ４４は、制御ゲートを構成し、ポリマー層１４は
浮動ゲートを構成する。制御ゲート３２・４４は第２区
域６０の端に調整される一側面を有し、チャンネル区域
６６の一部をおおって配置される。ノッチ６８が制御ゲ
ートの隅に形成され、それは浮動ゲート１４（浮動ゲー
ト１４の鋭い縁４２はノッチの68内へ延びる）おおって
部分的に延びる。浮動ゲート１４は、チャンネル区域６
６の一部をおおい、その一端で制御ゲート３２・４４と
部分的に重複し、その他端で第１区域と部分的に重複す
る。図６１に示されるように、本発明の処理は互いに反
映するメモリセルの対を形成する。反映されるメモリセ
ルの各対は、酸化物層１０４及びニトリドスぺーサ５８
によって反映されるメモリセルの隣接対から絶縁され
る。
【００７０】この実施形態は、浮動ゲート長はなおフォ
トリトグラフ段階によって限定されるが、同時にエッチ
ングマスクによって保護されるものはマスク開口に露出
されている浮動ゲートポリマーではなくて浮動ゲートポ
リマーである点で独特である。ＷＬマスクは、ワードラ
イン、浮動ゲート及びソース寸法を同時に限定する。さ
らに、本実施形態は導体６３を適切なサリサイド区域６
２（それは第２区域６０に自己調整される）に対して調
整する自己調整される接触機構を利用する。従って、メ
モリセルのすべての決定的構成要素、即ち、浮動ゲー
ト、第１ソース区域、ワードライン（制御ゲート）及び
接触導体は全て共に自己調整される。また、本実施形態
は、本明細書に記載されたすべての実施形態と同様にさ
らに制御ゲートを形成する。即ち、制御ゲートは浮動ゲ
ートの方に面する平面側壁部分を有する。制御ゲート側
壁は、制御ゲートの連続的な一体化された拡張部分を形
成するためにポリマースぺーサ４４をそれに取付ける平
面状表面部分を与え、制御ゲートは全体として浮動ゲー
トに隣接すると共にそれを部分的におおうようにされ
る。さらに本実施形態は、第２区域６０の方に面する平
面側壁部分を有する制御ゲートを形成し、絶縁側壁スぺ
ーサ５８の形成及び取付けを容易にする。
トリトグラフ段階によって限定されるが、同時にエッチ
ングマスクによって保護されるものはマスク開口に露出
されている浮動ゲートポリマーではなくて浮動ゲートポ
リマーである点で独特である。ＷＬマスクは、ワードラ
イン、浮動ゲート及びソース寸法を同時に限定する。さ
らに、本実施形態は導体６３を適切なサリサイド区域６
２（それは第２区域６０に自己調整される）に対して調
整する自己調整される接触機構を利用する。従って、メ
モリセルのすべての決定的構成要素、即ち、浮動ゲー
ト、第１ソース区域、ワードライン（制御ゲート）及び
接触導体は全て共に自己調整される。また、本実施形態
は、本明細書に記載されたすべての実施形態と同様にさ
らに制御ゲートを形成する。即ち、制御ゲートは浮動ゲ
ートの方に面する平面側壁部分を有する。制御ゲート側
壁は、制御ゲートの連続的な一体化された拡張部分を形
成するためにポリマースぺーサ４４をそれに取付ける平
面状表面部分を与え、制御ゲートは全体として浮動ゲー
トに隣接すると共にそれを部分的におおうようにされ
る。さらに本実施形態は、第２区域６０の方に面する平
面側壁部分を有する制御ゲートを形成し、絶縁側壁スぺ
ーサ５８の形成及び取付けを容易にする。
【００７１】本発明は上記及び本明細書に例示された実
施形態には限定されず、添付された請求の範囲内に入る
あらゆる変形を含むものであることを理解すべきであ
る。例えば、上記方法は、メモリセルを形成するのに用
いられる電導材料として適切にドープされたポリシリコ
ンを用いることを記載しているが、当業者にとって適切
なあらゆる電導材料が用いられ得ることは明らかであ
る。さらに、二酸化珪素又は窒化珪素 （ニトリド）に
代えて適切な絶縁体が用いられ得る。また、エッチング
特性が二酸化珪素（又は任意の絶縁体）及びポリシリコ
ン（又は任意の導体）とは異なる適切な任意の材料がシ
リコンニトリドの代わりに用いられ得る。さらに、請求
の範囲から明らか通り、すべての方法段階は例示又は請
求された正確な順序で行う必要はなく、むしろ本発明の
メモリセルの適切な形成が可能なあらゆる順序で行い得
る。例えば、第１溝３０及びポリマーブロック３２は、
その側壁が後で食刻除去され、全てがポリマーブロック
３２に隣接してポリマー層１４が形成される前になるよ
うに形成され得る。最後に、所望のメモリセル構成体を
形成するために上記実施形態の各種の面が組み合わされ
得る。
施形態には限定されず、添付された請求の範囲内に入る
あらゆる変形を含むものであることを理解すべきであ
る。例えば、上記方法は、メモリセルを形成するのに用
いられる電導材料として適切にドープされたポリシリコ
ンを用いることを記載しているが、当業者にとって適切
なあらゆる電導材料が用いられ得ることは明らかであ
る。さらに、二酸化珪素又は窒化珪素 （ニトリド）に
代えて適切な絶縁体が用いられ得る。また、エッチング
特性が二酸化珪素（又は任意の絶縁体）及びポリシリコ
ン（又は任意の導体）とは異なる適切な任意の材料がシ
リコンニトリドの代わりに用いられ得る。さらに、請求
の範囲から明らか通り、すべての方法段階は例示又は請
求された正確な順序で行う必要はなく、むしろ本発明の
メモリセルの適切な形成が可能なあらゆる順序で行い得
る。例えば、第１溝３０及びポリマーブロック３２は、
その側壁が後で食刻除去され、全てがポリマーブロック
３２に隣接してポリマー層１４が形成される前になるよ
うに形成され得る。最後に、所望のメモリセル構成体を
形成するために上記実施形態の各種の面が組み合わされ
得る。
【図１】絶縁区域を形成するために本発明の方法の第１
段階で用いられる半導体回路基板の上面図である。
段階で用いられる半導体回路基板の上面図である。
【図２】図１のライン１−１に沿ってとられた断面図で
ある。
ある。
【図３】図２の構造体の次段階処理で用いられる上面図
であり、そこでは絶縁区域が形成される。
であり、そこでは絶縁区域が形成される。
【図４】図３のライン１−１に沿ってとられた断面図で
あり、同構造体に形成される絶縁ストライプを示す。
あり、同構造体に形成される絶縁ストライプを示す。
【図５】図３のライン１−１に沿ってとられた２つの型
の絶縁区域、即ち、LOCOS又は浅い溝を示す断面図であ
り、それらは半導体基盤上に形成され得る。
の絶縁区域、即ち、LOCOS又は浅い溝を示す断面図であ
り、それらは半導体基盤上に形成され得る。
【図６】図３のライン２−２に沿ってとられた断面図で
あり、分割ゲート型浮動メモリセルの不揮発性メモリア
レイの形成における図３の構成体の次段階処理を次々と
示す。
あり、分割ゲート型浮動メモリセルの不揮発性メモリア
レイの形成における図３の構成体の次段階処理を次々と
示す。
【図７】図３のライン２−２に沿ってとられた断面図で
あり、分割ゲート型浮動メモリセルの不揮発性メモリア
レイの形成における図３の構成体の次段階処理を次々と
示す。
あり、分割ゲート型浮動メモリセルの不揮発性メモリア
レイの形成における図３の構成体の次段階処理を次々と
示す。
【図８】図３のライン２−２に沿ってとられた断面図で
あり、分割ゲート型浮動メモリセルの不揮発性メモリア
レイの形成における図３の構成体の次段階処理を次々と
示す。
あり、分割ゲート型浮動メモリセルの不揮発性メモリア
レイの形成における図３の構成体の次段階処理を次々と
示す。
【図９】図３のライン２−２に沿ってとられた断面図で
あり、分割ゲート型浮動メモリセルの不揮発性メモリア
レイの形成における図３の構成体の次段階処理を次々と
示す。
あり、分割ゲート型浮動メモリセルの不揮発性メモリア
レイの形成における図３の構成体の次段階処理を次々と
示す。
【図１０】図３のライン２−２に沿ってとられた断面図
であり、分割ゲート型浮動メモリセルの不揮発性メモリ
アレイの形成における図３の構成体の次段階処理を次々
と示す。
であり、分割ゲート型浮動メモリセルの不揮発性メモリ
アレイの形成における図３の構成体の次段階処理を次々
と示す。
【図１１】図３のライン２−２に沿ってとられた断面図
であり、分割ゲート型浮動メモリセルの不揮発性メモリ
アレイの形成における図３の構成体の次段階処理を次々
と示す。
であり、分割ゲート型浮動メモリセルの不揮発性メモリ
アレイの形成における図３の構成体の次段階処理を次々
と示す。
【図１２】図３のライン２−２に沿ってとられた断面図
であり、分割ゲート型浮動メモリセルの不揮発性メモリ
アレイの形成における図３の構成体の次段階処理を次々
と示す。
であり、分割ゲート型浮動メモリセルの不揮発性メモリ
アレイの形成における図３の構成体の次段階処理を次々
と示す。
【図１３】図３のライン２−２に沿ってとられた断面図
であり、分割ゲート型浮動メモリセルの不揮発性メモリ
アレイの形成における図３の構成体の次段階処理を次々
と示す。
であり、分割ゲート型浮動メモリセルの不揮発性メモリ
アレイの形成における図３の構成体の次段階処理を次々
と示す。
【図１４】図３のライン２−２に沿ってとられた断面図
であり、分割ゲート型浮動メモリセルの不揮発性メモリ
アレイの形成における図３の構成体の次段階処理を次々
と示す。
であり、分割ゲート型浮動メモリセルの不揮発性メモリ
アレイの形成における図３の構成体の次段階処理を次々
と示す。
【図１５】図３のライン２−２に沿ってとられた断面図
であり、分割ゲート型浮動メモリセルの不揮発性メモリ
アレイの形成における図３の構成体の次段階処理を次々
と示す。
であり、分割ゲート型浮動メモリセルの不揮発性メモリ
アレイの形成における図３の構成体の次段階処理を次々
と示す。
【図１６】図３のライン２−２に沿ってとられた断面図
であり、分割ゲート型浮動メモリセルの不揮発性メモリ
アレイの形成における図３の構成体の次段階処理を次々
と示す。
であり、分割ゲート型浮動メモリセルの不揮発性メモリ
アレイの形成における図３の構成体の次段階処理を次々
と示す。
【図１７】図３のライン２−２に沿ってとられた断面図
であり、分割ゲート型浮動メモリセルの不揮発性メモリ
アレイの形成における図３の構成体の次段階処理を次々
と示す。
であり、分割ゲート型浮動メモリセルの不揮発性メモリ
アレイの形成における図３の構成体の次段階処理を次々
と示す。
【図１８】分割ゲート型浮動メモリセルの不揮発性メモ
リアレイの形成における能動区域のターミナルへの列ラ
イン及びビットラインの相互結合を示す上面図である。
リアレイの形成における能動区域のターミナルへの列ラ
イン及びビットラインの相互結合を示す上面図である。
【図１９】ライン２−２に沿ってとられた断面図であ
り、図７の構成体を形成するために図６の構成体の第１
代替処理段階を次々に示す。
り、図７の構成体を形成するために図６の構成体の第１
代替処理段階を次々に示す。
【図２０】ライン２−２に沿ってとられた断面図であ
り、図７の構成体を形成するために図６の構成体の第１
代替処理段階を次々に示す。
り、図７の構成体を形成するために図６の構成体の第１
代替処理段階を次々に示す。
【図２１】ライン２−２に沿ってとられた断面図であ
り、図７の構成体を形成するために図６の構成体の第１
代替処理段階を次々に示す。
り、図７の構成体を形成するために図６の構成体の第１
代替処理段階を次々に示す。
【図２２】ライン２−２に沿ってとられた断面図であ
り、図７の構成体を形成するために図６の構成体の第１
代替処理段階を次々に示す。
り、図７の構成体を形成するために図６の構成体の第１
代替処理段階を次々に示す。
【図２３】ライン２−２に沿ってとられた断面図であ
り、図１１の構成体を形成するために図６の構成体の第
２代替処理段階を次々に示す。
り、図１１の構成体を形成するために図６の構成体の第
２代替処理段階を次々に示す。
【図２４】ライン２−２に沿ってとられた断面図であ
り、図１１の構成体を形成するために図６の構成体の第
２代替処理段階を次々に示す。
り、図１１の構成体を形成するために図６の構成体の第
２代替処理段階を次々に示す。
【図２５】ライン２−２に沿ってとられた断面図であ
り、図１１の構成体を形成するために図６の構成体の第
２代替処理段階を次々に示す。
り、図１１の構成体を形成するために図６の構成体の第
２代替処理段階を次々に示す。
【図２６】ライン２−２に沿ってとられた断面図であ
り、図１１の構成体を形成するために図６の構成体の第
２代替処理段階を次々に示す。
り、図１１の構成体を形成するために図６の構成体の第
２代替処理段階を次々に示す。
【図２７】ライン２−２に沿ってとられた断面図であ
り、図１１の構成体を形成するために図６の構成体の第
２代替処理段階を次々に示す。
り、図１１の構成体を形成するために図６の構成体の第
２代替処理段階を次々に示す。
【図２８】ライン２−２に沿ってとられた断面図であ
り、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸
化物スぺーサを形成するために図１１の構成体の第３代
替処理段階を次々に示す。
り、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸
化物スぺーサを形成するために図１１の構成体の第３代
替処理段階を次々に示す。
【図２９】ライン２−２に沿ってとられた断面図であ
り、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸
化物スぺーサを形成するために図１１の構成体の第３代
替処理段階を次々に示す。
り、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸
化物スぺーサを形成するために図１１の構成体の第３代
替処理段階を次々に示す。
【図３０】ライン２−２に沿ってとられた断面図であ
り、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸
化物スぺーサを形成するために図１１の構成体の第３代
替処理段階を次々に示す。
り、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸
化物スぺーサを形成するために図１１の構成体の第３代
替処理段階を次々に示す。
【図３１】ライン２−２に沿ってとられた断面図であ
り、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸
化物スぺーサを形成するために図１１の構成体の第３代
替処理段階を次々に示す。
り、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸
化物スぺーサを形成するために図１１の構成体の第３代
替処理段階を次々に示す。
【図３２】ライン２−２に沿ってとられた断面図であ
り、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸
化物スぺーサを形成するために図１１の構成体の第３代
替処理段階を次々に示す。
り、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸
化物スぺーサを形成するために図１１の構成体の第３代
替処理段階を次々に示す。
【図３３】ライン２−２に沿ってとられた断面図であ
り、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸
化物スぺーサを形成するために図１１の構成体の第３代
替処理段階を次々に示す。
り、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸
化物スぺーサを形成するために図１１の構成体の第３代
替処理段階を次々に示す。
【図３４】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図３５】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図３６】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図３７】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図３８】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図３９】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図４０】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図４１】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図４２】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図４３】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図４４】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図４５】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図４６】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図４７】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図４８】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図４９】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図５０】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図５１】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図５２】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図５３】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図５４】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図５５】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図５６】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図５７】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図５８】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図５９】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図６０】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６−８の構成体の第４代替処理段
階を次々に示す。
【図６１】ライン２−２に沿ってとられた断面図であ
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６の構成体の第５代替処理段階を
次々に示す。
り、分割ゲート型浮動メモリセルの不揮発性メモリアレ
イを形成するために図６の構成体の第５代替処理段階を
次々に示す。
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ０９／９１６６１９ (32)優先日 平成13年７月26日(2001．7．26) (33)優先権主張国 米国（ＵＳ） Ｆターム(参考） 5F083 EP03 EP26 EP43 EP53 EP62 ER03 ER07 GA15 JA32 JA35 JA53 KA14 MA04 MA06 MA20 NA01 PR03 5F101 BA04 BA14 BA15 BA24 BB04 BB10 BC02 BD02 BD37 BH14
Claims (26)
- 【請求項１】 第１電導率型の半導体材料の回路基板
と、 該基板に形成される、隔置された絶縁区域であって、実
質的に互いに平行に第１方向に延びる、隣接絶縁区域の
各対間に能動区域を有する絶縁区域とから成る電気的に
プログラムされ得ると共に消去可能な一連のメモリ装置
であって、 該能動区域の各々が第１方向に延びる複数のメモリセル
を含み、該メモリセルの各々が、 第２電導率型の回路基板で形成される、隔置された第１
及び第２ターミナルであって、その間の該基板に形成さ
れるチャンネル区域を有する第１及び第２ターミナル
と、 前記基板の上方に配置される第１絶縁層であって、前記
チャンネル区域上部を含む第１絶縁層と、 前記第１絶縁層の上方に配置される、前記チャンネル区
域の一部及び該第２ターミナルの一部分の上方に延びる
電導浮動ゲートと、 該浮動ゲートの上方に隣接して配置される第２絶縁層で
あって、それを通過する電荷のファウラーノルドハイム
のポテンシャル突き抜けを可能にする厚さを有する第２
絶縁層と、 第１及び第２部分を有する電導制御ゲートであって、該
第１部分が実質的に平坦な側壁部分を有すると共に該浮
動ゲートから絶縁されてそれに隣接して配置されかつ該
第２部分が該実質的に平坦な側壁部分に連結されると共
に該浮動ゲートから絶縁されてその上方に配置される、
実質的にスペーサである電導制御ゲートとを含む、プロ
グラム・消去可能メモリ装置。 - 【請求項２】 該制御ゲートの各々が、実質的に該第１
方向に垂直な第２方向で隣接絶縁区域を横切って延びる
と共に隣接能動区域の制御ゲートと電気的に結合され
る、請求項１の装置。 - 【請求項３】 該制御ゲートの各々につき該第１部分の
形状が実質的に長方形である、請求項１の装置。 - 【請求項４】 該制御ゲートは、該第１部分及び第２部
分間の連結部分でノッチを形成する、請求項１の装置。 - 【請求項５】 半導体回路基板に一連の半導体メモリの
浮動ゲートメモリセルを形成する自己調整方法におい
て、各メモリセルが浮動ゲート、第１ターミナル及び第
２ターミナルであってその間にチャンネル区域を有する
第１ターミナル及び第２ターミナルと、制御ゲートとを
有する自己調整方法であって、 ａ） 実質的に互いに平行で第１方向に延びる該基板に
複数の隔置された絶縁区域を形成し、隣接絶縁区域の各
対間に能動区域を有し、該能動区域がそれぞれ該半導体
基板上の第Ｉ層の絶縁材料と、第１層の絶縁材上の第１
層の電導材料とを含むようにされ、 ｂ） 実質的に互いに平行でかつ実質的に該第１方向に
垂直な第２方向に延びる該能動区域及び分離区域を横切
って隔置される複数の第１溝を形成し、該第１溝の各々
が該能動区域の各々の該電導材料の第１層を露出するよ
うにされ、 ｃ） 電導材料の該第１層の上方でそれに隣接して配置
される該能動区域の各々に絶縁材料の第２層を形成し、 ｄ） 各々が実質的に平行な側壁部分を有する該第２電
導材料のブロックを形成するために該第１溝の各々を第
２電導材料で満たし、該能動区域の各々につき該ブロッ
クの各々が該絶縁材料の該第２層に隣接すると共に該基
板から絶縁されるようにされ、 ｅ） 該第２方向に沿った実質的に平坦な側壁部分の各
々に密接しかつそれに連続する電導材料の側壁スペーサ
を形成し、各能動区域につき各スペーサが絶縁材料の該
第２層及び絶縁材料の該第１層の上方に配置されるよう
にされ、 ｆ） 該基板に複数の第１ターミナルを形成し、該能動
区域の各々において該第１ターミナルの各々が該ブロッ
クの１つに隣接するようにされ、 ｇ） 該基板に複数の第２ターミナルを形成し、該能動
区域の各々において該第２ターミナルの各々が該第１タ
ーミナルから隔置されると共に電導材料の該第１層の下
方になるようにされることから成る浮動ゲートメモリセ
ル形成自己調整方法。 - 【請求項６】 絶縁材料の第２層形成が各能動区域の電
導材料の該第１層の頂部及び側部を酸化することを含
む、請求項５の方法。 - 【請求項７】 前記方法は、 ｈ） 実質的に互いに平行に第２方向に延びる該能動区
域及び絶縁区域を横切って複数の隔置された第２溝を形
成し、該第２溝の各々が選ばれた該ブロックの対間に形
成されると共に該第２ターミナルを露出するために電導
材料の該第１層及び絶縁材料の該第１層を通して延びる
ようにされ、 ｉ） 該第２溝側壁に沿って絶縁材料の第３層を形成
し、 ｊ） 絶縁材料の該第３層によって該第１電導層から絶
縁される電導材料で該第２溝の各々を満たすことをさら
に含む、請求項５の方法。 - 【請求項８】 絶縁材料の該第３層の形成は、該第２溝
に面する電導材料の該第１層の端部分を酸化することを
含む、請求項７の方法。 - 【請求項９】 絶縁材料の該第３層の形成は、該第２溝
の各々の側壁に沿って一対の絶縁材料の内部側壁スペー
サを形成することを含む、請求項７の方法。 - 【請求項１０】 絶縁材料の該第３層の形成が、該第２
溝に面する電導材料の該第１層の端部を酸化し、該第２
溝の各側壁に沿って絶縁材料の内部側壁スぺーサの対を
形成することを含む、請求項７の方法。 - 【請求項１１】 該ブロックの各々及びそれと連続して
形成される対応するスぺーサは、該ブロック及びスぺー
サ間の結合部にノッチを有する制御ゲートを形成する、
請求項５の方法。 - 【請求項１２】 第２電導材料の該ブロックの各々に金
属被覆された珪素の層を形成する、請求項５の方法。 - 【請求項１３】 該第１溝の形成は、 電導材料の該第１層上に少なくとも１つの材料層を形成
し、 該第１溝の頂部を形成するために該少なくとも１つの材
料層を通して選択的にエッチングし、 該第１溝の各側壁に一対の側壁スぺーサを形成し、 該第１溝の底部を形成するために電導材料の該第１層を
通して該第１溝の各々の該側壁スぺーサの各対間をエッ
チングし、 該第１溝の該底部が、該第１溝の該頂部分より小さい幅
を持つようにされることから成る、請求項５の方法。 - 【請求項１４】 絶縁材料の該第２層の少なくとも一部
が、該第１溝の全側壁に沿って一層の絶縁材料を形成す
ることによって形成される、請求項５の方法。 - 【請求項１５】 絶縁材料の該第２層の少なくとも一部
が、電導材料の該第１層の上面に一層の絶縁材料を形成
することによって形成される、請求項５の方法。 - 【請求項１６】 前記方法において、 該第１溝の形成は、該能動区域及び絶縁区域を横切る該
第１溝の選択された対間に中間溝を形成することを含
み、該中間溝が実質的に互いに平行でかつ該第２方向に
伸び、 該第１溝を満たすことは、該中間溝に該第２電導材料の
ブロックを形成するために該第２電導材料で該中間溝を
満たすことを含む、請求項５の方法。 - 【請求項１７】 第２電導材料の該ブロックの各々に一
層の金属被覆された珪素を形成することをさらに含む、
請求項１６の方法。 - 【請求項１８】 前記方法は、 ｈ） 実質的に互いに平行でかつ該第２方向に延びる該
能動区域及び絶縁区域を横切って隔置される複数の第２
溝を形成し、該中間溝の該第２電導材料を除去すると共
に該第２ターミナルを露出するために電導材料の該第１
層及び絶縁材料の該第１層を通して該中間溝を延ばすこ
とによって該第２溝が形成されるようにされ、 ｉ） 該第２溝の側壁に沿って絶縁材料の第３層を形成
し、 ｊ） 絶縁材料の該第３層によって該第１電導層から絶
縁される電導材料で該第２溝の各々を満たすことをさら
に含む、請求項１６の方法。 - 【請求項１９】 前記方法は、 電導材料の該ブロックの各側壁に沿って絶縁材料の第２
側壁スぺーサを形成し、 該第２側壁スぺーサの一つに密接する該第１ターミナル
の各々に金属被覆された珪素の層を形成し、金属被覆さ
れた珪素の該層の各々が該第２側壁スぺーサの該１つに
自己調整されるようにされることをさらに含む、請求項
５の方法。 - 【請求項２０】 前記方法は、第２電導材料の該ブロッ
クの各々に金属被覆された珪素の層を形成し、該第１溝
の側壁は、該第１溝の各々につき第２電導材料の該ブロ
ックの縁に対して該金属被覆された珪素の縁を調整する
ようにさせることをさらに含む、請求項５の方法。 - 【請求項２１】 前記方法は、金属被覆された珪素の該
層をおおって絶縁材料の第３層を形成し、該第１溝の側
壁は、第２電導材料の該ブロックの縁に対して絶縁材料
の該第３縁を調整するようにさせることをさらに含む、
請求項５の方法。 - 【請求項２２】 前記方法は、金属被覆された珪素の該
層の各々をおおうと共にそれに対して自己調整される該
第２側壁スぺーサを形成することをさらに含む、請求項
１９の方法。 - 【請求項２３】 該第２側壁スぺーサの各々の該形成
は、該第２側壁スぺーサ及び電導材料の該ブロックの該
側壁間に絶縁材料の層を形成することをさらに含む、請
求項１９の方法。 - 【請求項２４】 前記方法は、 電導材料の該ブロックの各々の側壁に沿って絶縁材料の
第２側壁スぺーサを形成し、該第２側壁スぺーサの対が
互いに隣接して隔置されるが、該第１ターミナルの１つ
が実質的にその間に来るようにされ、 該１つの第１ターミナルに対応する一対の該第２側壁ス
ぺーサ間で該第１ターミナルの各１つに金属被覆された
珪素層を形成し、金属被覆された珪素の該層が第２側壁
スぺーサの該相当する対によって該１つの第１ターミナ
ルに自己調整されるようにされ、 該能動区域をおおってパシべーション材料層を形成し、 該不動態化材料を通して接触開口を形成し、該接触開口
の各々につき該接触開口は、該金属被覆された珪素層１
つまで下方に延びかつそれを露出し、 該接触開口は、第２側壁スぺーサの該対応する対によっ
て境界づけられたより低い部分を有し、 該接触開口は、第２側壁スぺーサの該対応する対間の空
間より広い上方部分を有し、 該接触開口の各々を電導材料で満たすことをさらに含
む、請求項５の方法。 - 【請求項２５】 該第１溝の各々及び該第２電導材料の
該ブロックの各々が実質的に長方形である、請求項５の
方法。 - 【請求項２６】 半導体回路基板に一連の半導体メモリ
の浮動ゲートメモリセルを形成する自己調整方法におい
て、各メモリセルが浮動ゲート、第１ターミナル及び第
２ターミナルであってその間にチャンネル区域を有する
第１ターミナル及び第２ターミナルと、制御ゲートとを
有する自己調整方法であって、 ａ） 実質的に互いに平行で第１方向に延びる該基板に
複数の隔置された絶縁区域を形成し、隣接絶縁区域の各
対間に能動区域を設けるようにさせ、 ｂ） 実質的に互いに平行でかつ実質的に該第１方向に
垂直な第２方向に延びる該能動区域及び絶縁区域を横切
って隔置される複数の第１溝を形成し、該第１溝に隣接
すると共に絶縁材料の第１層をおおって配置される該能
動区域の各々に電導材料の第１層を形成し、 ｃ） 電導材料の該第１層の上方でそれに隣接して配置
される該能動区域の各々に絶縁材料の第２層を形成し、 ｄ） 各々が実質的に平行な側壁部分を有する該第２電
導材料のブロックを形成するために該第１溝の各々を第
２電導材料で満たし、該能動区域の各々につき該ブロッ
クの各々が該絶縁材料の該第２層に隣接すると共に該基
板から絶縁されるようにされ、 ｅ） 該第２方向に沿った実質的に平坦な側壁部分の各
々に密接しかつそれに連続する電導材料の側壁スペーサ
を形成し、各能動区域につき各スペーサが絶縁材料の該
第２層及び絶縁材料の該第１層の上方に配置されるよう
にされ、 ｆ） 該基板に複数の第１ターミナルを形成し、該能動
区域の各々において該第１ターミナルの各々が該ブロッ
クの１つに隣接するようにされ、 ｇ） 該基板に複数の第２ターミナルを形成し、該能動
区域の各々において該第２ターミナルの各々が該第１タ
ーミナルから隔置されると共に電導材料の該第１層の下
方になるようにされることから成る浮動ゲートメモリセ
ル形成自己調整方法。
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