JPH1131801A - トランジスタ、トランジスタアレイ、半導体メモリおよびトランジスタアレイの製造方法 - Google Patents

トランジスタ、トランジスタアレイ、半導体メモリおよびトランジスタアレイの製造方法

Info

Publication number
JPH1131801A
JPH1131801A JP9339833A JP33983397A JPH1131801A JP H1131801 A JPH1131801 A JP H1131801A JP 9339833 A JP9339833 A JP 9339833A JP 33983397 A JP33983397 A JP 33983397A JP H1131801 A JPH1131801 A JP H1131801A
Authority
JP
Japan
Prior art keywords
floating gate
gate electrode
source
drain region
channel region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9339833A
Other languages
English (en)
Inventor
Koichi Yamada
光一 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP9339833A priority Critical patent/JPH1131801A/ja
Priority to TW086119479A priority patent/TW389907B/zh
Priority to KR1019970074430A priority patent/KR100482714B1/ko
Publication of JPH1131801A publication Critical patent/JPH1131801A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/561—Multilevel memory cell aspects
    • G11C2211/5612—Multilevel memory cell with more than one floating gate

Abstract

(57)【要約】 【課題】 長寿命で、構造および書き込み特性にバラツ
キが少なく、動作速度が速く微細化が可能で、過剰消去
の問題がなく構造が簡単なメモリセルを提供する。 【解決手段】 メモリセル１は、各ソース・ドレイン領
域３、チャネル領域４、浮遊ゲート電極５，６、制御ゲ
ート電極７から成る。チャネル領域４上にゲート絶縁膜
８を介して各浮遊ゲート電極５，６が並べられている。
各浮遊ゲート電極５，６上にＬＯＣＯＳ法によって形成
された絶縁膜９及びトンネル絶縁膜１０を介して制御ゲ
ート電極７が形成されている。絶縁膜９により浮遊ゲー
ト電極５，６の上部の両カド部分には突起５ａ，６ａが
形成されている。制御ゲート電極７の中央部は、各絶縁
膜８，１０を介してチャネル領域４上に配置され、選択
ゲート１１を構成している。選択ゲート１１を挟む各ソ
ース・ドレイン領域３と選択ゲート１１とにより、選択
トランジスタ１２が構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、トランジスタ、ト
ランジスタアレイ、半導体メモリおよびトランジスタア
レイの製造方法に関するものである。
【０００２】
【従来の技術】近年、強誘電性メモリ（Ferro-electric
Random Access Memory ）、ＥＰＲＯＭ（Erasable and
Programmable Read Only Memory）、ＥＥＰＲＯＭ（El
ectrically Erasable and Programmable Read Only Mem
ory ）などの不揮発性半導体メモリが注目されている。
ＥＰＲＯＭやＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄
積し、電荷の有無による閾値電圧の変化を制御ゲートに
よって検出することで、データの記憶を行わせるように
なっている。また、ＥＥＰＲＯＭには、メモリチップ全
体でデータの消去を行うか、あるいは、メモリセルアレ
イを任意のブロックに分けてその各ブロック単位でデー
タの消去を行うフラッシュＥＥＰＲＯＭがある。
【０００３】フラッシュＥＥＰＲＯＭには、(1) 記憶さ
れたデータの不揮発性、(2) 低消費電力、(3) 電気的書
き換え（オンボード書き換え）可能、(4) 低コスト、と
いった長所があることから、携帯電話や携帯情報端末な
どにおけるプログラムやデータの格納用メモリとして、
その利用範囲がますます拡大している。フラッシュＥＥ
ＰＲＯＭを構成するメモリセルには、スプリットゲート
型やスタックトゲート型などがある。
【０００４】スタックトゲート型メモリセルを用いたフ
ラッシュＥＥＰＲＯＭは、個々のメモリセルにそれ自身
を選択する機能がない。そのため、データ消去時に浮遊
ゲート電極から電荷を引き抜く際、電荷を過剰に抜き過
ぎると、メモリセルをオフ状態にするための所定の電圧
（例えば、０Ｖ）を制御ゲート電極に印加したときで
も、チャネル領域がオン状態になる。その結果、そのメ
モリセルが常にオン状態になり、記憶されたデータの読
み出しが不能になるという問題、いわゆる過剰消去の問
題が起こる。過剰消去を防止するには、消去手順に工夫
が必要で、メモリデバイスの周辺回路で消去手順を制御
するか、またはメモリデバイスの外部回路で消去手順を
制御する必要がある。
【０００５】このようなスタックトゲート型メモリセル
における過剰消去の問題を回避するために開発されたの
が、スプリットゲート型メモリセルである。スプリット
ゲート型メモリセルを用いるフラッシュＥＥＰＲＯＭ
は、ＷＯ９２／１８９８０（G11C 13/00）に開示されて
いる。図１９は、従来のスプリットゲート型メモリセル
２０１の断面図である。
【０００６】スプリットゲート型メモリセル（スプリッ
トゲート型トランジスタ）２０１は、ソース領域２０
３、ドレイン領域２０４、チャネル領域２０５、浮遊ゲ
ート電極２０６、制御ゲート電極２０７から構成されて
いる。Ｐ型単結晶シリコン基板２０２上にＮ型のソース
領域２０３およびドレイン領域２０４が形成されてい
る。ソース領域２０３とドレイン領域２０４に挟まれた
チャネル領域２０５上に、ゲート絶縁膜２０８を介して
浮遊ゲート電極２０６が形成されている。浮遊ゲート電
極２０６上にＬＯＣＯＳ（Local Oxidation of Silico
n）法によって形成された絶縁膜２０９およびトンネル
絶縁膜２１０を介して制御ゲート電極２０７が形成され
ている。絶縁膜２０９により、浮遊ゲート電極２０６の
上部には突起部２０６ａが形成されている。
【０００７】ここで、制御ゲート電極２０７の一部は、
各絶縁膜２０８，２１０を介してチャネル領域２０５上
に配置され、選択ゲート２１１を構成している。その選
択ゲート２１１とソース領域２０３およびドレイン領域
２０４とにより、選択トランジスタ２１２が構成され
る。すなわち、スプリットゲート型メモリセル２０１
は、各ゲート電極２０６，２０７と各領域２０３，２０
４から構成されるトランジスタと、選択トランジスタ２
１２とが直列に接続された構成をとる。
【０００８】図２０（ａ）は、スプリットゲート型メモ
リセル２０１を用いたフラッシュＥＥＰＲＯＭ３０１の
メモリセルアレイ３０２の一部断面図である。メモリセ
ルアレイ３０２は、Ｐ型単結晶シリコン基板２０２上に
形成された複数のメモリセル２０１によって構成されて
いる。基板２０２上の占有面積を小さく抑えることを目
的に、２つのメモリセル２０１（以下、２つを区別する
ため「２０１ａ」「２０１ｂ」と表記する）は、ソース
領域２０３を共通にし、その共通のソース領域２０３に
対して浮遊ゲート電極２０６および制御ゲート電極２０
７が反転した形で配置されている。
【０００９】図２０（ｂ）は、メモリセルアレイ３０２
の一部平面図である。尚、図２０（ａ）は、図２０
（ｂ）におけるＸ−Ｘ線断面図である。基板２０２上に
はフィールド絶縁膜２１３が形成され、そのフィールド
絶縁膜２１３によって各メモリセル２０１間の素子分離
が行われている。図２０（ｂ）の縦方向に配置された各
メモリセル２０１のソース領域２０３は共通になってい
る。また、図２０（ｂ）の縦方向に配置された各メモリ
セル２０１の制御ゲート電極２０７は共通になってお
り、その制御ゲート電極２０７によってワード線が形成
されている。また、図２０（ｂ）の横方向に配置されて
いる各ドレイン領域２０４は、ビット線コンタクト２１
４を介してビット線（図示略）に接続されている。
【００１０】図２１に、スプリットゲート型メモリセル
２０１を用いたフラッシュＥＥＰＲＯＭ３０１の全体構
成を示す。メモリセルアレイ３０２は、複数のメモリセ
ル２０１がマトリックス状に配置されて構成されてい
る。行（ロウ）方向に配列された各メモリセル２０１の
制御ゲート電極２０７により、共通のワード線ＷＬ1〜
ＷＬnが形成されている。列（カラム）方向に配列され
た各メモリセル２０１のドレイン領域２０４は、共通の
ビット線ＢＬ1〜ＢＬnに接続されている。
【００１１】奇数番のワード線（ＷＬ1，ＷＬ3…ＷＬm
…ＷＬn-1）に接続された各メモリセル２０１ｂと、偶
数番のワード線（ＷＬ2，ＷＬ4…ＷＬm+1…ＷＬn）に接
続された各メモリセル２０１ａとはソース領域２０３を
共通にし、その共通のソース領域２０３によって各ソー
ス線ＲＳＬ1〜ＲＳＬm〜ＲＳＬnが形成されている。例
えば、ワード線ＷＬmに接続された各メモリセル２０１
ｂと、ワード線ＷＬm+1に接続された各メモリセル２０
１ａとはソース領域２０３を共通にし、その共通のソー
ス領域２０３によってソース線ＲＳＬmが形成されてい
る。各ソース線ＲＳＬ1〜ＲＳＬnは共通ソース線ＳＬに
接続されている。
【００１２】各ワード線ＷＬ1〜ＷＬnはロウデコーダ３
０３に接続され、各ビット線ＢＬ1〜ＢＬnはカラムデコ
ーダ３０４に接続されている。外部から指定されたロウ
アドレスおよびカラムアドレスは、アドレスピン３０５
に入力される。そのロウアドレスおよびカラムアドレス
は、アドレスピン３０５からアドレスバッファ３０６を
介してアドレスラッチ３０７へ転送される。アドレスラ
ッチ３０７でラッチされた各アドレスのうち、ロウアド
レスはロウデコーダ３０３へ転送され、カラムアドレス
はカラムデコーダ３０４へ転送される。
【００１３】ロウデコーダ３０３は、アドレスラッチ３
０７でラッチされたロウアドレスに対応した１本のワー
ド線ＷＬ1〜ＷＬn（例えば、ＷＬm）を選択し、各ワー
ド線ＷＬ1〜ＷＬnの電位を後記する各動作モードに対応
して制御する。つまり、各ワード線ＷＬ1〜ＷＬnの電位
を制御することにより、各メモリセル２０１の制御ゲー
ト電極２０７の電位が制御される。
【００１４】カラムデコーダ３０４は、アドレスラッチ
３０７でラッチされたカラムアドレスに対応した１本の
ビット線ＢＬ1〜ＢＬn（例えば、ＢＬm）を選択し、各
ビット線ＢＬ1〜ＢＬnの電位を後記する各動作モードに
対応して制御する。つまり、各ビット線ＢＬ1〜ＢＬnの
電位を制御することにより、各メモリセル２０１のドレ
イン領域２０４の電位が制御される。
【００１５】共通ソース線ＳＬはソース線バイアス回路
３１２に接続されている。ソース線バイアス回路３１２
は、共通ソース線ＳＬを介して各ソース線ＲＳＬ1〜Ｒ
ＳＬnの電位を後記する各動作モードに対応して制御す
る。つまり、各ソース線ＲＳＬ1〜ＲＳＬnの電位を制御
することにより、各メモリセル２０１のソース領域２０
３の電位が制御される。
【００１６】外部から指定されたデータは、データピン
３０８に入力される。そのデータは、データピン３０８
から入力バッファ３０９を介してカラムデコーダ３０４
へ転送される。カラムデコーダ３０４は、各ビット線Ｂ
Ｌ1〜ＢＬnの電位を、そのデータに対応して後記するよ
うに制御する。任意のメモリセル２０１から読み出され
たデータは、ビット線ＢＬ1〜ＢＬnからカラムデコーダ
３０４を介してセンスアンプ３１０へ転送される。セン
スアンプ３１０は電流センスアンプである。カラムデコ
ーダ３０４は、選択した１本のビット線ＢＬ1〜ＢＬnと
センスアンプ３１０とを接続する。センスアンプ３１０
で判別されたデータは、出力バッファ３１１からデータ
ピン３０８を介して外部へ出力される。
【００１７】尚、上記した各回路（３０３〜３１２）の
動作は制御コア回路３１３によって制御される。次に、
フラッシュＥＥＰＲＯＭ３０１の各動作モード（書き込
み動作、読み出し動作、消去動作）について、図２２を
参照して説明する。 （ａ）書き込み動作（図２２（ａ）参照） 選択されたメモリセル２０１のドレイン領域２０４は、
センスアンプ３１０内に設けられた定電流源３１０ａを
介して接地され、その電位は約１．２Ｖにされる。ま
た、選択されたメモリセル２０１以外の各メモリセル２
０１のドレイン領域２０４の電位は３Ｖにされる。
【００１８】選択されたメモリセル２０１の制御ゲート
電極２０７の電位は２Ｖにされる。また、選択されたメ
モリセル２０１以外の各メモリセル２０１の制御ゲート
電極２０７の電位は０Ｖにされる。全てのメモリセル２
０１のソース領域２０３の電位は１２Ｖにされる。メモ
リセル２０１において、選択トランジスタ２１２の閾値
電圧Ｖｔｈは約０．５Ｖである。従って、選択されたメ
モリセル２０１では、ドレイン領域２０４中の電子が反
転状態のチャネル領域２０５中へ移動する。そのため、
ソース領域２０３からドレイン領域２０４に向かってセ
ル電流が流れる。一方、ソース領域２０３の電位は１２
Ｖであるため、ソース領域２０３と浮遊ゲート電極２０
６との間の静電容量を介したカップリングにより、浮遊
ゲート電極２０６の電位が持ち上げられて１２Ｖに近く
なる。そのため、チャネル領域２０５と浮遊ゲート電極
２０６の間には高電界が生じる。従って、チャネル領域
２０５中の電子は加速されてホットエレクトロンとな
り、図２２（ａ）の矢印Ａに示すように、浮遊ゲート電
極２０６へ注入される。その結果、選択されたメモリセ
ル２０１の浮遊ゲート電極２０６に電荷が蓄積され、１
ビットのデータが書き込まれて記憶される。
【００１９】この書き込み動作は、選択されたメモリセ
ル２０１毎に行うことができる。 （ｂ）読み出し動作（図２２（ｂ）参照） 選択されたメモリセル２０１のドレイン領域２０４の電
位は２Ｖにされる。また、選択されたメモリセル２０１
以外の各メモリセル２０１のドレイン領域２０４の電位
は０Ｖにされる。
【００２０】選択されたメモリセル２０１の制御ゲート
電極２０７の電位は４Ｖにされる。また、選択されたメ
モリセル２０１以外の各メモリセル２０１の制御ゲート
電極２０７の電位は０Ｖにされる。全てのメモリセル２
０１のソース領域２０３の電位は０Ｖにされる。後記す
るように、消去状態にあるメモリセル２０１の浮遊ゲー
ト電極２０６には電荷が蓄積されていない。それに対し
て、前記したように、書き込み状態にあるメモリセル２
０１の浮遊ゲート電極２０６には電荷が蓄積されてい
る。従って、消去状態にあるメモリセル２０１の浮遊ゲ
ート電極２０６直下のチャネル領域２０５はオン状態に
なっており、書き込み状態にあるメモリセル２０１の浮
遊ゲート電極２０６直下のチャネル領域２０５はオフ状
態になっている。そのため、制御ゲート電極２０７に４
Ｖが印加されたとき、ドレイン領域２０４からソース領
域２０３に向かって流れるセル電流は、消去状態のメモ
リセル２０１の方が書き込み状態のメモリセル２０１よ
りも大きくなる。
【００２１】この各メモリセル２０１間のセル電流の大
小をセンスアンプ３１０で判別することにより、メモリ
セル２０１に記憶されたデータの値を読み出すことがで
きる。例えば、消去状態のメモリセル２０１のデータの
値を「１」、書き込み状態のメモリセル２０１のデータ
の値を「０」として読み出しを行う。つまり、各メモリ
セル２０１に、消去状態のデータ値「１」と、書き込み
状態のデータ値「０」の２値を記憶させ、そのデータ値
を読み出すことができる。
【００２２】（ｃ）消去動作（図２２（ｃ）参照） 全てのメモリセル２０１のドレイン領域２０４の電位は
０Ｖにされる。選択されたメモリセル２０１の制御ゲー
ト電極２０７の電位は１５Ｖにされる。また、選択され
たメモリセル２０１以外の各メモリセル２０１の制御ゲ
ート電極２０７の電位は０Ｖにされる。
【００２３】全てのメモリセル２０１のソース領域２０
３の電位は０Ｖにされる。ソース領域２０３および基板
２０２と浮遊ゲート電極２０６との間の静電容量と、制
御ゲート電極２０７と浮遊ゲート電極２０６の間の静電
容量とを比べると、前者の方が圧倒的に大きい。つま
り、浮遊ゲート電極２０６は、ソース領域２０３および
基板２０２と強くカップリングしている。そのため、制
御ゲート電極２０７が１５Ｖ、ドレイン領域２０４が０
Ｖになっても、浮遊ゲート電極２０６の電位は０Ｖから
あまり変化せず、制御ゲート電極２０７と浮遊ゲート電
極２０６の電位差が大きくなって各電極２０７，２０６
間に高電界が生じる。
【００２４】その結果、ファウラー−ノルドハイム・ト
ンネル電流（Fowler-Nordheim Tunnel Current、以下、
ＦＮトンネル電流という）が流れ、図２２（ｃ）の矢印
Ｂに示すように、浮遊ゲート電極２０６中の電子が制御
ゲート電極２０７側へ引き抜かれて、メモリセル２０１
に記憶されたデータの消去が行われる。このとき、浮遊
ゲート電極２０６には突起部２０６ａが形成されている
ため、浮遊ゲート電極２０６中の電子は突起部２０６ａ
から飛び出して制御ゲート電極２０７側へ移動する。従
って、電子の移動が容易になり、浮遊ゲート電極２０６
中の電子を効率的に引き抜くことができる。
【００２５】ここで、行方向に配列された各メモリセル
２０１の制御ゲート電極２０７により、共通のワード線
ＷＬ1〜ＷＬnが形成されている。そのため、消去動作
は、選択されたワード線ＷＬnに接続されている全ての
メモリセル２０１に対して行われる。尚、複数のワード
線ＷＬ1〜ＷＬnを同時に選択することにより、その各ワ
ード線に接続されている全てのメモリセル２０１に対し
て消去動作を行うこともできる。このように、メモリセ
ルアレイ３０２を複数組のワード線ＷＬ1〜ＷＬn毎の任
意のブロックに分けてその各ブロック単位でデータの消
去を行う消去動作は、ブロック消去と呼ばれる。
【００２６】このように構成されたスプリットゲート型
メモリセル２０１を用いたフラッシュＥＥＰＲＯＭ３０
１は、選択トランジスタ２１２が設けられているため、
個々のメモリセル２０１にそれ自身を選択する機能があ
る。つまり、データ消去時に浮遊ゲート電極２０６から
電荷を引き抜く際に電荷を過剰に抜き過ぎても、選択ゲ
ート２１１によってチャネル領域２０５をオフ状態にす
ることができる。従って、過剰消去が発生したとして
も、選択トランジスタ２１２によってメモリセル２０１
のオン・オフ状態を制御することができ、過剰消去が問
題にならない。すなわち、メモリセル２０１の内部に設
けられた選択トランジスタ２１２によって、そのメモリ
セル自身のオン・オフ状態を選択することができる。
【００２７】次に、メモリセルアレイ３０２の製造方法
について順を追って説明する。 工程１（図２３（ａ）参照）；ＬＯＣＯＳ法を用い、基
板２０２上にフィールド絶縁膜２１３（図示略）を形成
する。次に、基板２０２上におけるフィールド絶縁膜２
１３の形成されていない部分（素子領域）に、熱酸化法
を用いてシリコン酸化膜から成るゲート絶縁膜２０８を
形成する。続いて、ゲート絶縁膜２０８上に浮遊ゲート
電極２０６と成るドープドポリシリコン膜２１５を形成
する。そして、ＬＰＣＶＤ（Low Pressure Chemical Va
pour Deposition ）法を用い、ドープドポリシリコン膜
２１５の全面にシリコン窒化膜２１６を形成する。次
に、シリコン窒化膜２１６の全面にフォトレジストを塗
布した後、通常のフォトリソグラフィー技術を用いて、
浮遊ゲート電極２０６を形成するためのエッチング用マ
スク２１７を形成する。
【００２８】工程２（図２３（ｂ）参照）；エッチング
用マスク２１７を用いた異方性エッチングにより、シリ
コン窒化膜２１６をエッチングする。そして、エッチン
グ用マスク２１７を剥離する。次に、ＬＯＣＯＳ法を用
い、エッチングされたシリコン窒化膜２１６を酸化用マ
スクとしてドープドポリシリコン膜２１５を酸化するこ
とで、絶縁膜２０９を形成する。このとき、シリコン窒
化膜２１６の端部に絶縁膜２０９の端部が侵入し、バー
ズビーク２０９ａが形成される。
【００２９】工程３（図２３（ｃ）参照）；シリコン窒
化膜２１６を除去する。次に、絶縁膜２０９をエッチン
グ用マスクとして用いた異方性エッチングにより、ドー
プドポリシリコン膜２１５をエッチングして浮遊ゲート
電極２０６を形成する。このとき、絶縁膜２０９の端部
にはバーズビーク２０９ａが形成されているため、浮遊
ゲート電極２０６の上縁部はバーズビーク２０９ａの形
状に沿って尖鋭になり、突起部２０６ａが形成される。
【００３０】工程４（図２３（ｄ）参照）；熱酸化法も
しくはＬＰＣＶＤ法またはこれらを併用し、上記の工程
で形成されたデバイスの全面に、シリコン酸化膜から成
るトンネル絶縁膜２１０を形成する。すると、積層され
た各絶縁膜２０８，２１０および各絶縁膜２０９，２１
０はそれぞれ一体化される。 工程５（図２４（ｅ）参照）；上記の工程で形成された
デバイスの全面に、制御ゲート電極２０７と成るドープ
ドポリシリコン膜２１８を形成する。
【００３１】工程６（図２４（ｆ）参照）；上記の工程
で形成されたデバイスの全面にフォトレジストを塗布し
た後、通常のフォトリソグラフィー技術を用いて、制御
ゲート電極２０７を形成するためのエッチング用マスク
２１９を形成する。 工程７（図２４（ｇ）参照）；エッチング用マスク２１
９を用いた異方性エッチングにより、ドープドポリシリ
コン膜２１８をエッチングして制御ゲート電極２０７を
形成する。その後、エッチング用マスク２１９を剥離す
る。
【００３２】工程８（図２５（ｈ）参照）；上記の工程
で形成されたデバイスの全面にフォトレジストを塗布し
た後、通常のフォトリソグラフィー技術を用いて、ソー
ス領域２０３を形成するためのイオン注入用マスク２２
０を形成する。次に、通常のイオン注入法を用い、基板
２０２の表面にリンイオン（Ｐ+）を注入してソース領
域２０３を形成する。その後、イオン注入用マスク２２
０を剥離する。
【００３３】このとき、イオン注入用マスク２２０は、
少なくとも基板２０２上のドレイン領域２０４と成る部
分を覆うように形成すると共に、浮遊ゲート電極２０６
上をはみ出さないように形成する。その結果、ソース領
域２０３の位置は、浮遊ゲート電極２０６の端部によっ
て規定される。 工程９（図２５（ｉ）参照）；上記の工程で形成された
デバイスの全面にフォトレジストを塗布した後、通常の
フォトリソグラフィー技術を用いて、ドレイン領域２０
４を形成するためのイオン注入用マスク２２１を形成す
る。次に、通常のイオン注入法を用い、基板２０２の表
面にヒ素イオン（Ａｓ+）を注入してドレイン領域２０
４を形成する。
【００３４】このとき、イオン注入用マスク２２１は、
少なくともソース領域２０３を覆うように形成すると共
に、制御ゲート電極２０７上をはみ出さないように形成
する。その結果、ドレイン領域２０４の位置は、制御ゲ
ート電極２０７の選択ゲート２１１側の端部によって規
定される。そして、イオン注入用マスク２２１を剥離す
ると、メモリセルアレイ３０２が完成する。
【００３５】
【発明が解決しようとする課題】スプリットゲート型メ
モリセル２０１を用いるフラッシュＥＥＰＲＯＭ３０１
には、以下の問題点がある。 （１）制御ゲート電極２０７を形成するためのエッチン
グ用マスク２１９の位置ずれに起因して、各メモリセル
２０１の書き込み特性にバラツキが生じる問題。
【００３６】図２６（ａ）に示すように、前記工程６に
おいて、制御ゲート電極２０７を形成するためのエッチ
ング用マスク２１９の位置が各メモリセル２０１ａ，２
０１ｂに対してずれた場合、前記工程７において形成さ
れる制御ゲート電極２０７の形状は、各メモリセル２０
１ａ，２０１ｂで異なったものになる。また、前記工程
９のイオン注入法によるドレイン領域２０４の形成時に
おいて、ドレイン領域２０４の位置は、制御ゲート電極
２０７の選択ゲート２１１側の端部によって規定され
る。
【００３７】そのため、図２６（ａ）に示すように、エ
ッチング用マスク２１９の位置がずれた場合、図２６
（ｂ）に示すように、各メモリセル２０１ａ，２０１ｂ
のチャネル領域２０５の長さ（チャネル長）Ｌ１，Ｌ２
が異なったものになってしまう。但し、エッチング用マ
スク２１９の位置がずれてもその幅は変わらないため、
制御ゲート電極２０７の形状が異なってもその幅は変わ
らない。例えば、エッチング用マスク２１９の位置がメ
モリセル２０１ｂ側にずれている場合、メモリセル２０
１ｂのチャネル長Ｌ２の方がメモリセル２０１ａのチャ
ネル長Ｌ１よりも短くなる。
【００３８】チャネル長Ｌ１，Ｌ２が異なる場合にはチ
ャネル領域２０５の抵抗も異なったものになるため、書
き込み動作時に流れるセル電流値に差が生じる。つま
り、チャネル長が長いほどチャネル領域２０５の抵抗が
大きくなり、書き込み動作時に流れるセル電流は小さく
なる。書き込み動作時に流れるセル電流値に差が生じる
と、ホットエレクトロンの発生率にも差が生じる。その
結果、各メモリセル２０１ａ，２０１ｂの書き込み特性
が異なったものになる。
【００３９】（２）上記（１）の問題点を回避するた
め、メモリセル２０１の微細化が阻害される問題。スプ
リットゲート型メモリセル２０１の設計に当っては、各
ゲート電極２０６、２０７の加工線幅寸法精度だけでな
く、各ゲート電極２０６，２０７の重ね合わせ寸法精度
をも考慮して、各ゲート電極２０６，２０７と各領域２
０３，２０４の位置関係に予め余裕を持たせておく必要
がある。しかしながら、近年の半導体微細加工技術にお
いては、０. ５μｍ前後の線幅の細線を加工する場合、
加工線幅寸法精度は０. ０５μｍ程度まで得られるのに
対し、重ね合わせ寸法精度は０. １〜０. ２μｍ程度ま
でしか得られない。つまり、スプリットゲート型メモリ
セル２０１では、各ゲート電極２０６，２０７の重ね合
わせ寸法精度の低さがネックとなって微細化が妨げられ
る。
【００４０】（３）スプリットゲート型メモリセル２０
１はスタックトゲート型メモリセルに比べて微細化が難
しいという問題。スタックトゲート型メモリセルにおけ
る浮遊ゲート電極と制御ゲート電極の幅は同一で、両ゲ
ート電極は相互にずれることなく積み重ねられた構造に
なっている。それに対して、スプリットゲート型メモリ
セル２０１では、制御ゲート電極２０７の一部がチャネ
ル領域２０５上に配置され、選択ゲート２１１を構成し
ている。そのため、スタックトゲート型メモリセルに比
べて、スプリットゲート型メモリセル２０１では、選択
ゲート２１１の分だけ基板２０２上における素子の専有
面積が大きくなる。つまり、スプリットゲート型メモリ
セルは過剰消去の問題はないものの、上記（２）（３）
により高集積化が困難である。
【００４１】（４）スプリットゲート型メモリセル２０
１を用いたメモリセルアレイ３０２は構造が複雑であ
り、製造に手間がかかるという問題。本発明は、トラン
ジスタ、トランジスタアレイ、半導体メモリおよびトラ
ンジスタアレイの製造方法に関し、上記問題点を解決す
ることをその目的とする。
【００４２】
【課題を解決するための手段】請求項１のトランジスタ
は、１つの制御ゲート電極を共有し、半導体基板に形成
された２つのソース・ドレイン領域間のチャネル領域上
に併置された２つの浮遊ゲート電極を備え、前記浮遊ゲ
ート電極と半導体基板との間の静電容量が、前記浮遊ゲ
ート電極と制御ゲート電極との間の静電容量よりも大き
く設定されたことをその要旨とする。
【００４３】請求項２のトランジスタは、半導体基板に
形成された第１および第２のソース・ドレイン領域と、
前記第１および第２のソース・ドレイン領域の間に挟ま
れたチャネル領域と、前記チャネル領域上にゲート絶縁
膜を介して併置された第１および第２の浮遊ゲート電極
と、前記第１および第２の浮遊ゲート電極の上に絶縁膜
を介して形成され、第１および第２の浮遊ゲート電極に
よって共有された制御ゲート電極とを備え、前記第１の
浮遊ゲート電極は第１のソース・ドレイン領域の近傍に
配置され、前記第２の浮遊ゲート電極は第２のソース・
ドレイン領域の近傍に配置され、前記第１又は第２の浮
遊ゲート電極と半導体基板との間の静電容量が、前記第
１又は第２の浮遊ゲート電極と制御ゲート電極との間の
静電容量よりも大きく設定されたことをその要旨とす
る。
【００４４】請求項３のトランジスタは、半導体基板に
形成された対称構造の第１および第２のソース・ドレイ
ン領域と、前記第１および第２のソース・ドレイン領域
の間に挟まれたチャネル領域と、前記チャネル領域上に
ゲート絶縁膜を介して併置された同一寸法形状の第１お
よび第２の浮遊ゲート電極と、前記第１および第２の浮
遊ゲート電極の上に絶縁膜を介して形成され、第１およ
び第２の浮遊ゲート電極によって共有された制御ゲート
電極とを備え、前記第１の浮遊ゲート電極は第１のソー
ス・ドレイン領域の近傍に配置され、前記第２の浮遊ゲ
ート電極は第２のソース・ドレイン領域の近傍に配置さ
れ、前記第１又は第２の浮遊ゲート電極と半導体基板と
の間の静電容量が、前記第１又は第２の浮遊ゲート電極
と制御ゲート電極との間の静電容量よりも大きく設定さ
れたことをその要旨とする。
【００４５】請求項４のトランジスタは、請求項１〜３
のいずれか１項に記載のトランジスタにおいて、前記浮
遊ゲート電極の上部に形成された突起部を備えたことを
その要旨とする。請求項５のトランジスタは、請求項１
〜４のいずれか１項に記載のトランジスタにおいて、前
記制御ゲートの一部はチャネル領域上に配置され、選択
ゲートを構成することをその要旨とする。
【００４６】請求項６のトランジスタは、請求項２〜５
のいずれか１項に記載のトランジスタにおいて、前記第
２の浮遊ゲート電極に電荷を注入してデータを書き込む
際、前記第２のソース・ドレイン領域から第１のソース
・ドレイン領域に向かってセル電流が流れ、前記第２の
ソース・ドレイン領域と第２の浮遊ゲート電極との間の
静電容量を介したカップリングにより前記チャネル領域
と第２の浮遊ゲート電極との間に高電界が生じ、電子が
加速されてホットエレクトロンとなり、前記第２の浮遊
ゲート電極へ注入されることにより第２の浮遊ゲート電
極に電荷が蓄積され、その電荷に対応したデータが書き
込まれて記憶されることをその要旨とする。
【００４７】請求項７のトランジスタは、請求項２〜５
のいずれか１項に記載のトランジスタにおいて、前記第
２の浮遊ゲート電極に電荷を注入してデータを書き込む
際、前記第１のソース・ドレイン領域は定電流源を介し
て接地され、前記第２のソース・ドレイン領域には第１
の電圧が印加され、前記制御ゲート電極には第１の電圧
より低い第２の電圧が印加され、前記第２のソース・ド
レイン領域から第１のソース・ドレイン領域に向かって
セル電流が流れ、前記第２のソース・ドレイン領域と第
２の浮遊ゲート電極との間の静電容量を介したカップリ
ングにより前記第２の浮遊ゲート電極の電位が持ち上げ
られ、前記チャネル領域と第２の浮遊ゲート電極の間に
高電界が生じ、電子が加速されてホットエレクトロンと
なり、前記第２の浮遊ゲート電極へ注入されることによ
り第２の浮遊ゲート電極に電荷が蓄積され、その電荷に
対応したデータが書き込まれて記憶され、前記第１のソ
ース・ドレイン領域と第１の浮遊ゲート電極との間の静
電容量を介したカップリングにより前記第１の浮遊ゲー
ト電極の電位が持ち上げられるものの、その電位が低い
ことから第１の浮遊ゲート電極へ実質的にホットエレク
トロンが注入されることはないことをその要旨とする。
【００４８】請求項８のトランジスタは、請求項２〜７
のいずれか１項に記載のトランジスタにおいて、前記第
２の浮遊ゲート電極に電荷を注入してデータを書き込む
際に、第２の浮遊ゲート電極にデータを書き込む際に必
要な値のセル電流が流れるように、前記第１の浮遊ゲー
ト電極に蓄積される電荷量を設定しておくことをその要
旨とする。
【００４９】請求項９のトランジスタは、請求項６〜８
のいずれか１項に記載のトランジスタにおいて、前記セ
ル電流の値と第２の浮遊ゲート電極へのホットエレクト
ロンの注入時間とを調整することにより、前記第２の浮
遊ゲート電極に蓄積される電荷量を調整し、前記第２の
浮遊ゲート電極に蓄積される電荷量を少なく設定して過
剰書き込み状態にならないようにすることをその要旨と
する。
【００５０】請求項１０のトランジスタは、請求項６〜
８のいずれか１項に記載のトランジスタにおいて、前記
セル電流の値と第２の浮遊ゲート電極へのホットエレク
トロンの注入時間とを調整することにより、前記第２の
浮遊ゲート電極に蓄積される電荷量を調整し、前記第２
の浮遊ゲート電極に蓄積される電荷量を多く設定して過
剰書き込み状態にし、前記第１の浮遊ゲート電極直下の
チャネル領域に前記セル電流の値に対応したリーク電流
が流れるように、前記第１の浮遊ゲート電極のゲート長
または基板の不純物濃度の少なくともいずれか一方を設
定しておくことをその要旨とする。
【００５１】請求項１１のトランジスタは、請求項２〜
５のいずれか１項に記載のトランジスタにおいて、前記
第１のソース・ドレイン領域と第１の浮遊ゲート電極と
の間の静電容量を介したカップリングにより、前記第１
の浮遊ゲート電極に蓄積された電荷の有無に関係なく、
第１の浮遊ゲート電極直下のチャネル領域をオン状態に
し、前記第１のソース・ドレイン領域から第２のソース
・ドレイン領域に向かって流れるセル電流の値に基づい
て前記第２の浮遊ゲート電極に記憶されたデータの値を
読み出すことをその要旨とする。
【００５２】請求項１２のトランジスタは、請求項２〜
５のいずれか１項に記載のトランジスタにおいて、前記
第１のソース・ドレイン領域と第１の浮遊ゲート電極と
の間の静電容量を介したカップリングにより、前記第１
の浮遊ゲート電極に蓄積された電荷の有無に関係なく、
前記第１の浮遊ゲート電極直下のチャネル領域はオン状
態になり、消去状態にある前記第２の浮遊ゲート電極直
下のチャネル領域はオン状態になっており、書き込み状
態にある前記第２の浮遊ゲート電極直下のチャネル領域
はオフ状態に近くなっており、前記第１のソース・ドレ
イン領域から第２のソース・ドレイン領域に向かって流
れるセル電流は、前記第２の浮遊ゲート電極が消去状態
にある場合の方が書き込み状態にある場合よりも大きく
なることから、そのセル電流の値に基づいて前記第２の
浮遊ゲート電極に記憶されたデータの値を読み出すこと
をその要旨とする。
【００５３】請求項１３のトランジスタは、請求項２〜
５のいずれか１項に記載のトランジスタにおいて、前記
第１のソース・ドレイン領域には第３の電圧が印加さ
れ、前記第２のソース・ドレイン領域には第３の電圧よ
り低い第４の電圧が印加され、前記制御ゲート電極には
第５の電圧が印加され、前記第１のソース・ドレイン領
域と第１の浮遊ゲート電極との間の静電容量を介したカ
ップリングにより前記第１の浮遊ゲート電極の電位が持
ち上げられ、第１の浮遊ゲート電極に蓄積された電荷の
有無に関係なく、前記第１の浮遊ゲート電極直下のチャ
ネル領域はオン状態になり、消去状態にある前記第２の
浮遊ゲート電極には実質的に電荷が蓄積されておらず、
書き込み状態にある前記第２の浮遊ゲート電極には電荷
が蓄積されており、消去状態にある前記第２の浮遊ゲー
ト電極直下のチャネル領域はオン状態になっており、書
き込み状態にある前記第２の浮遊ゲート電極直下のチャ
ネル領域はオフ状態に近くなっており、前記第１のソー
ス・ドレイン領域から第２のソース・ドレイン領域に向
かって流れるセル電流は、前記第２の浮遊ゲート電極が
消去状態にある場合の方が書き込み状態にある場合より
も大きくなることから、そのセル電流の値に基づいて第
２の浮遊ゲート電極に記憶されたデータの値を読み出す
ことをその要旨とする。
【００５４】請求項１４のトランジスタは、請求項２〜
５のいずれか１項に記載のトランジスタにおいて、前記
第１および第２のソース・ドレイン領域には第６の電圧
が印加され、前記制御ゲート電極には第６の電圧よりも
高い第７の電圧が印加され、前記第１および第２のソー
ス・ドレイン領域と強くカップリングしている第１およ
び第２の浮遊ゲート電極により、前記第１および第２の
浮遊ゲート電極の電位は第６の電圧からあまり変化せ
ず、前記制御ゲート電極と第１および第２の浮遊ゲート
電極との電位差が大きくなり、前記制御ゲート電極と第
１および第２の浮遊ゲート電極との間に高電界が生じ、
ファウラー・ノルドハイム・トンネル電流が流れること
から、前記第１および第２の浮遊ゲート電極中の電子が
制御ゲート電極側へ引き抜かれて、前記第１および第２
の浮遊ゲート電極に記憶されたデータの消去が行われる
ことをその要旨とする。
【００５５】請求項１５のトランジスタは、請求項１４
に記載のトランジスタにおいて、前記第１および第２の
浮遊ゲート電極中の電子が制御ゲート電極側へ引き抜か
れる際に、前記各浮遊ゲート電極の上部に形成された突
起部から電子が飛び出して制御ゲート電極側へ移動する
ことをその要旨とする。請求項１６のトランジスタアレ
イは、半導体基板表面に形成された２つのソース・ドレ
イン領域、この半導体基板上の絶縁層、この絶縁層上に
併置され前記ソース・ドレイン領域の間に位置する２つ
の浮遊ゲート電極およびこの２つの浮遊ゲート電極の上
層に位置する共通の制御ゲート電極を有するトランジス
タと、前記トランジスタをマトリクス状に配置し、該マ
トリクス内で行方向に配列された複数のトランジスタの
各制御ゲート電極を共通接続するワード線と、前記マト
リクス内で列方向に配列された複数のトランジスタの各
ソース・ドレイン領域をそれぞれ共通接続するビット線
と、を含むことをその要旨とする。
【００５６】請求項１７のトランジスタアレイは、半導
体基板に形成された第１および第２のソース・ドレイン
領域、前記第１および第２のソース・ドレイン領域の間
に挟まれたチャネル領域、前記チャネル領域上にゲート
絶縁膜を介して併置された第１および第２の浮遊ゲート
電極、並びに前記第１および第２の浮遊ゲート電極の上
に絶縁膜を介して形成され、第１および第２の浮遊ゲー
ト電極によって共有された制御ゲート電極を備え、且つ
前記第１の浮遊ゲート電極が第１のソース・ドレイン領
域の近傍に配置され、前記第２の浮遊ゲート電極が第２
のソース・ドレイン領域の近傍に配置されたトランジス
タと、前記トランジスタをマトリクス状に配置し、該マ
トリクス内で行方向に配列された複数のトランジスタの
各制御ゲート電極を共通接続するワード線と、前記マト
リクス内で列方向に配列された複数のトランジスタの各
ソース・ドレイン領域をそれぞれ共通接続するビット線
と、を含むことをその要旨とする。
【００５７】請求項１８のトランジスタアレイは、半導
体基板に形成された対称構造の第１および第２のソース
・ドレイン領域、前記第１および第２のソース・ドレイ
ン領域の間に挟まれたチャネル領域、前記チャネル領域
上にゲート絶縁膜を介して併置された同一寸法形状の第
１および第２の浮遊ゲート電極、並びに前記第１および
第２の浮遊ゲート電極の上に絶縁膜を介して形成され、
第１および第２の浮遊ゲート電極によって共有された制
御ゲート電極を備え、且つ前記第１の浮遊ゲート電極が
第１のソース・ドレイン領域の近傍に配置され、前記第
２の浮遊ゲート電極が第２のソース・ドレイン領域の近
傍に配置されたトランジスタと、前記トランジスタをマ
トリクス状に配置し、該マトリクス内で行方向に配列さ
れた複数のトランジスタの各制御ゲート電極を共通接続
するワード線と、前記マトリクス内で列方向に配列され
た複数のトランジスタの各ソース・ドレイン領域をそれ
ぞれ共通接続するビット線と、を含むことをその要旨と
する。
【００５８】請求項１９のトランジスタアレイは、請求
項１６〜１８のいずれか１項に記載のトランジスタアレ
イにおいて、前記行方向に配列された各トランジスタの
ソース・ドレイン領域が分離され、列方向に配列された
各トランジスタのソース・ドレイン領域によって行方向
に配列された各トランジスタ毎に独立したビット線が形
成されたことをその要旨とする。
【００５９】請求項２０のトランジスタアレイは、請求
項１６〜１８のいずれか１項に記載のトランジスタアレ
イにおいて、前記トランジスタアレイは行方向に複数の
セルブロックに分割され、各セルブロックにおける列方
向に配列された各トランジスタのソース・ドレイン領域
によって共通のビット線が形成され、別々のセルブロッ
クにおける行方向に配列された各トランジスタのソース
・ドレイン領域が分離され、隣合うセルブロックにおけ
る列方向に配列された各トランジスタのソース・ドレイ
ン領域が分離されて別々のビット線が形成されたことを
その要旨とする。
【００６０】請求項２１のトランジスタアレイは、請求
項１６〜１８のいずれか１項に記載のトランジスタアレ
イにおいて、前記トランジスタアレイは列方向に複数の
セルブロックに分割され、各セルブロックにおける列方
向に配列された各トランジスタのソース・ドレイン領域
によって共通のローカルショートビット線が形成され、
各ローカルショートビット線に対応してグローバルビッ
ト線が設けられ、各セルブロックにおける各ローカルシ
ョートビット線と各グローバルビット線とがスイッチン
グ素子を介して接続されたことをその要旨とする。
【００６１】請求項２２のトランジスタアレイは、請求
項１６〜２１のいずれか１項に記載のトランジスタアレ
イにおいて、前記浮遊ゲート電極の上部に形成された突
起部を備えたことをその要旨とする。請求項２３のトラ
ンジスタアレイは、請求項１６〜２１のいずれか１項に
記載のトランジスタアレイにおいて、前記制御ゲートの
一部はチャネル領域上に配置され、選択ゲートを構成す
ることをその要旨とする。
【００６２】請求項２４のトランジスタアレイは、請求
項１７〜２３のいずれか１項に記載のトランジスタアレ
イにおいて、前記第２の浮遊ゲート電極に電荷を注入し
てデータを書き込む際、前記第２のソース・ドレイン領
域から第１のソース・ドレイン領域に向かってセル電流
が流れ、前記第２のソース・ドレイン領域と第２の浮遊
ゲート電極との間の静電容量を介したカップリングによ
り前記チャネル領域と第２の浮遊ゲート電極との間に高
電界が生じ、電子が加速されてホットエレクトロンとな
り、前記第２の浮遊ゲート電極へ注入されることにより
第２の浮遊ゲート電極に電荷が蓄積され、その電荷に対
応したデータが書き込まれて記憶されることをその要旨
とする。
【００６３】請求項２５のトランジスタアレイは、請求
項１７〜２３のいずれか１項に記載のトランジスタアレ
イにおいて、前記第２の浮遊ゲート電極に電荷を注入し
てデータを書き込む際、前記第１のソース・ドレイン領
域は定電流源を介して接地され、前記第２のソース・ド
レイン領域には第１の電圧が印加され、前記制御ゲート
電極には第１の電圧より低い第２の電圧が印加され、前
記第２のソース・ドレイン領域から第１のソース・ドレ
イン領域に向かってセル電流が流れ、前記第２のソース
・ドレイン領域と第２の浮遊ゲート電極との間の静電容
量を介したカップリングにより前記第２の浮遊ゲート電
極の電位が持ち上げられ、前記チャネル領域と第２の浮
遊ゲート電極の間に高電界が生じ、電子が加速されてホ
ットエレクトロンとなり、前記第２の浮遊ゲート電極へ
注入されることにより第２の浮遊ゲート電極に電荷が蓄
積され、その電荷に対応したデータが書き込まれて記憶
され、前記第１のソース・ドレイン領域と第１の浮遊ゲ
ート電極との間の静電容量を介したカップリングにより
前記第１の浮遊ゲート電極の電位が持ち上げられるもの
の、その電位が低いことから第１の浮遊ゲート電極へ実
質的にホットエレクトロンが注入されることはないこと
をその要旨とする。
【００６４】請求項２６のトランジスタアレイは、請求
項１７〜２５のいずれか１項に記載のトランジスタアレ
イにおいて、前記第２の浮遊ゲート電極に電荷を注入し
てデータを書き込む際に、第２の浮遊ゲート電極にデー
タを書き込む際に必要な値のセル電流が流れるように、
前記第１の浮遊ゲート電極に蓄積される電荷量を設定し
ておくことをその要旨とする。
【００６５】請求項２７のトランジスタアレイは、請求
項２４〜２６のいずれか１項に記載のトランジスタアレ
イにおいて、前記セル電流の値と第２の浮遊ゲート電極
へのホットエレクトロンの注入時間とを調整することに
より、前記第２の浮遊ゲート電極に蓄積される電荷量を
調整し、前記第２の浮遊ゲート電極に蓄積される電荷量
を少なく設定して過剰書き込み状態にならないようにす
ることをその要旨とする。
【００６６】請求項２８のトランジスタアレイは、請求
項２４〜２６のいずれか１項に記載のトランジスタアレ
イにおいて、前記セル電流の値と第２の浮遊ゲート電極
へのホットエレクトロンの注入時間とを調整することに
より、前記第２の浮遊ゲート電極に蓄積される電荷量を
調整し、前記第２の浮遊ゲート電極に蓄積される電荷量
を多く設定して過剰書き込み状態にし、前記第１の浮遊
ゲート電極直下のチャネル領域に前記セル電流の値に対
応したリーク電流が流れるように、前記第１の浮遊ゲー
ト電極のゲート長または基板の不純物濃度の少なくとも
いずれか一方を設定しておくことをその要旨とする。
【００６７】請求項２９のトランジスタアレイは、請求
項１７〜２３のいずれか１項に記載のトランジスタアレ
イにおいて、前記第１のソース・ドレイン領域と第１の
浮遊ゲート電極との間の静電容量を介したカップリング
により、前記第１の浮遊ゲート電極に蓄積された電荷の
有無に関係なく、第１の浮遊ゲート電極直下のチャネル
領域をオン状態にし、前記第１のソース・ドレイン領域
から第２のソース・ドレイン領域に向かって流れるセル
電流の値に基づいて前記第２の浮遊ゲート電極に記憶さ
れたデータの値を読み出すことをその要旨とする。
【００６８】請求項３０のトランジスタアレイは、請求
項１７〜２３のいずれか１項に記載のトランジスタアレ
イにおいて、前記第１のソース・ドレイン領域と第１の
浮遊ゲート電極との間の静電容量を介したカップリング
により、前記第１の浮遊ゲート電極に蓄積された電荷の
有無に関係なく、前記第１の浮遊ゲート電極直下のチャ
ネル領域はオン状態になり、消去状態にある前記第２の
浮遊ゲート電極直下のチャネル領域はオン状態になって
おり、書き込み状態にある前記第２の浮遊ゲート電極直
下のチャネル領域はオフ状態に近くなっており、前記第
１のソース・ドレイン領域から第２のソース・ドレイン
領域に向かって流れるセル電流は、前記第２の浮遊ゲー
ト電極が消去状態にある場合の方が書き込み状態にある
場合よりも大きくなることから、そのセル電流の値に基
づいて前記第２の浮遊ゲート電極に記憶されたデータの
値を読み出すことをその要旨とする。
【００６９】請求項３１のトランジスタアレイは、請求
項１７〜２３のいずれか１項に記載のトランジスタアレ
イにおいて、前記第１のソース・ドレイン領域には第３
の電圧が印加され、前記第２のソース・ドレイン領域に
は第３の電圧より低い第４の電圧が印加され、前記制御
ゲート電極には第５の電圧が印加され、前記第１のソー
ス・ドレイン領域と第１の浮遊ゲート電極との間の静電
容量を介したカップリングにより前記第１の浮遊ゲート
電極の電位が持ち上げられ、第１の浮遊ゲート電極に蓄
積された電荷の有無に関係なく、前記第１の浮遊ゲート
電極直下のチャネル領域はオン状態になり、消去状態に
ある前記第２の浮遊ゲート電極には実質的に電荷が蓄積
されておらず、書き込み状態にある前記第２の浮遊ゲー
ト電極には電荷が蓄積されており、消去状態にある前記
第２の浮遊ゲート電極直下のチャネル領域はオン状態に
なっており、書き込み状態にある前記第２の浮遊ゲート
電極直下のチャネル領域はオフ状態に近くなっており、
前記第１のソース・ドレイン領域から第２のソース・ド
レイン領域に向かって流れるセル電流は、前記第２の浮
遊ゲート電極が消去状態にある場合の方が書き込み状態
にある場合よりも大きくなることから、そのセル電流の
値に基づいて第２の浮遊ゲート電極に記憶されたデータ
の値を読み出すことをその要旨とする。
【００７０】請求項３２のトランジスタアレイは、請求
項１７〜２３のいずれか１項に記載のトランジスタアレ
イにおいて、前記第１および第２のソース・ドレイン領
域には第６の電圧が印加され、前記制御ゲート電極には
第６の電圧よりも高い第７の電圧が印加され、前記第１
および第２のソース・ドレイン領域と強くカップリング
している第１および第２の浮遊ゲート電極により、前記
第１および第２の浮遊ゲート電極の電位は第６の電圧か
らあまり変化せず、前記制御ゲート電極と第１および第
２の浮遊ゲート電極との電位差が大きくなり、前記制御
ゲート電極と第１および第２の浮遊ゲート電極との間に
高電界が生じ、ファウラー・ノルドハイム・トンネル電
流が流れることから、前記第１および第２の浮遊ゲート
電極中の電子が制御ゲート電極側へ引き抜かれて、前記
第１および第２の浮遊ゲート電極に記憶されたデータの
消去が行われることをその要旨とする。
【００７１】請求項３３のトランジスタアレイは、請求
項３２に記載のトランジスタアレイにおいて、前記第１
および第２の浮遊ゲート電極中の電子が制御ゲート電極
側へ引き抜かれる際に、前記各浮遊ゲート電極の上部に
形成された突起部から電子が飛び出して制御ゲート電極
側へ移動することをその要旨とする。請求項３４のトラ
ンジスタアレイは、請求項１６〜３３のいずれか１項に
記載のトランジスタアレイにおいて、前記共通のワード
線に接続された各トランジスタの各浮遊ゲート電極が直
列に配置され、その回路が共通のビット線に並列に接続
されて成るＡＮＤ−ＮＯＲ型構成をとることをその要旨
とする。
【００７２】請求項３５の半導体メモリは、浮遊ゲート
電極に電荷を注入することによりデータの書き込み動作
を行うものであって、半導体基板表面に形成された２つ
のソース・ドレイン領域、この半導体基板上の絶縁層、
この絶縁層上に併置され前記ソース・ドレイン領域の間
に位置する２つの浮遊ゲート電極およびこの２つの浮遊
ゲート電極の上層に位置する共通の制御ゲート電極を含
み、前記浮遊ゲート電極に注入された電荷を前記制御ゲ
ート電極に引き抜くことによりデータの消去動作を行う
ことをその要旨とする。
【００７３】請求項３６の半導体メモリは、浮遊ゲート
電極に電荷を注入することによりデータの書き込み動作
を行うものであって、半導体基板に形成された第１およ
び第２のソース・ドレイン領域、前記第１および第２の
ソース・ドレイン領域の間に挟まれたチャネル領域、前
記チャネル領域上にゲート絶縁膜を介して併置された第
１および第２の浮遊ゲート電極、並びに前記第１および
第２の浮遊ゲート電極の上に絶縁膜を介して形成され、
第１および第２の浮遊ゲート電極によって共有された制
御ゲート電極を含み、前記浮遊ゲート電極に注入された
電荷を前記制御ゲート電極に引き抜くことによりデータ
の消去動作を行うことをその要旨とする。
【００７４】請求項３７の半導体メモリは、浮遊ゲート
電極に電荷を注入することによりデータの書き込み動作
を行うものであって、半導体基板に形成された対称構造
の第１および第２のソース・ドレイン領域、前記第１お
よび第２のソース・ドレイン領域の間に挟まれたチャネ
ル領域、前記チャネル領域上にゲート絶縁膜を介して併
置された同一寸法形状の第１および第２の浮遊ゲート電
極、並びに前記第１および第２の浮遊ゲート電極の上に
絶縁膜を介して形成され、第１および第２の浮遊ゲート
電極によって共有された制御ゲート電極を含み、前記浮
遊ゲート電極に注入された電荷を前記制御ゲート電極に
引き抜くことによりデータの消去動作を行うことをその
要旨とする。
【００７５】請求項３８の半導体メモリは、請求項３５
〜３７のいずれか１項に記載の半導体メモリにおいて、
前記各浮遊ゲート電極の上部に形成された突起部を備え
たことをその要旨とする。請求項３９の半導体メモリ
は、請求項３５〜３８のいずれか１項に記載の半導体メ
モリにおいて、前記制御ゲートの一部はチャネル領域上
に配置され、選択ゲートを構成することをその要旨とす
る。
【００７６】請求項４０の半導体メモリは、請求項３６
〜３９のいずれか１項に記載の半導体メモリにおいて、
前記第２の浮遊ゲート電極に電荷を注入してデータを書
き込む際、前記第２のソース・ドレイン領域から第１の
ソース・ドレイン領域に向かってセル電流が流れ、前記
第２のソース・ドレイン領域と第２の浮遊ゲート電極と
の間の静電容量を介したカップリングにより前記チャネ
ル領域と第２の浮遊ゲート電極との間に高電界が生じ、
電子が加速されてホットエレクトロンとなり、前記第２
の浮遊ゲート電極へ注入されることにより第２の浮遊ゲ
ート電極に電荷が蓄積され、その電荷に対応したデータ
が書き込まれて記憶されることをその要旨とする。
【００７７】請求項４１の半導体メモリは、請求項３６
〜３９のいずれか１項に記載の半導体メモリにおいて、
前記第２の浮遊ゲート電極に電荷を注入してデータを書
き込む際、前記第１のソース・ドレイン領域は定電流源
を介して接地され、前記第２のソース・ドレイン領域に
は第１の電圧が印加され、前記制御ゲート電極には第１
の電圧より低い第２の電圧が印加され、前記第２のソー
ス・ドレイン領域から第１のソース・ドレイン領域に向
かってセル電流が流れ、前記第２のソース・ドレイン領
域と第２の浮遊ゲート電極との間の静電容量を介したカ
ップリングにより前記第２の浮遊ゲート電極の電位が持
ち上げられ、前記チャネル領域と第２の浮遊ゲート電極
の間に高電界が生じ、電子が加速されてホットエレクト
ロンとなり、前記第２の浮遊ゲート電極へ注入されるこ
とにより第２の浮遊ゲート電極に電荷が蓄積され、その
電荷に対応したデータが書き込まれて記憶され、前記第
１のソース・ドレイン領域と第１の浮遊ゲート電極との
間の静電容量を介したカップリングにより前記第１の浮
遊ゲート電極の電位が持ち上げられるものの、その電位
が低いことから第１の浮遊ゲート電極へ実質的にホット
エレクトロンが注入されることはないことをその要旨と
する。
【００７８】請求項４２の半導体メモリは、請求項３６
〜４１のいずれか１項に記載の半導体メモリにおいて、
前記第２の浮遊ゲート電極に電荷を注入してデータを書
き込む際に、第２の浮遊ゲート電極にデータを書き込む
際に必要な値のセル電流が流れるように、前記第１の浮
遊ゲート電極に蓄積される電荷量を設定しておくことを
その要旨とする。
【００７９】請求項４３の半導体メモリは、請求項４０
〜４２のいずれか１項に記載の半導体メモリにおいて、
前記セル電流の値と第２の浮遊ゲート電極へのホットエ
レクトロンの注入時間とを調整することにより、前記第
２の浮遊ゲート電極に蓄積される電荷量を調整し、前記
第２の浮遊ゲート電極に蓄積される電荷量を少なく設定
して過剰書き込み状態にならないようにすることをその
要旨とする。
【００８０】請求項４４の半導体メモリは、請求項４０
〜４２のいずれか１項に記載の半導体メモリにおいて、
前記セル電流の値と第２の浮遊ゲート電極へのホットエ
レクトロンの注入時間とを調整することにより、前記第
２の浮遊ゲート電極に蓄積される電荷量を調整し、前記
第２の浮遊ゲート電極に蓄積される電荷量を多く設定し
て過剰書き込み状態にし、前記第１の浮遊ゲート電極直
下のチャネル領域に前記セル電流の値に対応したリーク
電流が流れるように、前記第１の浮遊ゲート電極のゲー
ト長または基板の不純物濃度の少なくともいずれか一方
を設定しておくことをその要旨とする。
【００８１】請求項４５の半導体メモリは、請求項３６
〜３９のいずれか１項に記載の半導体メモリにおいて、
前記第１のソース・ドレイン領域と第１の浮遊ゲート電
極との間の静電容量を介したカップリングにより、前記
第１の浮遊ゲート電極に蓄積された電荷の有無に関係な
く、第１の浮遊ゲート電極直下のチャネル領域をオン状
態にし、前記第１のソース・ドレイン領域から第２のソ
ース・ドレイン領域に向かって流れるセル電流の値に基
づいて前記第２の浮遊ゲート電極に記憶されたデータの
値を読み出すことをその要旨とする。
【００８２】請求項４６の半導体メモリは、請求項３６
〜３９のいずれか１項に記載の半導体メモリにおいて、
前記第１のソース・ドレイン領域と第１の浮遊ゲート電
極との間の静電容量を介したカップリングにより、前記
第１の浮遊ゲート電極に蓄積された電荷の有無に関係な
く、前記第１の浮遊ゲート電極直下のチャネル領域はオ
ン状態になり、消去状態にある前記第２の浮遊ゲート電
極直下のチャネル領域はオン状態になっており、書き込
み状態にある前記第２の浮遊ゲート電極直下のチャネル
領域はオフ状態に近くなっており、前記第１のソース・
ドレイン領域から第２のソース・ドレイン領域に向かっ
て流れるセル電流は、前記第２の浮遊ゲート電極が消去
状態にある場合の方が書き込み状態にある場合よりも大
きくなることから、そのセル電流の値に基づいて前記第
２の浮遊ゲート電極に記憶されたデータの値を読み出す
ことをその要旨とする。
【００８３】請求項４７の半導体メモリは、請求項３６
〜３９のいずれか１項に記載の半導体メモリにおいて、
前記第１のソース・ドレイン領域には第３の電圧が印加
され、前記第２のソース・ドレイン領域には第３の電圧
より低い第４の電圧が印加され、前記制御ゲート電極に
は第５の電圧が印加され、前記第１のソース・ドレイン
領域と第１の浮遊ゲート電極との間の静電容量を介した
カップリングにより前記第１の浮遊ゲート電極の電位が
持ち上げられ、第１の浮遊ゲート電極に蓄積された電荷
の有無に関係なく、前記第１の浮遊ゲート電極直下のチ
ャネル領域はオン状態になり、消去状態にある前記第２
の浮遊ゲート電極には実質的に電荷が蓄積されておら
ず、書き込み状態にある前記第２の浮遊ゲート電極には
電荷が蓄積されており、消去状態にある前記第２の浮遊
ゲート電極直下のチャネル領域はオン状態になってお
り、書き込み状態にある前記第２の浮遊ゲート電極直下
のチャネル領域はオフ状態に近くなっており、前記第１
のソース・ドレイン領域から第２のソース・ドレイン領
域に向かって流れるセル電流は、前記第２の浮遊ゲート
電極が消去状態にある場合の方が書き込み状態にある場
合よりも大きくなることから、そのセル電流の値に基づ
いて第２の浮遊ゲート電極に記憶されたデータの値を読
み出すことをその要旨とする。
【００８４】請求項４８の半導体メモリは、請求項３６
〜３９のいずれか１項に記載の半導体メモリにおいて、
前記第１および第２のソース・ドレイン領域には第６の
電圧が印加され、前記制御ゲート電極には第６の電圧よ
りも高い第７の電圧が印加され、前記第１および第２の
ソース・ドレイン領域と強くカップリングしている第１
および第２の浮遊ゲート電極により、前記第１および第
２の浮遊ゲート電極の電位は第６の電圧からあまり変化
せず、前記制御ゲート電極と第１および第２の浮遊ゲー
ト電極との電位差が大きくなり、前記制御ゲート電極と
第１および第２の浮遊ゲート電極との間に高電界が生
じ、ファウラー・ノルドハイム・トンネル電流が流れる
ことから、前記第１および第２の浮遊ゲート電極中の電
子が制御ゲート電極側へ引き抜かれて、前記第１および
第２の浮遊ゲート電極に記憶されたデータの消去が行わ
れることをその要旨とする。
【００８５】請求項４９の半導体メモリは、請求項４８
に記載の半導体メモリにおいて、前記第１および第２の
浮遊ゲート電極中の電子が制御ゲート電極側へ引き抜か
れる際に、前記各浮遊ゲート電極の上部に形成された突
起部から電子が飛び出して制御ゲート電極側へ移動する
ことをその要旨とする。請求項５０のトランジスタアレ
イの製造方法は、半導体基板上にゲート絶縁膜を介して
形成された第１および第２のソース・ドレイン領域と、
第１および第２のソース・ドレイン領域の間に挟まれた
チャネル領域と、チャネル領域上に併置された第１およ
び第２の浮遊ゲート電極と、第１および第２の浮遊ゲー
ト電極の上にトンネル絶縁膜を介して形成され、第１お
よび第２の浮遊ゲート電極によって共有された制御ゲー
ト電極とを備えたトランジスタが複数個マトリックス状
に配置されて構成され、行方向に配列された各トランジ
スタの制御ゲート電極によって共通のワード線が形成さ
れ、列方向に配列された各トランジスタのソース・ドレ
イン領域によって共通のビット線が形成されたトランジ
スタアレイを製造するに際して、半導体基板上にゲート
絶縁膜を形成する工程と、ゲート絶縁膜上に第１の導電
膜を形成する工程と、第１の導電性膜をエッチングして
浮遊ゲート電極と成る第１の膜を形成する工程と、第１
の膜はソース・ドレイン領域と平行に配置された第１お
よび第２の浮遊ゲート電極間を連続させた形状を有し、
第１の膜の両側壁が第１および第２の浮遊ゲート電極の
両側壁となることと、半導体基板の表面に不純物イオン
を注入してソース領域・ドレイン領域を形成する工程
と、上記の工程で形成されたデバイスの全面にトンネル
絶縁膜を形成する工程と、上記の工程で形成されたデバ
イスの全面に第２の導電膜を形成する工程と、第２の導
電膜とトンネル絶縁膜と第１の膜とを同時にエッチング
することにより、第２の導電膜から制御ゲート電極を形
成し、第１の膜から第１および第２の浮遊ゲート電極を
形成する工程と、を備えたことをその要旨とする。
【００８６】請求項５１の半導体メモリは、請求項５０
に記載のトランジスタアレイの製造方法によって製造さ
れたトランジスタアレイをメモリセルアレイとして用い
ることをその要旨とする。請求項５２のトランジスタア
レイは、請求項１６〜１８のいずれか１項に記載のトラ
ンジスタアレイにおいて、制御ゲート電極とワード線と
が同一層からなることをその要旨とする。
【００８７】
【発明の実施の形態】
（第１実施形態）以下、本発明を具体化した第１実施形
態を図面に従って説明する。図１（ａ）は、本実施形態
のメモリセル１を用いたフラッシュＥＥＰＲＯＭ１０１
のメモリセルアレイ１０２の一部断面図である。
【００８８】メモリセル（トランジスタ）１は、２つの
ソース・ドレイン領域３、チャネル領域４、２つの浮遊
ゲート電極５，６、制御ゲート電極７から構成されてい
る。Ｐ型単結晶シリコン基板２上にＮ型のソース・ドレ
イン領域３が形成されている。対称構造の２つのソース
・ドレイン領域３に挟まれたチャネル領域４上に、ゲー
ト絶縁膜８を介して、同一寸法形状の２つの浮遊ゲート
電極５，６が並べられて形成されている。各浮遊ゲート
電極５，６上にＬＯＣＯＳ法によって形成された絶縁膜
９およびトンネル絶縁膜１０を介して制御ゲート電極７
が形成されている。絶縁膜９により、各浮遊ゲート電極
５，６の上部には突起部５ａ，６ａが形成されている。
【００８９】ここで、制御ゲート電極７の一部は、各絶
縁膜８，１０を介してチャネル領域４上に配置され、選
択ゲート１１を構成している。その選択ゲート１１を挟
む各ソース・ドレイン領域３と選択ゲート１１とによ
り、選択トランジスタ１２が構成される。すなわち、メ
モリセル１は、浮遊ゲート電極５，６および制御ゲート
電極７と各ソース・ドレイン領域３とから構成される２
つのトランジスタと、当該各トランジスタ間に形成され
た選択トランジスタ１２とが直列に接続された構成をと
る。
【００９０】メモリセルアレイ（トランジスタアレイ）
１０２は、基板２上に形成された複数のメモリセル１に
よって構成されている。基板２上の占有面積を小さく抑
えることを目的に、隣合う各メモリセル１は、ソース・
ドレイン領域３を共通にして配置されている。図１
（ｂ）は、メモリセルアレイ１０２の一部平面図であ
る。尚、図１（ａ）は、図１（ｂ）におけるＹ−Ｙ線断
面図である。
【００９１】基板２上にはフィールド絶縁膜１３が形成
され、そのフィールド絶縁膜１３によって各メモリセル
１間の素子分離が行われている。図１（ｂ）の縦方向に
配置された各メモリセル１のソース・ドレイン領域３は
共通になっており、そのソース・ドレイン領域３によっ
てビット線が形成されている。また、図１（ｂ）の横方
向に配置された各メモリセル１の制御ゲート電極７は共
通になっており、その制御ゲート電極７によってワード
線が形成されている。
【００９２】図２に、メモリセル１を用いたフラッシュ
ＥＥＰＲＯＭ１０１の全体構成を示す。メモリセルアレ
イ１０２は、複数のメモリセル１がマトリックス状に配
置されて構成されている。行方向に配列された各メモリ
セル１の制御ゲート電極７により、共通のワード線ＷＬ
1〜ＷＬnが形成されている。列方向に配列された各メモ
リセル１のソース・ドレイン領域３により、共通のビッ
ト線ＢＬ1〜ＢＬnが形成されている。
【００９３】つまり、メモリセルアレイ１０２は、共通
のワード線ＷＬ1〜ＷＬnに接続された各メモリセル１の
浮遊ゲート電極５，６が直列に配置され、その回路が共
通のビット線ＢＬ1〜ＢＬnに並列に接続されて成るＡＮ
Ｄ−ＮＯＲ型構成をとる。各ワード線ＷＬ1〜ＷＬnはロ
ウデコーダ１０３に接続され、各ビット線ＢＬ1〜ＢＬn
はカラムデコーダ１０４に接続されている。
【００９４】外部から指定されたロウアドレスおよびカ
ラムアドレスは、アドレスピン１０５に入力される。そ
のロウアドレスおよびカラムアドレスは、アドレスピン
１０５からアドレスバッファ１０６を介してアドレスラ
ッチ１０７へ転送される。アドレスラッチ１０７でラッ
チされた各アドレスのうち、ロウアドレスはロウデコー
ダ１０３へ転送され、カラムアドレスはカラムデコーダ
１０４へ転送される。
【００９５】尚、アドレスラッチ１０７は、適宜省略し
てもよい。ロウデコーダ１０３は、アドレスラッチ１０
７でラッチされたロウアドレスに対応した１本のワード
線ＷＬ1〜ＷＬn（例えば、ＷＬm（図示略））を選択
し、各ワード線ＷＬ1〜ＷＬnの電位を後記する各動作モ
ードに対応して制御する。つまり、各ワード線ＷＬ1〜
ＷＬnの電位を制御することにより、各メモリセル１の
制御ゲート電極７の電位が制御される。
【００９６】カラムデコーダ１０４は、アドレスラッチ
１０７でラッチされたカラムアドレスに対応した１本の
ビット線ＢＬ1〜ＢＬn（例えば、ＢＬm（図示略））を
選択するために、各ビット線ＢＬ1〜ＢＬnの電位または
オープン状態を、後記する各動作モードに対応して制御
する。つまり、各ビット線ＢＬ1〜ＢＬnの電位またはオ
ープン状態を制御することにより、各メモリセル１のソ
ース・ドレイン領域３の電位またはオープン状態が制御
される。
【００９７】外部から指定されたデータは、データピン
１０８に入力される。そのデータは、データピン１０８
から入力バッファ１０９を介してカラムデコーダ１０４
へ転送される。カラムデコーダ１０４は、各ビット線Ｂ
Ｌ1〜ＢＬnの電位またはオープン状態を、そのデータに
対応して後記するように制御する。任意のメモリセル１
から読み出されたデータは、ビット線ＢＬ1〜ＢＬnから
カラムデコーダ１０４を介してセンスアンプ１１０へ転
送される。センスアンプ１１０は電流センスアンプであ
る。カラムデコーダ１０４は、選択したビット線ＢＬ1
〜ＢＬnとセンスアンプ１１０とを接続する。センスア
ンプ１１０で判別されたデータは、出力バッファ１１１
からデータピン１０８を介して外部へ出力される。
【００９８】尚、上記した各回路（１０３〜１１１）の
動作は制御コア回路１１２によって制御される。次に、
フラッシュＥＥＰＲＯＭ１０１の各動作モード（書き込
み動作、読み出し動作、消去動作）について、図３〜図
８を参照して説明する。尚、図３，図５，図７は図１
（ａ）の要部だけを図示したものであり、図４，図６，
図８は図２の要部だけを図示したものである。
【００９９】（ａ）書き込み動作（図３および図４参
照） ワード線ＷＬmと各ビット線ＢＬm，ＢＬm+1との交点に
接続されたメモリセル１（以下、「１m(m)」と表記す
る）が選択され、そのメモリセル１m(m)の各浮遊ゲート
電極５，６のうち、浮遊ゲート電極６にデータを書き込
む場合について説明する。
【０１００】メモリセル１m(m)の各ソース・ドレイン領
域３のうち、浮遊ゲート電極５に近い側のソース・ドレ
イン領域３（以下、「３ａ」と表記する）に対応するビ
ット線ＢＬmは、センスアンプ１１０内に設けられた定
電流源１１０ａを介して接地され、その電位は約１．２
Ｖにされる。メモリセル１m(m)の各ソース・ドレイン領
域３のうち、浮遊ゲート電極６に近い側のソース・ドレ
イン領域３（以下、「３ｂ」と表記する）に対応するビ
ット線ＢＬm+1の電位は１０Ｖにされる。
【０１０１】また、選択されたメモリセル１m(m)以外の
各メモリセル１のソース・ドレイン領域３に対応する各
ビット線（ＢＬ1…ＢＬm-1，ＢＬm+2…ＢＬn）の電位は
３Ｖにされる。メモリセル１m(m)の制御ゲート電極７に
対応するワード線ＷＬmの電位は２Ｖにされる。また、
選択されたメモリセル１m(m)以外の各メモリセル１の制
御ゲート電極７に対応する各ワード線（ＷＬ1…ＷＬm-
1，ＷＬm+2…ＷＬn）の電位は０Ｖにされる。
【０１０２】メモリセル１m(m)において、選択トランジ
スタ１２の閾値電圧Ｖｔｈは約０．５Ｖである。従っ
て、メモリセル１m(m)では、ソース・ドレイン領域３ａ
中の電子が反転状態のチャネル領域４中へ移動する。そ
のため、ソース・ドレイン領域３ｂからソース・ドレイ
ン領域３ａに向かってセル電流Ｉｗが流れる。一方、ソ
ース・ドレイン領域３ｂの電位は１０Ｖであるため、ソ
ース・ドレイン領域３ｂと浮遊ゲート電極６との間の静
電容量を介したカップリングにより、浮遊ゲート電極６
の電位が持ち上げられて１０Ｖに近くなる。そのため、
チャネル領域４と浮遊ゲート電極６の間には高電界が生
じる。従って、チャネル領域４中の電子は加速されてホ
ットエレクトロンとなり、図３の矢印Ｃに示すように、
浮遊ゲート電極６へ注入される。その結果、メモリセル
１m(m)の浮遊ゲート電極６に電荷が蓄積され、１ビット
のデータが書き込まれて記憶される。
【０１０３】このとき、ソース・ドレイン領域３ａと浮
遊ゲート電極５との間の静電容量を介したカップリング
により、浮遊ゲート電極５の電位が持ち上げられて約
１．２Ｖに近くなる。しかし、この程度の低い電位で
は、浮遊ゲート電極５へ実質的にホットエレクトロンが
注入されることはない。つまり、メモリセル１m(m)にお
いては、浮遊ゲート電極６だけにホットエレクトロンが
注入される。
【０１０４】また、ワード線ＷＬmと各ビット線ＢＬm-
1，ＢＬmとの交点に接続されたメモリセル１（以下、
「１m(m-1)」と表記する）のソース・ドレイン領域３間
にもセル電流Ｉｗが流れる。しかし、メモリセル１m(m-
1)において、ビット線ＢＬm-1に対応するソース・ドレ
イン領域３の電位は３Ｖであるため、各浮遊ゲート電極
５，６の電位が持ち上げられることはない。そのため、
メモリセル１m(m-1)の各浮遊ゲート電極５，６へホット
エレクトロンが注入されることはなく、メモリセル１m
(m-1)にデータが書き込まれることはない。
【０１０５】そして、ワード線ＷＬmと各ビット線ＢＬm
+1，ＢＬm+2との交点に接続されたメモリセル１（以
下、「１m(m+1)」と表記する）については、ビット線Ｂ
Ｌm+2に対応するソース・ドレイン領域３の電位が３Ｖ
であり、制御ゲート電極７（ワード線ＷＬm）の電位
（＝２Ｖ）より高いため、各ソース・ドレイン領域３間
にセル電流が流れない。そのため、メモリセル１m(m+1)
の各浮遊ゲート電極５，６へホットエレクトロンが注入
されることはなく、メモリセル１m(m+1)にデータが書き
込まれることはない。
【０１０６】尚、ワード線ＷＬmに接続されたメモリセ
ル１m(m)，１m(m-1)，１m(m+1)以外の各メモリセル１に
ついても、メモリセル１m(m+1)と同様の理由により、デ
ータが書き込まれることはない。従って、前記した書き
込み動作は、選択されたメモリセル１m(m)の浮遊ゲート
電極６だけに行われる。
【０１０７】ここで、ソース・ドレイン領域３ｂ，３ａ
間に流れるセル電流Ｉｗの値と、書き込み動作の時間
（浮遊ゲート電極６へのホットエレクトロンの注入時
間）とを最適化することにより、メモリセル１m(m)の浮
遊ゲート電極６に蓄積される電荷量を最適化する。具体
的には、メモリセル１m(m)の浮遊ゲート電極６に蓄積さ
れる電荷量を、従来のメモリセル２０１の浮遊ゲート電
極２０６に蓄積される電荷量に比べて少なく設定し、過
剰書き込み状態にならないようにする。書き込み動作に
おいて、従来のメモリセル２０１のソース領域２０３の
電位が１２Ｖに設定されているのに対し、本実施形態の
メモリセル１m(m)のソース・ドレイン領域３ｂ（ビット
線ＢＬm+1）の電位が１０Ｖと低く設定されているの
は、過剰書き込み状態にならないようにするためであ
る。
【０１０８】ところで、メモリセル１m(m)の浮遊ゲート
電極６にデータを書き込む場合に、既に浮遊ゲート電極
５にデータが書き込まれている場合がある。この場合
に、浮遊ゲート電極５に多量の電荷が蓄積されて過剰書
き込み状態になっていると、浮遊ゲート電極５直下のチ
ャネル領域４が完全なオフ状態になり、ソース・ドレイ
ン領域３ｂ，３ａ間にセル電流Ｉｗが流れなくなる。そ
こで、浮遊ゲート電極５にデータを書き込む際にも、前
記した浮遊ゲート電極６の場合と同様に、浮遊ゲート電
極５に蓄積される電荷量を少なくし、過剰書き込み状態
にならないようにする。そうすれば、浮遊ゲート電極５
にデータが書き込まれている場合でも、浮遊ゲート電極
５直下のチャネル領域４が完全なオフ状態になることは
なく、ソース・ドレイン領域３ｂ，３ａ間にセル電流Ｉ
ｗが流れる。
【０１０９】逆に言えば、浮遊ゲート電極６にデータを
書き込む際に必要な値のセル電流Ｉｗが流れるように、
浮遊ゲート電極５に蓄積される電荷量を設定しておくわ
けである。つまり、前記した浮遊ゲート電極６に蓄積さ
れる電荷量を、浮遊ゲート電極５にデータを書き込む際
に必要な値のセル電流Ｉｗが流れる程度に少なく設定し
ておくわけである。
【０１１０】尚、メモリセル１m(m)の浮遊ゲート電極５
にデータを書き込む場合は、ソース・ドレイン領域３ｂ
に対応するビット線ＢＬm+1がセンスアンプ１１０内に
設けられた定電流源１１０ａを介して接地され、ソース
・ドレイン領域３ａに対応するビット線ＢＬmの電位が
１０Ｖにされる。その他の電位条件については、メモリ
セル１m(m)の浮遊ゲート電極６にデータを書き込む場合
と同様である。
【０１１１】従って、この書き込み動作は、選択された
１つのメモリセル１について、その各浮遊ゲート電極
５，６毎に行うことができる。 （ｂ）読み出し動作（図５および図６参照） メモリセル１m(m)が選択され、そのメモリセル１m(m)の
各浮遊ゲート電極５，６のうち、浮遊ゲート電極６から
データが読み出される場合について説明する。
【０１１２】メモリセル１m(m)のソース・ドレイン領域
３ａに対応するビット線ＢＬmの電位は３Ｖにされる。
メモリセル１m(m)のソース・ドレイン領域３ｂに対応す
るビット線ＢＬm+1の電位は０Ｖにされる。また、選択
されたメモリセル１m(m)以外の各メモリセル１のソース
・ドレイン領域３に対応する各ビット線（ＢＬ1…ＢＬm
-1，ＢＬm+2…ＢＬn）は、オープン状態にされる。
【０１１３】メモリセル１m(m)の制御ゲート電極７に対
応するワード線ＷＬmの電位は４Ｖにされる。また、選
択されたメモリセル１m(m)以外の各メモリセル１の制御
ゲート電極７に対応する各ワード線（ＷＬ1…ＷＬm+1，
ＷＬm+2…ＷＬn）の電位は０Ｖにされる。メモリセル１
m(m)において、ソース・ドレイン領域３ａが３Ｖにされ
ると、ソース・ドレイン領域３ａと浮遊ゲート電極５と
の間の静電容量を介したカップリングにより、浮遊ゲー
ト電極５の電位が持ち上げられて３Ｖに近くなる。その
結果、浮遊ゲート電極５に蓄積された電荷の有無に関係
なく、浮遊ゲート電極５直下のチャネル領域４はオン状
態になる。
【０１１４】後記するように、消去状態にある浮遊ゲー
ト電極６には電荷が蓄積されていない。それに対して、
前記したように、書き込み状態にある浮遊ゲート電極６
には電荷が蓄積されている。従って、消去状態にある浮
遊ゲート電極６直下のチャネル領域４はオン状態になっ
ており、書き込み状態にある浮遊ゲート電極６直下のチ
ャネル領域４はオフ状態に近くなっている。
【０１１５】そのため、制御ゲート電極７に４Ｖが印加
されたとき、ソース・ドレイン領域３ａからソース・ド
レイン領域３ｂに向かって流れるセル電流Ｉｒは、浮遊
ゲート電極６が消去状態にある場合の方が、書き込み状
態にある場合よりも大きくなる。このセル電流Ｉｒの値
をセンスアンプ１１０で検出することにより、メモリセ
ル１m(m)の浮遊ゲート電極６に記憶されたデータの値を
読み出すことができる。例えば、消去状態の浮遊ゲート
電極６のデータの値を「１」、書き込み状態の浮遊ゲー
ト電極６のデータの値を「０」として読み出しを行う。
尚、この場合、センスアンプ１１０をソース・ドレイン
領域３ｂ側に接続して、セル電流Ｉｒを検出してもよ
い。
【０１１６】尚、メモリセル１m(m)の浮遊ゲート電極５
からデータを読み出す場合は、ソース・ドレイン領域３
ｂに対応するビット線ＢＬm+1の電位が３Ｖにされ、ソ
ース・ドレイン領域３ａに対応するビット線ＢＬmの電
位が０Ｖにされる。その他の電位条件またはオープン状
態については、メモリセル１m(m)の浮遊ゲート電極６か
らデータを読み出す場合と同様である。
【０１１７】つまり、選択されたメモリセル１m(m)につ
いて、その各浮遊ゲート電極５，６のいずれか一方に、
消去状態のデータ値「１」と、書き込み状態のデータ値
「０」の２値（＝１ビット）を記憶させ、そのデータ値
を読み出すことができる。 （ｃ）消去動作（図７または図８参照） ワード線ＷＬmに接続された全てのメモリセル１の各浮
遊ゲート電極５，６に記憶されたデータが消去される場
合について説明する。
【０１１８】全てのビット線ＢＬ1〜ＢＬnの電位は０Ｖ
にされる。ワード線ＷＬmの電位は１５Ｖにされる。ま
た、ワード線ＷＬm以外の各ワード線（ＷＬ1…ＷＬm+
1，ＷＬm+2…ＷＬn）の電位は０Ｖにされる。各ソース
・ドレイン領域３ａ，３ｂおよび基板２と各浮遊ゲート
電極５，６との間の静電容量と、制御ゲート電極７と各
浮遊ゲート電極５，６の間の静電容量とを比べると、前
者の方が圧倒的に大きい。つまり、各浮遊ゲート電極
５，６は、各ソース・ドレイン領域３ａ，３ｂおよび基
板２と強くカップリングしている。そのため、制御ゲー
ト電極７が１５Ｖ、各ソース・ドレイン領域３ａ，３ｂ
が０Ｖになっても、各浮遊ゲート電極５，６の電位は０
Ｖからあまり変化せず、制御ゲート電極７と各浮遊ゲー
ト電極５，６の電位差が大きくなり、制御ゲート電極７
と各浮遊ゲート電極５，６の間に高電界が生じる。
【０１１９】その結果、ＦＮトンネル電流が流れ、図７
の矢印Ｄに示すように、各浮遊ゲート電極５，６中の電
子が制御ゲート電極７側へ引き抜かれて、各メモリセル
１に記憶されたデータの消去が行われる。このとき、各
浮遊ゲート電極５，６には突起部５ａ，６ａが形成され
ているため、各浮遊ゲート電極５，６中の電子は突起部
５ａ，６ａから飛び出して制御ゲート電極７側へ移動す
る。従って、電子の移動が容易になり、各浮遊ゲート電
極５，６中の電子を効率的に引き抜くことができる。
【０１２０】尚、複数のワード線ＷＬ1〜ＷＬnを同時に
選択することにより、その各ワード線に接続されている
全てのメモリセル１に対して消去動作を行うこともでき
る。このように、メモリセルアレイ１０２を複数組のワ
ード線ＷＬ1〜ＷＬn毎の任意のブロックに分けてその各
ブロック単位でデータの消去を行う消去動作は、ブロッ
ク消去と呼ばれる。
【０１２１】次に、メモリセルアレイ１０２の製造方法
を図９〜図１２に従い順を追って説明する。尚、図９〜
図１２において、（ａ）〜（ｈ）はそれぞれ（ａ’）
（ｈ’）のＹ−Ｙ線断面図である。 工程１（図９（ａ）（ａ’）参照）；ＬＯＣＯＳ法を用
い、基板２上にフィールド絶縁膜１３を形成する。次
に、基板２上におけるフィールド絶縁膜１３の形成され
ていない部分（素子領域）に、熱酸化法を用いてシリコ
ン酸化膜から成るゲート絶縁膜８を形成する。続いて、
ゲート絶縁膜８上に浮遊ゲート電極５，６と成るドープ
ドポリシリコン膜２１を形成する。そして、ＬＰＣＶＤ
法を用い、ドープドポリシリコン膜２１の全面にシリコ
ン窒化膜２２を形成する。次に、シリコン窒化膜２２の
全面にフォトレジストを塗布した後、通常のフォトリソ
グラフィー技術を用いて、ソース・ドレイン領域３と平
行な浮遊ゲート電極５，６の両側壁を形成するためのエ
ッチング用マスク２３を形成する。
【０１２２】工程２（図９（ｂ）（ｂ’）参照）；エッ
チング用マスク２３を用いた異方性エッチングにより、
シリコン窒化膜２２をエッチングする。そして、エッチ
ング用マスク２３を剥離する。次に、ＬＯＣＯＳ法を用
い、エッチングされたシリコン窒化膜２２を酸化用マス
クとしてドープドポリシリコン膜２１を酸化すること
で、絶縁膜９を形成する。このとき、シリコン窒化膜２
２の端部に絶縁膜９の端部が侵入し、バーズビーク９ａ
が形成される。
【０１２３】工程３（図１０（ｃ）（ｃ’）参照）；シ
リコン窒化膜２２を除去する。次に、絶縁膜９をエッチ
ング用マスクとして用いた異方性エッチングにより、ド
ープドポリシリコン膜２１をエッチングして、浮遊ゲー
ト電極５，６と成る膜２４を形成する。この膜２４は、
ソース・ドレイン領域３と平行に配置された浮遊ゲート
電極５を連続させた形状を有すると共に、ソース・ドレ
イン領域３と平行に配置された浮遊ゲート電極６を連続
させた形状を有する。つまり、膜２４の両側壁が浮遊ゲ
ート電極５，６の両側壁となる。このとき、絶縁膜９の
端部にはバーズビーク９ａが形成されているため、膜２
４の上縁部はバーズビーク９ａの形状に沿って尖鋭にな
り、突起部５ａ，６ａが形成される。
【０１２４】工程４（図１０（ｄ）（ｄ’）参照）；上
記の工程で形成されたデバイスの全面にフォトレジスト
を塗布した後、通常のフォトリソグラフィー技術を用い
て、ソース・ドレイン領域３を形成するためのイオン注
入用マスク２５を形成する。次に、通常のイオン注入法
を用い、基板２の表面にＮ型不純物イオン（リンイオ
ン，ヒ素イオンなど）を注入してソース領域・ドレイン
領域３を形成する。その後、イオン注入用マスク２５を
剥離する。
【０１２５】このとき、イオン注入用マスク２５は、少
なくとも基板２上のソース・ドレイン領域３が形成され
ない部分を覆うように形成すると共に、膜２４上をはみ
出さないように形成する。その結果、ソース・ドレイン
領域３の位置は、膜２４の側壁（すなわち、浮遊ゲート
電極５，６の端部）によって規定される。 工程５（図１１（ｅ）（ｅ’）参照）；熱酸化法もしく
はＬＰＣＶＤ法またはこれらを併用し、上記の工程で形
成されたデバイスの全面に、シリコン酸化膜から成るト
ンネル絶縁膜１０を形成する。すると、積層された各絶
縁膜８，１０および各絶縁膜９，１０はそれぞれ一体化
される。
【０１２６】工程６（図１１（ｆ）（ｆ’）参照）；上
記の工程で形成されたデバイスの全面に、制御ゲート電
極７と成るドープドポリシリコン膜２６を形成する。
尚、各ドープドポリシリコン膜２１，２６の形成方法に
は以下のものがある。 方法１；ＬＰＣＶＤ法を用いてポリシリコン膜を形成す
る際に、原料ガスに不純物を含んだガスを混入する。
【０１２７】方法２；ＬＰＣＶＤ法を用いてノンドープ
のポリシリコン膜を形成した後に、ポリシリコン膜上に
不純物拡散源層（ＰＯＣｌ3など）を形成し、その不純
物拡散源層からポリシリコン膜に不純物を拡散させる。 方法３；ＬＰＣＶＤ法を用いてノンドープのポリシリコ
ン膜を形成した後に、不純物イオンを注入する。
【０１２８】工程７（図１２（ｇ）（ｇ’）参照）；上
記の工程で形成されたデバイスの全面にフォトレジスト
を塗布した後、通常のフォトリソグラフィー技術を用い
て、各浮遊ゲート電極５，６および制御ゲート電極７を
形成するためのエッチング用マスク２７を形成する。 工程８（図１２（ｈ）（ｈ’）参照）；エッチング用マ
スク２７を用いた異方性エッチングにより、ドープドポ
リシリコン膜２６，トンネル絶縁膜１０，絶縁膜９，膜
２４をエッチングガスを制御しながら同時にエッチング
する。これにより、ドープドポリシリコン膜２６から制
御ゲート電極７が形成され、膜２４から各浮遊ゲート電
極５，６が形成される。
【０１２９】そして、エッチング用マスク２７を剥離す
ると、メモリセルアレイ１０２が完成する。以上詳述し
たように、本実施形態によれば、以下の作用および効果
を得ることができる。 〔１〕メモリセル１は２つの浮遊ゲート電極５，６を有
し、各浮遊ゲート電極５，６は２つのソース・ドレイン
領域３に挟まれたチャネル領域４上に併置されている。
また、各浮遊ゲート電極５，６は、１つの制御ゲート電
極７を共有している。そして、１つのメモリセル１は、
各浮遊ゲート電極５，６毎にそれぞれ１ビットのデータ
を記憶することが可能であり、合計２ビットのデータを
記憶することができる。
【０１３０】従って、同一デザインルールにおいて、メ
モリセル１によれば、従来のメモリセル２０１に比べ、
１ビット当たりの基板上の専有面積を約６６％に縮小す
ることができる。すなわち、メモリセル１によれば、ス
タックトゲート型メモリセルに匹敵する高集積化が可能
になる。 〔２〕行方向に配列された各メモリセル１の制御ゲート
電極７により、共通のワード線ＷＬ1 〜ＷＬn が形成さ
れている。つまり、行方向に配列された各メモリセル１
の制御ゲート電極７は分離されることなく連続してい
る。
【０１３１】従って、従来技術における前記（１）の問
題を完全に回避することができる。 〔３〕上記〔２〕により、各浮遊ゲート電極５，６と制
御ゲート電極７の重ね合わせ寸法精度について考慮する
必要がなくなることから、従来技術における前記（２）
の問題を完全に回避することができる。 〔４〕本実施形態の前記工程８では、ドープドポリシリ
コン膜２６，トンネル絶縁膜１０，絶縁膜９，膜２４を
エッチングガスを制御しながら同時にエッチングするこ
とにより、ドープドポリシリコン膜２６から制御ゲート
電極７を形成し、膜２４から各浮遊ゲート電極５，６を
形成している。
【０１３２】〔５〕メモリセルアレイ１０２において、
列方向に配列された各メモリセル１のソース・ドレイン
領域３により、共通のビット線ＢＬ1〜ＢＬnが形成され
ている。そのため、メモリセルアレイ１０２において
は、従来のメモリセルアレイ３０２のようなビット線コ
ンタクト２１４を形成する必要がない。 〔６〕上記〔４〕〔５〕により、本実施形態のメモリセ
ルアレイ１０２は、従来の形態のメモリセルアレイ３０
２に比べて、構造が簡単で且つ製造が容易である。
【０１３３】〔７〕メモリセル１を用いたフラッシュＥ
ＥＰＲＯＭ１０１は、選択トランジスタ１２が設けられ
ているため、個々のメモリセル１にそれ自身を選択する
機能がある。つまり、消去動作時に浮遊ゲート電極５，
６から電荷を引き抜く際に電荷を過剰に抜き過ぎても、
選択ゲート１２によってチャネル領域４をオフ状態にす
ることができる。従って、過剰消去が発生したとして
も、選択トランジスタ１２によってメモリセル１のオン
・オフ状態を制御することができ、過剰消去が問題にな
らない。すなわち、メモリセル１の内部に設けられた選
択トランジスタ１２によって、そのメモリセル自身のオ
ン・オフ状態を選択することができる。
【０１３４】〔８〕書き込み動作において、メモリセル
１の浮遊ゲート電極５，６に蓄積される電荷量を最適化
するには、メモリセル１に消去状態と書き込み状態の２
値（＝１ビット）を記憶させるだけでなく、３値以上を
記憶させる技術（多値記憶技術）を応用すればよい。す
なわち、多値記憶技術では、書き込み動作時にメモリセ
ルの浮遊ゲート電極の電位を精密に制御することによっ
て書き込み状態を正確に制御することが必要不可欠であ
る。その浮遊ゲート電極の電位の制御技術を利用すれ
ば、書き込み動作時にメモリセル１の浮遊ゲート電極
５，６に蓄積される電荷量を最適化するのは容易であ
る。
【０１３５】
〔９〕書き込み動作において、過剰書き込
み状態を防止するために、メモリセル１m(m)のソース・
ドレイン領域３ｂ（ビット線ＢＬm+1）の電位が１０Ｖ
と低く設定されている。そのため、フラッシュＥＥＰＲ
ＯＭ１０１の電源電圧が３．３Ｖに低電圧化された場合
でも、チャージポンプの負荷が軽くなって、低電圧化に
容易に対応することができる。
【０１３６】それに対して、従来のメモリセル２０１で
は、書き込み動作におけるソース領域２０３の電位が１
２Ｖに設定されている。そのため、フラッシュＥＥＰＲ
ＯＭ３０１の電源電圧が３．３Ｖの場合には、チャージ
ポンプを用いてソース領域２０３へ供給する電圧（＝１
２Ｖ）を生成するのが難しく、当該電圧の生成に特別な
回路が要求されるため、回路構成が複雑になる。
【０１３７】〔１０〕メモリセル１のチャネル領域４の
長さは、従来のメモリセル２０１のチャネル領域２０５
に比べて長くなっている。そのため、チャネル領域４の
耐圧は、チャネル領域２０５の耐圧に比べて高くなる。
その結果、書き込み動作において、選択されたメモリセ
ル１以外のメモリセル１の各浮遊ゲート電極５，６には
データが書き込まれ難くなり、前記した書き込み動作の
作用および効果をより確実に得ることができる。
【０１３８】〔１１〕読み出し動作において、メモリセ
ル１のセル電流Ｉｒの値をセンスアンプ１１０によって
検出する際には、多値記憶技術を応用すればよい。すな
わち、多値記憶技術では、読み出し動作時にセル電流を
精密に検出することが必要不可欠である。そのセル電流
の検出技術を利用すれば、読み出し動作時にメモリセル
１のセル電流Ｉｒの値を精密に検出することができる。
【０１３９】〔１２〕書き込み動作において、メモリセ
ル１の浮遊ゲート電極５，６に蓄積される電荷量を少な
く設定し、過剰書き込み状態にならないようにしてあ
る。そのため、消去動作において、各浮遊ゲート電極
５，６から制御ゲート電極７側へ引き抜く電子の量が少
なくなる。 〔１３〕メモリセル１の各浮遊ゲート電極５，６の上部
に突起部５ａ，６ａが形成されている。消去動作におい
て、各浮遊ゲート電極５，６中の電子は、突起部５ａ，
６ａから飛び出して制御ゲート電極７側へ移動する。
【０１４０】それに対して、従来のメモリセル２０１で
は、消去動作において、浮遊ゲート電極２０６中の電子
は、１つの突起部２０６ａだけから飛び出して制御ゲー
ト電極２０７側へ移動する。従って、各浮遊ゲート電極
５，６，２０６に蓄積された電荷量が同じであれば、１
つの突起部から飛び出す電子の量は、メモリセル１の方
がメモリセル２０１よりも少なくなる。
【０１４１】〔１４〕上記〔１２〕〔１３〕により、ト
ンネル絶縁膜１０を通過する電子の量を少なくすること
ができる。従来技術では、消去動作時にトンネル絶縁膜
２１０を通過する電子に起因して、メモリセル２０１の
動作寿命が短くなるという問題があった。すなわち、従
来技術の前記工程４におけるトンネル絶縁膜２１０の形
成初期には、自然酸化膜や構造遷移層などに起因する不
完全なシリコン酸化膜が形成される。この不完全なシリ
コン酸化膜には、完全なシリコン酸化物であるO-Si-O結
合だけでなく、O-Si-Oの形をとらないダングリングボン
ドが含まれている。
【０１４２】すなわち、従来技術の前記工程３から工程
４に移行する間に、浮遊ゲート電極２０６の側壁部が酸
素を含んだ外気に晒されるため、浮遊ゲート電極２０６
の側壁部の表面に自然酸化膜が形成される。その自然酸
化膜には、O-Si-Oの形をとらないダングリングボンドが
含まれている。また、ポリシリコン膜から成る浮遊ゲー
ト電極２０６と、シリコン酸化膜から成るトンネル絶縁
膜２１０との境界部分には構造遷移層が存在する。その
構造遷移層には、O-Si-Oの形をとらないダングリングボ
ンドが発生しやすい。
【０１４３】前記したように、消去動作時には、図２２
（ｃ）の矢印Ｂに示すように、浮遊ゲート電極２０６中
の電子が制御ゲート電極２０７側へ引き抜かれて、メモ
リセル２０１に記憶されたデータの消去が行われる。こ
のとき、電子が不完全なシリコン酸化膜を含むトンネル
絶縁膜２１０を通過するため、トンネル絶縁膜２１０に
は大きなストレスがかかることになる。
【０１４４】そのため、書き込み動作と消去動作を繰り
返すと、消去動作時にトンネル絶縁膜２１０に加わるス
トレスによって、不完全なシリコン酸化膜中に電子トラ
ップが形成される。その電子トラップは、浮遊ゲート電
極２０６から制御ゲート電極２０７への電子の移動を阻
害する。従って、書き込み回数および消去回数（すなわ
ち、データの書き換え回数）が増加するにつれて不完全
なシリコン酸化膜中の電子トラップも増加し、浮遊ゲー
ト電極２０６中の電子を十分に引き抜くことができなく
なる。
【０１４５】その結果、メモリセル２０１におけるデー
タの書き換え回数を増加させるのが難しくなり、メモリ
セル２０１の動作寿命が短くなるという問題がある。そ
して、メモリセル２０１の動作寿命が短くなると、フラ
ッシュＥＥＰＲＯＭ３０１の動作寿命も短くなる。それ
に対して、本実施形態においては、トンネル絶縁膜１０
を通過する電子の量を少なくすることが可能になるた
め、メモリセル１におけるデータの書き換え回数を増加
させることができる。その結果、メモリセル１の動作寿
命を長くして、フラッシュＥＥＰＲＯＭ１０１の動作寿
命をも長くすることができる。
【０１４６】（第２実施形態）以下、本発明を具体化し
た第２実施形態を図面に従って説明する。尚、本実施形
態において、第１実施形態と同じ構成部材については符
号を等しくしてその詳細な説明を省略する。図１３に、
本実施形態のフラッシュＥＥＰＲＯＭ１２０の要部構成
を示す。
【０１４７】本実施形態において、図６に示した第１実
施形態のフラッシュＥＥＰＲＯＭ１０１と異なるのは以
下の点だけである。 ｛１｝メモリセルアレイ１０２において、行方向に配列
された各メモリセル１のソース・ドレイン領域３が分離
されている。 ｛２｝メモリセルアレイ１０２において、列方向に配列
された各メモリセル１のソース・ドレイン領域３によ
り、行方向に配列された各メモリセル１毎に独立したビ
ット線ＢＬ1〜ＢＬnが形成されている。
【０１４８】つまり、メモリセル１m(m)の接続されたビ
ット線ＢＬmと、メモリセル１m(m-1)の接続されたビッ
ト線ＢＬm-1とが分離されている。また、メモリセル１m
(m)の接続されたビット線ＢＬm+1と、メモリセル１m(m+
1)の接続されたビット線ＢＬm+2とが分離されている。
このように構成された本実施形態によれば、第１実施形
態の作用および効果に加えて以下の作用および効果を得
ることができる。
【０１４９】第１実施形態では、読み出し動作におい
て、選択されたメモリセル１m(m)以外の各メモリセル１
のソース・ドレイン領域３に対応する各ビット線（ＢＬ
1…ＢＬm-1，ＢＬm+2…ＢＬn）がオープン状態にされて
も、当該各ビット線に充放電電流が流れる。そのため、
当該各ビット線が完全に充放電された後でないと、メモ
リセル１m(m)のセル電流Ｉｒの値をセンスアンプ１１０
で正確に検出することができない。つまり、オープン状
態にされる各ビット線の充放電に要する時間分だけ、若
干ではあるものの読み出し動作の速度が低下してしまう
恐れがある。
【０１５０】それに対して、本実施形態では、行方向に
配列された各メモリセル１毎に独立したビット線ＢＬ1
〜ＢＬnが設けられている。そのため、読み出し動作に
おいて、選択されたメモリセル１m(m)以外の各メモリセ
ル１のソース・ドレイン領域３に対応する各ビット線
（ＢＬ1…ＢＬm-1，ＢＬm+2…ＢＬn）がオープン状態に
されても、当該各ビット線に充放電電流が流れることは
ない。従って、本実施形態によれば、第１実施形態のよ
うなビット線ＢＬ1〜ＢＬnの充放電電流に起因する読み
出し動作の速度低下を防止することが可能になり、高速
な読み出し動作を実現することができる。
【０１５１】また、本実施形態では、行方向に配列され
た各メモリセル１毎に独立したビット線ＢＬ1〜ＢＬnが
設けられているため、選択されたメモリセル１毎に消去
動作を行うことができる。 （第３実施形態）以下、本発明を具体化した第３実施形
態を図面に従って説明する。尚、本実施形態において、
第２実施形態と同じ構成部材については符号を等しくし
てその詳細な説明を省略する。
【０１５２】図１４に、本実施形態のフラッシュＥＥＰ
ＲＯＭ１３０の要部構成を示す。本実施形態において、
第２実施形態のフラッシュＥＥＰＲＯＭ１２０と異なる
のは以下の点だけである。 ｛１｝メモリセルアレイ１０２は、各ビット線ＢＬ1〜
ＢＬnに対応し、行方向に複数のセルブロック１０２ａ
〜１０２ｚに分割されている。すなわち、セルブロック
１０２ｍは、各ビット線ＢＬm-3〜ＢＬm-1に接続された
各メモリセル１によって構成されている。また、セルブ
ロック１０２ｎは、各ビット線ＢＬm〜ＢＬm+2に接続さ
れた各メモリセル１によって構成されている。つまり、
各セルブロック１０２ａ〜１０２ｚはそれぞれ３本ずつ
のビット線ＢＬ1〜ＢＬnを備えている。
【０１５３】｛２｝各セルブロック１０２ａ〜１０２ｚ
において、列方向に配列された各メモリセル１のソース
・ドレイン領域３により、共通のビット線が形成されて
いる。 ｛３｝別々のセルブロック１０２ａ〜１０２ｚにおいて
は、行方向に配列された各メモリセル１のソース・ドレ
イン領域３が分離されている。また、隣合うセルブロッ
ク１０２ａ〜１０２ｚにおいては、列方向に配列された
各メモリセル１のソース・ドレイン領域３が分離され、
別々のビット線が形成されている。すなわち、各セルブ
ロック１０２ｍ，１０２ｎにおいて、独立した各ビット
線ＢＬm-1 ，ＢＬm に対応するソース・ドレイン領域３
が分離されている。
【０１５４】つまり、各メモリセル１m(m)，１m(m+1)は
共通のビット線ＢＬm+1 に接続され、各メモリセル１m
(m-2)，１m(m-1)は共通のビット線ＢＬm-2 に接続され
ている。そして、メモリセル１m(m)の接続されたビット
線ＢＬm と、メモリセル１m(m-1)の接続されたビット線
ＢＬm-1 とは分離されている。このように構成された本
実施形態によれば、第１実施形態の作用および効果に加
えて以下の作用および効果を得ることができる。
【０１５５】第２実施形態では、読み出し動作の速度は
速くなるものの、メモリセルアレイ１０２全体におい
て、行方向に配列された各メモリセル１毎に独立したビ
ット線に対応するソース・ドレイン領域３が形成されて
いるため、メモリセルアレイ１０２の面積が大きくな
る。それに対して、本実施形態では、隣合うセルブロッ
ク１０２ａ〜１０２ｚにおいて、列方向に配列された各
メモリセル１のソース・ドレイン領域３が分離され、別
々のビット線が形成されている。つまり、同じセルブロ
ック１０２ａ〜１０２ｚにおいては、第１実施形態と同
様に、列方向に配列された各メモリセル１のソース・ド
レイン領域３により、共通のビット線に対応するソース
・ドレイン領域３が形成されている。そのため、本実施
形態によれば、第２実施形態に比べて、メモリセルアレ
イ１０２の面積を小さくすることができる。
【０１５６】但し、本実施形態では、選択されたメモリ
セル１m(m)と隣接するメモリセル１m(m+1)に接続された
ビット線ＢＬm+2に充放電電流が流れる。しかし、その
他のビット線（ＢＬ1…ＢＬm-1，ＢＬm+3…ＢＬn）には
充放電電流が流れないため、第１実施形態に比べれば、
高速な読み出し動作が可能になる。また、本実施形態で
は、選択された１本のワード線ＷＬ1〜ＷＬnに接続され
た各メモリセル１のうち、選択された任意のセルブロッ
ク１０２ａ〜１０２ｚ内の全てのメモリセル１について
のみ消去動作を行うことができる。例えば、セルブロッ
ク１０２ｍ内の各メモリセル１m(m-2)，１m(m-1)につい
てのみ消去動作を行い、同じワード線ＷＬmに接続され
ているその他のメモリセル１については消去動作を行わ
ないようにすることができる。また、各セルブロック１
０２ｍ，１０２ｎ内の各メモリセル１m(m-2)，１m(m-
1)，１m(m)，１m(m+1)についてのみ消去動作を行い、同
じワード線ＷＬmに接続されているその他のメモリセル
１については消去動作を行わないようにすることができ
る。
【０１５７】（第４実施形態）以下、本発明を具体化し
た第４実施形態を図面に従って説明する。尚、本実施形
態において、第１実施形態と同じ構成部材については符
号を等しくしてその詳細な説明を省略する。図１５に、
本実施形態のフラッシュＥＥＰＲＯＭ１４０の要部構成
を示す。
【０１５８】本実施形態において、図６に示した第１実
施形態のフラッシュＥＥＰＲＯＭ１０１と異なるのは以
下の点だけである。 ｛１｝メモリセルアレイ１０２は、各ワード線ＷＬ1〜
ＷＬnに対応し、列方向に複数のセルブロック１０２α
〜１０２ωに分割されている。すなわち、セルブロック
１０２λは、各ワード線ＷＬm-1，ＷＬmに接続された各
メモリセル１によって構成されている。また、セルブロ
ック１０２μは、各ワード線ＷＬm+1，ＷＬm+2に接続さ
れた各メモリセル１によって構成されている。
【０１５９】｛２｝各セルブロック１０２α〜１０２ω
において、列方向に配列された各メモリセル１のソース
・ドレイン領域３により、共通のローカルショートビッ
ト線ＢＬｓ1〜ＢＬｓnが形成されている。 ｛３｝各ローカルショートビット線ＢＬｓ1〜ＢＬｓnと
平行に、各グローバルビット線ＢＬｇ1〜ＢＬｇnが配置
されている。グローバルビット線ＢＬｇ1〜ＢＬｇnは、
高融点金属を含む各種金属から成る配線層によって形成
されている。
【０１６０】｛４｝各セルブロック１０２α〜１０２ω
において、各ローカルショートビット線ＢＬｓ1〜ＢＬ
ｓnと各グローバルビット線ＢＬｇ1〜ＢＬｇnとは、Ｍ
ＯＳトランジスタ１４１を介して接続されている。ま
た、各セルブロック１０２α〜１０２ωにおいて、各ロ
ーカルショートビット線ＢＬｓ1〜ＢＬｓn毎に設けられ
た各ＭＯＳトランジスタ１４１のゲートは、共通のゲー
ト線Ｇ1〜Ｇnに接続されている。
【０１６１】すなわち、セルブロック１０２λにおい
て、各ローカルショートビット線ＢＬｓ1〜ＢＬｓn毎に
設けられた各ＭＯＳトランジスタ１４１のゲートは、共
通のゲート線Ｇm に接続されている。また、セルブロッ
ク１０２μにおいて、各ローカルショートビット線ＢＬ
ｓ1〜ＢＬｓn毎に設けられた各ＭＯＳトランジスタ１４
１のゲートは、共通のゲート線Ｇm+1に接続されてい
る。
【０１６２】｛５｝各ゲート線Ｇ1〜Ｇnはロウデコーダ
１０３に接続されている。ロウデコーダ１０３は、任意
のセルブロック１０２α〜１０２ω内のワード線ＷＬ1
〜ＷＬnが選択された場合に、当該セルブロック１０２
α〜１０２ωに対応するゲート線Ｇ1〜Ｇnを選択する。
その結果、選択されたゲート線Ｇ1〜Ｇnに接続された各
ＭＯＳトランジスタ１４１がオン状態となり、各ローカ
ルショートビット線ＢＬｓ1〜ＢＬｓnと各グローバルビ
ット線ＢＬｇ1〜ＢＬｇnとが接続される。
【０１６３】すなわち、セルブロック１０２λ内の各ワ
ード線のいずれかが選択された場合には、ゲート線Ｇm
が選択される。また、セルブロック１０２μ内の各ワー
ド線のいずれかが選択された場合には、ゲート線Ｇm+1
が選択される。このように構成された本実施形態によれ
ば、各メモリセル１のソース・ドレイン領域３によって
形成された各ローカルショートビット線ＢＬｓ1〜ＢＬ
ｓnが、各セルブロック１０２α〜１０２ω毎に独立し
て設けられている。そのため、各ローカルショートビッ
ト線ＢＬｓ1〜ＢＬｓnの長さは、第１実施形態のビット
線ＢＬ1〜ＢＬnの長さに比べて短くなる。また、各ロー
カルショートビット線ＢＬｓ1〜ＢＬｓnは、金属配線層
によって形成されたグローバルビット線ＢＬｇ1〜ＢＬ
ｇnによって裏打ちされた構造になっている。
【０１６４】従って、各ローカルショートビット線ＢＬ
ｓ1〜ＢＬｓnの静電容量が減少し、各ローカルショート
ビット線ＢＬｓ1〜ＢＬｓnの充放電に要する時間が短く
なるため、読み出し動作の速度を速くすることができ
る。尚、上記各実施形態は以下のように変更してもよ
く、その場合でも同様の作用および効果を得ることがで
きる。
【０１６５】（１）第１実施形態の書き込み動作におい
て、メモリセル１の浮遊ゲート電極５，６に蓄積される
電荷量を多く設定し、過剰書き込み状態にする。但し、
メモリセル１m(m)の浮遊ゲート電極６にデータを書き込
む際に、既に浮遊ゲート電極５が過剰書き込み状態にな
っており、浮遊ゲート電極５直下のチャネル領域４が完
全なオフ状態になっていると、ソース・ドレイン領域３
ｂ，３ａ間にセル電流Ｉｗが流れなくなる。
【０１６６】そこで、この場合には、浮遊ゲート電極
５，６直下のチャネル領域４に一定のリーク電流が流れ
るように、各浮遊ゲート電極５，６のゲート長または基
板２の不純物濃度の少なくともいずれか一方を設定して
おく。このようにすれば、浮遊ゲート電極５，６が過剰
書き込み状態になっていても、リーク電流により必要な
セル電流Ｉｗを得ることができる。
【０１６７】ところで、メモリセル１が微細化すると、
それに伴って各浮遊ゲート電極５，６のゲート長も小さ
くなり、チャネル領域４にリーク電流が流れやすくな
る。つまり、浮遊ゲート電極５，６を過剰書き込み状態
にする代わりに、チャネル領域４に一定のリーク電流を
流す方法は、メモリセル１が微細化した場合により有効
であるといえる。
【０１６８】（２）第３実施形態において、各セルブロ
ック１０２ａ〜１０２ｚが備えるビット線ＢＬ1〜ＢＬn
の数を４本以上にする。 （３）第５実施形態として、第２実施形態と第４実施形
態とを組み合わせて実施する。図１６に、その場合のフ
ラッシュＥＥＰＲＯＭ１５０の要部構成を示す。この場
合には、各実施形態の相乗作用により、読み出し動作の
さらなる高速化を図ることができる。
【０１６９】（４）第６実施形態として、第３実施形態
と第４実施形態とを組み合わせて実施する。図１７に、
その場合のフラッシュＥＥＰＲＯＭ１６０の要部構成を
示す。この場合には、各実施形態の相乗作用により、読
み出し動作のさらなる高速化を図ることができる。尚、
この場合において、２つのメモリセル１によって共有さ
れたローカルショートビット線（ＢＬｓｍ-2、ＢＬｓｍ
+1等）も、ＭＯＳトランジスタを介してグローバルビッ
ト線（図１７中点線）に接続されている。
【０１７０】（５）図１８は第７実施形態の作用を説明
するためのメモリセルアレイ１０２の一部断面図であ
る。この第７実施形態が第１実施形態と異なるのは、突
起部５ａ，６ａを設けていない点のみである。本第７実
施形態にあっては、書き込みおよび読み出し動作は第１
実施形態と同様である。消去動作において、各浮遊ゲー
ト電極５，６中の電子は、トンネル絶縁膜１０の薄い部
分を通過するように、浮遊ゲート電極５，６の側面又は
上角部から飛び出して制御ゲート電極７側へ移動する。
【０１７１】本第７実施形態のメモリセルアレイを製造
するには、図９（ａ）において、シリコン窒化膜２２に
代えてシリコン酸化膜を形成し、通常のフォトリソグラ
フィー技術およびエッチング技術を用いて、このシリコ
ン酸化膜と共に浮遊ゲート電極５，６となる膜２４を加
工する（この場合のエッチング用マスクは、図９（ａ）
に示すエッチング用マスクのパターンを逆にしたものを
用いる）。その後は、図１０（ｄ）以降と同様の工程を
行う。
【０１７２】本第７実施形態にあっては、上記したよう
に、第１実施形態に比べて図９（ｂ）に示す工程が不要
となり、工程数の簡略化を図ることができる。 （５）各絶縁膜８，１０を、酸化シリコン、窒酸化シリ
コン、窒化シリコンのうち少なくとも１つを主成分とす
る他の絶縁膜に置き代る。その絶縁膜の形成には、熱酸
化法、熱窒化法、熱酸窒化法、ＣＶＤ法のうち少なくと
も１つの方法を用いればよい。また、これらの異なる絶
縁膜を複数積層した構造に置き代える。
【０１７３】（６）各ゲート電極５〜７の材質をそれぞ
れ、ドープドポリシリコン以外の導電性材料（アモルフ
ァスシリコン、単結晶シリコン、高融点金属を含む各種
金属、金属シリサイドなど）に置き代える。 （７）Ｐ型単結晶シリコン基板２をＰ型ウェルに置き代
える。 （８）Ｐ型単結晶シリコン基板２をＮ型単結晶シリコン
基板またはＮ型ウェルに置き代え、ソース・ドレイン領
域３を形成するために注入する不純物イオンとしてＰ型
不純物イオン（ホウ素、インジウムなど）を用いる。
【０１７４】（９）グローバルビット線ＢＬｇ1〜ＢＬ
ｇnの材質を、金属以外の導電材料（ドープドポリシリ
コン、金属シリサイドなど）に置き代える。 （１０）多値記憶技術を利用し、各メモリセル１の各浮
遊ゲート電極５，６毎にそれぞれ３値以上のデータを記
憶させるようにする。 （１１）各実施形態において、書き込み動作時にベリフ
ァイ書き込み方式を用いる。
【０１７５】以上、各実施形態について説明したが、各
実施形態から把握できる請求項以外の技術的思想につい
て、以下にそれらの効果と共に記載する。 （イ）請求項１〜５のいずれか１項に記載のトランジス
タにおいて、浮遊ゲート電極上にＬＯＣＯＳ法によって
形成された絶縁膜が形成されたトランジスタ。 （ロ）請求項２１に記載のトランジスタアレイの製造方
法において、ＬＯＣＯＳ法を用いて前記第１の導電膜上
に絶縁膜を形成する工程を備えたトランジスタアレイの
製造方法。
【０１７６】上記（イ）（ロ）のようにすれば、浮遊ゲ
ート電極の上部に突起部を形成することができる。とこ
ろで、本明細書において、発明の構成に係る部材は以下
のように定義されるものとする。 （ａ）半導体基板とは、単結晶シリコン半導体基板だけ
でなく、ウェル、単結晶シリコン膜、多結晶シリコン
膜、非晶質シリコン膜、化合物半導体基板、化合物半導
体膜をも含むものとする。
【０１７７】（ｂ）導電膜とは、ドープドポリシリコン
膜だけでなく、アモルファスシリコン膜、単結晶シリコ
ン膜、高融点金属を含む各種金属膜、金属シリサイド膜
などのあらゆる導電材料膜をも含むものとする。 （ｃ）浮遊ゲート電極と基板との間の静電容量とは、浮
遊ゲート電極と、基板に形成されているソース・ドレイ
ン領域及びチャネル領域の一方又は双方との間の静電容
量をも含むものとする。
【０１７８】（ｄ）書き込み動作において、一方の浮遊
ゲート電極にデータを書き込む際に必要な値のセル電流
が流れるように、他方の浮遊ゲート電極に蓄積される電
荷量を設定しておくこととは、この場合、電荷量がゼロ
であることも含むものとする。
【０１７９】
【発明の効果】本発明によれば、書き込み特性にバラツ
キがなく、微細化が可能で、過剰消去の問題が少なく、
構造が簡単なトランジスタを提供することができる。本
発明によれば、書き込み特性にバラツキがなく、微細化
が可能で、過剰消去の問題が少なく、構造が簡単なトラ
ンジスタから成るトランジスタアレイを提供することが
できる。
【０１８０】本発明によれば、書き込み特性にバラツキ
がなく、微細化が可能で、過剰消去の問題が少なく、構
造が簡単なトランジスタから成るメモリセルを用いた半
導体メモリを提供することができる。本発明によれば、
書き込み特性にバラツキが少なく、微細化が可能で、過
剰消去の問題がなく、構造が簡単なトランジスタから成
るトランジスタアレイの製造方法を提供することができ
る。
【図面の簡単な説明】
【図１】図１（ｂ）は第１実施形態の一部平面図、図１
（ａ）は図１（ｂ）のＹ−Ｙ線断面図。
【図２】第１実施形態のブロック回路図。
【図３】第１実施形態の作用を説明するための要部断面
図。
【図４】第１実施形態の作用を説明するための要部回路
図。
【図５】第１実施形態の作用を説明するための要部断面
図。
【図６】第１実施形態の作用を説明するための要部回路
図。
【図７】第１実施形態の作用を説明するための要部断面
図。
【図８】第１実施形態の作用を説明するための要部回路
図。
【図９】図９（ａ’）図９（ｂ’）は第１実施形態の製
造方法を説明するための要部平面図。図９（ａ）図９
（ｂ）は図９（ａ’）図９（ｂ’）のＹ−Ｙ線断面図。
【図１０】図１０（ｃ’）図１０（ｄ’）は第１実施形
態の製造方法を説明するための要部平面図。図１０
（ｃ）図１０（ｄ）は図１０（ｃ’）図１０（ｄ’）の
Ｙ−Ｙ線断面図。
【図１１】図１１（ｅ’）図１１（ｆ’）は第１実施形
態の製造方法を説明するための要部平面図。図１１
（ｅ）図１１（ｆ）は図１１（ｅ’）図１１（ｆ’）の
Ｙ−Ｙ線断面図。
【図１２】図１２（ｇ’）図１２（ｈ’）は第１実施形
態の製造方法を説明するための要部平面図。図１２
（ｇ）図１２（ｈ）は図１２（ｇ’）図１２（ｈ’）の
Ｙ−Ｙ線断面図。
【図１３】第２実施形態の要部回路図。
【図１４】第３実施形態の要部回路図。
【図１５】第４実施形態の要部回路図。
【図１６】第５実施形態の要部回路図。
【図１７】第６実施形態の要部回路図。
【図１８】第７実施形態の要部断面図。
【図１９】従来の形態の概略断面図。
【図２０】図２０（ｂ）は従来の形態の一部平面図、図
２０（ａ）は図２０（ｂ）のＸ−Ｘ線断面図。
【図２１】従来の形態のブロック回路図。
【図２２】従来の形態の作用を説明するための要部断面
図。
【図２３】従来の形態の製造方法を説明するための要部
断面図。
【図２４】従来の形態の製造方法を説明するための要部
断面図。
【図２５】従来の形態の製造方法を説明するための要部
断面図。
【図２６】従来の形態の作用を説明するための要部断面
図。
【符号の説明】
１…メモリセル（トランジスタ） ２…半導体基板としての単結晶シリコン基板 ３…ソース・ドレイン領域 ４…チャネル領域 ５，６…浮遊ゲート電極 ５ａ，６ａ…突起部 ７…制御ゲート電極 ８…ゲート絶縁膜 １０…トンネル絶縁膜 ２１…第１の導電膜としてのドープドポリシリコン膜 ２４…第１の膜 ２６…第２の導電膜としてのドープドポリシリコン膜 １０１，１２０，１３０，１４０，１５０，１６０…不
揮発性半導体メモリとしてのフラッシュＥＥＰＲＯＭ １０２…メモリセルアレイ（トランジスタアレイ） １０２ａ〜１０２ｚ，１０２α〜１０２ω…セルブロッ
ク １４１…スイッチング素子としてのＭＯＳトランジスタ ＷＬ1 〜ＷＬm 〜ＷＬn …ワード線 ＢＬ1 〜ＢＬm 〜ＢＬn …ビット線 ＢＬｓ1 〜ＢＬｓm 〜ＢＬｓn …ローカルショートビッ
ト線 ＢＬｇ1 〜ＢＬｇm 〜ＢＬｇn …グローバルビット線

Claims (52)

    【特許請求の範囲】
  1. 【請求項１】 １つの制御ゲート電極を共有し、半導体
    基板に形成された２つのソース・ドレイン領域間のチャ
    ネル領域上に併置された２つの浮遊ゲート電極を備え、
    前記浮遊ゲート電極と半導体基板との間の静電容量が、
    前記浮遊ゲート電極と制御ゲート電極との間の静電容量
    よりも大きく設定されたトランジスタ。
  2. 【請求項２】 半導体基板に形成された第１および第２
    のソース・ドレイン領域と、 前記第１および第２のソース・ドレイン領域の間に挟ま
    れたチャネル領域と、 前記チャネル領域上にゲート絶縁膜を介して併置された
    第１および第２の浮遊ゲート電極と、 前記第１および第２の浮遊ゲート電極の上に絶縁膜を介
    して形成され、第１および第２の浮遊ゲート電極によっ
    て共有された制御ゲート電極とを備え、 前記第１の浮遊ゲート電極は第１のソース・ドレイン領
    域の近傍に配置され、前記第２の浮遊ゲート電極は第２
    のソース・ドレイン領域の近傍に配置され、 前記第１又は第２の浮遊ゲート電極と半導体基板との間
    の静電容量が、前記第１又は第２の浮遊ゲート電極と制
    御ゲート電極との間の静電容量よりも大きく設定された
    トランジスタ。
  3. 【請求項３】 半導体基板に形成された対称構造の第１
    および第２のソース・ドレイン領域と、 前記第１および第２のソース・ドレイン領域の間に挟ま
    れたチャネル領域と、 前記チャネル領域上にゲート絶縁膜を介して併置された
    同一寸法形状の第１および第２の浮遊ゲート電極と、 前記第１および第２の浮遊ゲート電極の上に絶縁膜を介
    して形成され、第１および第２の浮遊ゲート電極によっ
    て共有された制御ゲート電極とを備え、 前記第１の浮遊ゲート電極は第１のソース・ドレイン領
    域の近傍に配置され、 前記第２の浮遊ゲート電極は第２のソース・ドレイン領
    域の近傍に配置され、 前記第１又は第２の浮遊ゲート電極と半導体基板との間
    の静電容量が、前記第１又は第２の浮遊ゲート電極と制
    御ゲート電極との間の静電容量よりも大きく設定された
    トランジスタ。
  4. 【請求項４】 前記浮遊ゲート電極の上部に形成された
    突起部を備えた請求項１〜３のいずれか１項に記載のト
    ランジスタ。
  5. 【請求項５】 前記制御ゲートの一部はチャネル領域上
    に配置され、選択ゲートを構成する請求項１〜４のいず
    れか１項に記載のトランジスタ。
  6. 【請求項６】 前記第２の浮遊ゲート電極に電荷を注入
    してデータを書き込む際、前記第２のソース・ドレイン
    領域から第１のソース・ドレイン領域に向かってセル電
    流が流れ、前記第２のソース・ドレイン領域と第２の浮
    遊ゲート電極との間の静電容量を介したカップリングに
    より前記チャネル領域と第２の浮遊ゲート電極との間に
    高電界が生じ、電子が加速されてホットエレクトロンと
    なり、前記第２の浮遊ゲート電極へ注入されることによ
    り第２の浮遊ゲート電極に電荷が蓄積され、その電荷に
    対応したデータが書き込まれて記憶される請求項２〜５
    のいずれか１項に記載のトランジスタ。
  7. 【請求項７】 前記第２の浮遊ゲート電極に電荷を注入
    してデータを書き込む際、前記第１のソース・ドレイン
    領域は定電流源を介して接地され、前記第２のソース・
    ドレイン領域には第１の電圧が印加され、前記制御ゲー
    ト電極には第１の電圧より低い第２の電圧が印加され、
    前記第２のソース・ドレイン領域から第１のソース・ド
    レイン領域に向かってセル電流が流れ、前記第２のソー
    ス・ドレイン領域と第２の浮遊ゲート電極との間の静電
    容量を介したカップリングにより前記第２の浮遊ゲート
    電極の電位が持ち上げられ、前記チャネル領域と第２の
    浮遊ゲート電極の間に高電界が生じ、電子が加速されて
    ホットエレクトロンとなり、前記第２の浮遊ゲート電極
    へ注入されることにより第２の浮遊ゲート電極に電荷が
    蓄積され、その電荷に対応したデータが書き込まれて記
    憶され、前記第１のソース・ドレイン領域と第１の浮遊
    ゲート電極との間の静電容量を介したカップリングによ
    り前記第１の浮遊ゲート電極の電位が持ち上げられるも
    のの、その電位が低いことから第１の浮遊ゲート電極へ
    実質的にホットエレクトロンが注入されることはない請
    求項２〜５のいずれか１項に記載のトランジスタ。
  8. 【請求項８】 前記第２の浮遊ゲート電極に電荷を注入
    してデータを書き込む際に、第２の浮遊ゲート電極にデ
    ータを書き込む際に必要な値のセル電流が流れるよう
    に、前記第１の浮遊ゲート電極に蓄積される電荷量を設
    定しておく請求項２〜７のいずれか１項に記載のトラン
    ジスタ。
  9. 【請求項９】 前記セル電流の値と第２の浮遊ゲート電
    極へのホットエレクトロンの注入時間とを調整すること
    により、前記第２の浮遊ゲート電極に蓄積される電荷量
    を調整し、前記第２の浮遊ゲート電極に蓄積される電荷
    量を少なく設定して過剰書き込み状態にならないように
    する請求項６〜８のいずれか１項に記載のトランジス
    タ。
  10. 【請求項１０】 前記セル電流の値と第２の浮遊ゲート
    電極へのホットエレクトロンの注入時間とを調整するこ
    とにより、前記第２の浮遊ゲート電極に蓄積される電荷
    量を調整し、前記第２の浮遊ゲート電極に蓄積される電
    荷量を多く設定して過剰書き込み状態にし、前記第１の
    浮遊ゲート電極直下のチャネル領域に前記セル電流の値
    に対応したリーク電流が流れるように、前記第１の浮遊
    ゲート電極のゲート長または基板の不純物濃度の少なく
    ともいずれか一方を設定しておく請求項６〜８のいずれ
    か１項に記載のトランジスタ。
  11. 【請求項１１】 前記第１のソース・ドレイン領域と第
    １の浮遊ゲート電極との間の静電容量を介したカップリ
    ングにより、前記第１の浮遊ゲート電極に蓄積された電
    荷の有無に関係なく、第１の浮遊ゲート電極直下のチャ
    ネル領域をオン状態にし、前記第１のソース・ドレイン
    領域から第２のソース・ドレイン領域に向かって流れる
    セル電流の値に基づいて前記第２の浮遊ゲート電極に記
    憶されたデータの値を読み出す請求項２〜５のいずれか
    １項に記載のトランジスタ。
  12. 【請求項１２】 前記第１のソース・ドレイン領域と第
    １の浮遊ゲート電極との間の静電容量を介したカップリ
    ングにより、前記第１の浮遊ゲート電極に蓄積された電
    荷の有無に関係なく、前記第１の浮遊ゲート電極直下の
    チャネル領域はオン状態になり、消去状態にある前記第
    ２の浮遊ゲート電極直下のチャネル領域はオン状態にな
    っており、書き込み状態にある前記第２の浮遊ゲート電
    極直下のチャネル領域はオフ状態に近くなっており、前
    記第１のソース・ドレイン領域から第２のソース・ドレ
    イン領域に向かって流れるセル電流は、前記第２の浮遊
    ゲート電極が消去状態にある場合の方が書き込み状態に
    ある場合よりも大きくなることから、そのセル電流の値
    に基づいて前記第２の浮遊ゲート電極に記憶されたデー
    タの値を読み出す請求項２〜５のいずれか１項に記載の
    トランジスタ。
  13. 【請求項１３】 前記第１のソース・ドレイン領域には
    第３の電圧が印加され、前記第２のソース・ドレイン領
    域には第３の電圧より低い第４の電圧が印加され、前記
    制御ゲート電極には第５の電圧が印加され、前記第１の
    ソース・ドレイン領域と第１の浮遊ゲート電極との間の
    静電容量を介したカップリングにより前記第１の浮遊ゲ
    ート電極の電位が持ち上げられ、第１の浮遊ゲート電極
    に蓄積された電荷の有無に関係なく、前記第１の浮遊ゲ
    ート電極直下のチャネル領域はオン状態になり、消去状
    態にある前記第２の浮遊ゲート電極には実質的に電荷が
    蓄積されておらず、書き込み状態にある前記第２の浮遊
    ゲート電極には電荷が蓄積されており、消去状態にある
    前記第２の浮遊ゲート電極直下のチャネル領域はオン状
    態になっており、書き込み状態にある前記第２の浮遊ゲ
    ート電極直下のチャネル領域はオフ状態に近くなってお
    り、前記第１のソース・ドレイン領域から第２のソース
    ・ドレイン領域に向かって流れるセル電流は、前記第２
    の浮遊ゲート電極が消去状態にある場合の方が書き込み
    状態にある場合よりも大きくなることから、そのセル電
    流の値に基づいて第２の浮遊ゲート電極に記憶されたデ
    ータの値を読み出す請求項２〜５のいずれか１項に記載
    のトランジスタ。
  14. 【請求項１４】 前記第１および第２のソース・ドレイ
    ン領域には第６の電圧が印加され、前記制御ゲート電極
    には第６の電圧よりも高い第７の電圧が印加され、前記
    第１および第２のソース・ドレイン領域と強くカップリ
    ングしている第１および第２の浮遊ゲート電極により、
    前記第１および第２の浮遊ゲート電極の電位は第６の電
    圧からあまり変化せず、前記制御ゲート電極と第１およ
    び第２の浮遊ゲート電極との電位差が大きくなり、前記
    制御ゲート電極と第１および第２の浮遊ゲート電極との
    間に高電界が生じ、ファウラー・ノルドハイム・トンネ
    ル電流が流れることから、前記第１および第２の浮遊ゲ
    ート電極中の電子が制御ゲート電極側へ引き抜かれて、
    前記第１および第２の浮遊ゲート電極に記憶されたデー
    タの消去が行われる請求項２〜５のいずれか１項に記載
    のトランジスタ。
  15. 【請求項１５】 前記第１および第２の浮遊ゲート電極
    中の電子が制御ゲート電極側へ引き抜かれる際に、前記
    各浮遊ゲート電極の上部に形成された突起部から電子が
    飛び出して制御ゲート電極側へ移動する請求項１４に記
    載のトランジスタ。
  16. 【請求項１６】 半導体基板表面に形成された２つのソ
    ース・ドレイン領域、この半導体基板上の絶縁層、この
    絶縁層上に併置され前記ソース・ドレイン領域の間に位
    置する２つの浮遊ゲート電極およびこの２つの浮遊ゲー
    ト電極の上層に位置する共通の制御ゲート電極を有する
    トランジスタと、 前記トランジスタをマトリクス状に配置し、該マトリク
    ス内で行方向に配列された複数のトランジスタの各制御
    ゲート電極を共通接続するワード線と、 前記マトリクス内で列方向に配列された複数のトランジ
    スタの各ソース・ドレイン領域をそれぞれ共通接続する
    ビット線と、を含むトランジスタアレイ。
  17. 【請求項１７】 半導体基板に形成された第１および第
    ２のソース・ドレイン領域、前記第１および第２のソー
    ス・ドレイン領域の間に挟まれたチャネル領域、前記チ
    ャネル領域上にゲート絶縁膜を介して併置された第１お
    よび第２の浮遊ゲート電極、並びに前記第１および第２
    の浮遊ゲート電極の上に絶縁膜を介して形成され、第１
    および第２の浮遊ゲート電極によって共有された制御ゲ
    ート電極を備え、且つ前記第１の浮遊ゲート電極が第１
    のソース・ドレイン領域の近傍に配置され、前記第２の
    浮遊ゲート電極が第２のソース・ドレイン領域の近傍に
    配置されたトランジスタと、 前記トランジスタをマトリクス状に配置し、該マトリク
    ス内で行方向に配列された複数のトランジスタの各制御
    ゲート電極を共通接続するワード線と、 前記マトリクス内で列方向に配列された複数のトランジ
    スタの各ソース・ドレイン領域をそれぞれ共通接続する
    ビット線と、を含むトランジスタアレイ。
  18. 【請求項１８】 半導体基板に形成された対称構造の第
    １および第２のソース・ドレイン領域、前記第１および
    第２のソース・ドレイン領域の間に挟まれたチャネル領
    域、前記チャネル領域上にゲート絶縁膜を介して併置さ
    れた同一寸法形状の第１および第２の浮遊ゲート電極、
    並びに前記第１および第２の浮遊ゲート電極の上に絶縁
    膜を介して形成され、第１および第２の浮遊ゲート電極
    によって共有された制御ゲート電極を備え、且つ前記第
    １の浮遊ゲート電極が第１のソース・ドレイン領域の近
    傍に配置され、前記第２の浮遊ゲート電極が第２のソー
    ス・ドレイン領域の近傍に配置されたトランジスタと、 前記トランジスタをマトリクス状に配置し、該マトリク
    ス内で行方向に配列された複数のトランジスタの各制御
    ゲート電極を共通接続するワード線と、 前記マトリクス内で列方向に配列された複数のトランジ
    スタの各ソース・ドレイン領域をそれぞれ共通接続する
    ビット線と、を含むトランジスタアレイ。
  19. 【請求項１９】 前記行方向に配列された各トランジス
    タのソース・ドレイン領域が分離され、列方向に配列さ
    れた各トランジスタのソース・ドレイン領域によって行
    方向に配列された各トランジスタ毎に独立したビット線
    が形成された請求項１６〜１８のいずれか１項に記載の
    トランジスタアレイ。
  20. 【請求項２０】 前記トランジスタアレイは行方向に複
    数のセルブロックに分割され、各セルブロックにおける
    列方向に配列された各トランジスタのソース・ドレイン
    領域によって共通のビット線が形成され、別々のセルブ
    ロックにおける行方向に配列された各トランジスタのソ
    ース・ドレイン領域が分離され、隣合うセルブロックに
    おける列方向に配列された各トランジスタのソース・ド
    レイン領域が分離されて別々のビット線が形成された請
    求項１６〜１８のいずれか１項に記載のトランジスタア
    レイ。
  21. 【請求項２１】 前記トランジスタアレイは列方向に複
    数のセルブロックに分割され、各セルブロックにおける
    列方向に配列された各トランジスタのソース・ドレイン
    領域によって共通のローカルショートビット線が形成さ
    れ、各ローカルショートビット線に対応してグローバル
    ビット線が設けられ、各セルブロックにおける各ローカ
    ルショートビット線と各グローバルビット線とがスイッ
    チング素子を介して接続された請求項１６〜１８のいず
    れか１項に記載のトランジスタアレイ。
  22. 【請求項２２】 前記浮遊ゲート電極の上部に形成され
    た突起部を備えた請求項１６〜２１のいずれか１項に記
    載のトランジスタアレイ。
  23. 【請求項２３】 前記制御ゲートの一部はチャネル領域
    上に配置され、選択ゲートを構成する請求項１６〜２１
    のいずれか１項に記載のトランジスタアレイ。
  24. 【請求項２４】 前記第２の浮遊ゲート電極に電荷を注
    入してデータを書き込む際、前記第２のソース・ドレイ
    ン領域から第１のソース・ドレイン領域に向かってセル
    電流が流れ、前記第２のソース・ドレイン領域と第２の
    浮遊ゲート電極との間の静電容量を介したカップリング
    により前記チャネル領域と第２の浮遊ゲート電極との間
    に高電界が生じ、電子が加速されてホットエレクトロン
    となり、前記第２の浮遊ゲート電極へ注入されることに
    より第２の浮遊ゲート電極に電荷が蓄積され、その電荷
    に対応したデータが書き込まれて記憶される請求項１７
    〜２３のいずれか１項に記載のトランジスタアレイ。
  25. 【請求項２５】 前記第２の浮遊ゲート電極に電荷を注
    入してデータを書き込む際、前記第１のソース・ドレイ
    ン領域は定電流源を介して接地され、前記第２のソース
    ・ドレイン領域には第１の電圧が印加され、前記制御ゲ
    ート電極には第１の電圧より低い第２の電圧が印加さ
    れ、前記第２のソース・ドレイン領域から第１のソース
    ・ドレイン領域に向かってセル電流が流れ、前記第２の
    ソース・ドレイン領域と第２の浮遊ゲート電極との間の
    静電容量を介したカップリングにより前記第２の浮遊ゲ
    ート電極の電位が持ち上げられ、前記チャネル領域と第
    ２の浮遊ゲート電極の間に高電界が生じ、電子が加速さ
    れてホットエレクトロンとなり、前記第２の浮遊ゲート
    電極へ注入されることにより第２の浮遊ゲート電極に電
    荷が蓄積され、その電荷に対応したデータが書き込まれ
    て記憶され、前記第１のソース・ドレイン領域と第１の
    浮遊ゲート電極との間の静電容量を介したカップリング
    により前記第１の浮遊ゲート電極の電位が持ち上げられ
    るものの、その電位が低いことから第１の浮遊ゲート電
    極へ実質的にホットエレクトロンが注入されることはな
    い請求項１７〜２３のいずれか１項に記載のトランジス
    タアレイ。
  26. 【請求項２６】 前記第２の浮遊ゲート電極に電荷を注
    入してデータを書き込む際に、第２の浮遊ゲート電極に
    データを書き込む際に必要な値のセル電流が流れるよう
    に、前記第１の浮遊ゲート電極に蓄積される電荷量を設
    定しておく請求項１７〜２５のいずれか１項に記載のト
    ランジスタアレイ。
  27. 【請求項２７】 前記セル電流の値と第２の浮遊ゲート
    電極へのホットエレクトロンの注入時間とを調整するこ
    とにより、前記第２の浮遊ゲート電極に蓄積される電荷
    量を調整し、前記第２の浮遊ゲート電極に蓄積される電
    荷量を少なく設定して過剰書き込み状態にならないよう
    にする請求項２４〜２６のいずれか１項に記載のトラン
    ジスタアレイ。
  28. 【請求項２８】 前記セル電流の値と第２の浮遊ゲート
    電極へのホットエレクトロンの注入時間とを調整するこ
    とにより、前記第２の浮遊ゲート電極に蓄積される電荷
    量を調整し、前記第２の浮遊ゲート電極に蓄積される電
    荷量を多く設定して過剰書き込み状態にし、前記第１の
    浮遊ゲート電極直下のチャネル領域に前記セル電流の値
    に対応したリーク電流が流れるように、前記第１の浮遊
    ゲート電極のゲート長または基板の不純物濃度の少なく
    ともいずれか一方を設定しておく請求項２４〜２６のい
    ずれか１項に記載のトランジスタアレイ。
  29. 【請求項２９】 前記第１のソース・ドレイン領域と第
    １の浮遊ゲート電極との間の静電容量を介したカップリ
    ングにより、前記第１の浮遊ゲート電極に蓄積された電
    荷の有無に関係なく、第１の浮遊ゲート電極直下のチャ
    ネル領域をオン状態にし、前記第１のソース・ドレイン
    領域から第２のソース・ドレイン領域に向かって流れる
    セル電流の値に基づいて前記第２の浮遊ゲート電極に記
    憶されたデータの値を読み出す請求項１７〜２３のいず
    れか１項に記載のトランジスタアレイ。
  30. 【請求項３０】 前記第１のソース・ドレイン領域と第
    １の浮遊ゲート電極との間の静電容量を介したカップリ
    ングにより、前記第１の浮遊ゲート電極に蓄積された電
    荷の有無に関係なく、前記第１の浮遊ゲート電極直下の
    チャネル領域はオン状態になり、消去状態にある前記第
    ２の浮遊ゲート電極直下のチャネル領域はオン状態にな
    っており、書き込み状態にある前記第２の浮遊ゲート電
    極直下のチャネル領域はオフ状態に近くなっており、前
    記第１のソース・ドレイン領域から第２のソース・ドレ
    イン領域に向かって流れるセル電流は、前記第２の浮遊
    ゲート電極が消去状態にある場合の方が書き込み状態に
    ある場合よりも大きくなることから、そのセル電流の値
    に基づいて前記第２の浮遊ゲート電極に記憶されたデー
    タの値を読み出す請求項１７〜２３のいずれか１項に記
    載のトランジスタアレイ。
  31. 【請求項３１】 前記第１のソース・ドレイン領域には
    第３の電圧が印加され、前記第２のソース・ドレイン領
    域には第３の電圧より低い第４の電圧が印加され、前記
    制御ゲート電極には第５の電圧が印加され、前記第１の
    ソース・ドレイン領域と第１の浮遊ゲート電極との間の
    静電容量を介したカップリングにより前記第１の浮遊ゲ
    ート電極の電位が持ち上げられ、第１の浮遊ゲート電極
    に蓄積された電荷の有無に関係なく、前記第１の浮遊ゲ
    ート電極直下のチャネル領域はオン状態になり、消去状
    態にある前記第２の浮遊ゲート電極には実質的に電荷が
    蓄積されておらず、書き込み状態にある前記第２の浮遊
    ゲート電極には電荷が蓄積されており、消去状態にある
    前記第２の浮遊ゲート電極直下のチャネル領域はオン状
    態になっており、書き込み状態にある前記第２の浮遊ゲ
    ート電極直下のチャネル領域はオフ状態に近くなってお
    り、前記第１のソース・ドレイン領域から第２のソース
    ・ドレイン領域に向かって流れるセル電流は、前記第２
    の浮遊ゲート電極が消去状態にある場合の方が書き込み
    状態にある場合よりも大きくなることから、そのセル電
    流の値に基づいて第２の浮遊ゲート電極に記憶されたデ
    ータの値を読み出す請求項１７〜２３のいずれか１項に
    記載のトランジスタアレイ。
  32. 【請求項３２】 前記第１および第２のソース・ドレイ
    ン領域には第６の電圧が印加され、前記制御ゲート電極
    には第６の電圧よりも高い第７の電圧が印加され、前記
    第１および第２のソース・ドレイン領域と強くカップリ
    ングしている第１および第２の浮遊ゲート電極により、
    前記第１および第２の浮遊ゲート電極の電位は第６の電
    圧からあまり変化せず、前記制御ゲート電極と第１およ
    び第２の浮遊ゲート電極との電位差が大きくなり、前記
    制御ゲート電極と第１および第２の浮遊ゲート電極との
    間に高電界が生じ、ファウラー・ノルドハイム・トンネ
    ル電流が流れることから、前記第１および第２の浮遊ゲ
    ート電極中の電子が制御ゲート電極側へ引き抜かれて、
    前記第１および第２の浮遊ゲート電極に記憶されたデー
    タの消去が行われる請求項１７〜２３のいずれか１項に
    記載のトランジスタアレイ。
  33. 【請求項３３】 前記第１および第２の浮遊ゲート電極
    中の電子が制御ゲート電極側へ引き抜かれる際に、前記
    各浮遊ゲート電極の上部に形成された突起部から電子が
    飛び出して制御ゲート電極側へ移動する請求項３２に記
    載のトランジスタアレイ。
  34. 【請求項３４】 前記共通のワード線に接続された各ト
    ランジスタの各浮遊ゲート電極が直列に配置され、その
    回路が共通のビット線に並列に接続されて成るＡＮＤ−
    ＮＯＲ型構成をとる請求項１６〜３３のいずれか１項に
    記載のトランジスタアレイ。
  35. 【請求項３５】 浮遊ゲート電極に電荷を注入すること
    によりデータの書き込み動作を行うものであって、 半導体基板表面に形成された２つのソース・ドレイン領
    域、この半導体基板上の絶縁層、この絶縁層上に併置さ
    れ前記ソース・ドレイン領域の間に位置する２つの浮遊
    ゲート電極およびこの２つの浮遊ゲート電極の上層に位
    置する共通の制御ゲート電極を含み、 前記浮遊ゲート電極に注入された電荷を前記制御ゲート
    電極に引き抜くことによりデータの消去動作を行う半導
    体メモリ。
  36. 【請求項３６】 浮遊ゲート電極に電荷を注入すること
    によりデータの書き込み動作を行うものであって、 半導体基板に形成された第１および第２のソース・ドレ
    イン領域、前記第１および第２のソース・ドレイン領域
    の間に挟まれたチャネル領域、前記チャネル領域上にゲ
    ート絶縁膜を介して併置された第１および第２の浮遊ゲ
    ート電極、並びに前記第１および第２の浮遊ゲート電極
    の上に絶縁膜を介して形成され、第１および第２の浮遊
    ゲート電極によって共有された制御ゲート電極を含み、 前記浮遊ゲート電極に注入された電荷を前記制御ゲート
    電極に引き抜くことによりデータの消去動作を行う半導
    体メモリ。
  37. 【請求項３７】 浮遊ゲート電極に電荷を注入すること
    によりデータの書き込み動作を行うものであって、 半導体基板に形成された対称構造の第１および第２のソ
    ース・ドレイン領域、前記第１および第２のソース・ド
    レイン領域の間に挟まれたチャネル領域、前記チャネル
    領域上にゲート絶縁膜を介して併置された同一寸法形状
    の第１および第２の浮遊ゲート電極、並びに前記第１お
    よび第２の浮遊ゲート電極の上に絶縁膜を介して形成さ
    れ、第１および第２の浮遊ゲート電極によって共有され
    た制御ゲート電極を含み、 前記浮遊ゲート電極に注入された電荷を前記制御ゲート
    電極に引き抜くことによりデータの消去動作を行う半導
    体メモリ。
  38. 【請求項３８】 前記各浮遊ゲート電極の上部に形成さ
    れた突起部を備えた請求項３５〜３７のいずれか１項に
    記載の半導体メモリ。
  39. 【請求項３９】 前記制御ゲートの一部はチャネル領域
    上に配置され、選択ゲートを構成する請求項３５〜３８
    のいずれか１項に記載の半導体メモリ。
  40. 【請求項４０】 前記第２の浮遊ゲート電極に電荷を注
    入してデータを書き込む際、前記第２のソース・ドレイ
    ン領域から第１のソース・ドレイン領域に向かってセル
    電流が流れ、前記第２のソース・ドレイン領域と第２の
    浮遊ゲート電極との間の静電容量を介したカップリング
    により前記チャネル領域と第２の浮遊ゲート電極との間
    に高電界が生じ、電子が加速されてホットエレクトロン
    となり、前記第２の浮遊ゲート電極へ注入されることに
    より第２の浮遊ゲート電極に電荷が蓄積され、その電荷
    に対応したデータが書き込まれて記憶される請求項３６
    〜３９のいずれか１項に記載の半導体メモリ。
  41. 【請求項４１】 前記第２の浮遊ゲート電極に電荷を注
    入してデータを書き込む際、前記第１のソース・ドレイ
    ン領域は定電流源を介して接地され、前記第２のソース
    ・ドレイン領域には第１の電圧が印加され、前記制御ゲ
    ート電極には第１の電圧より低い第２の電圧が印加さ
    れ、前記第２のソース・ドレイン領域から第１のソース
    ・ドレイン領域に向かってセル電流が流れ、前記第２の
    ソース・ドレイン領域と第２の浮遊ゲート電極との間の
    静電容量を介したカップリングにより前記第２の浮遊ゲ
    ート電極の電位が持ち上げられ、前記チャネル領域と第
    ２の浮遊ゲート電極の間に高電界が生じ、電子が加速さ
    れてホットエレクトロンとなり、前記第２の浮遊ゲート
    電極へ注入されることにより第２の浮遊ゲート電極に電
    荷が蓄積され、その電荷に対応したデータが書き込まれ
    て記憶され、前記第１のソース・ドレイン領域と第１の
    浮遊ゲート電極との間の静電容量を介したカップリング
    により前記第１の浮遊ゲート電極の電位が持ち上げられ
    るものの、その電位が低いことから第１の浮遊ゲート電
    極へ実質的にホットエレクトロンが注入されることはな
    い請求項３６〜３９のいずれか１項に記載の半導体メモ
    リ。
  42. 【請求項４２】 前記第２の浮遊ゲート電極に電荷を注
    入してデータを書き込む際に、第２の浮遊ゲート電極に
    データを書き込む際に必要な値のセル電流が流れるよう
    に、前記第１の浮遊ゲート電極に蓄積される電荷量を設
    定しておく請求項３６〜４１のいずれか１項に記載の半
    導体メモリ。
  43. 【請求項４３】 前記セル電流の値と第２の浮遊ゲート
    電極へのホットエレクトロンの注入時間とを調整するこ
    とにより、前記第２の浮遊ゲート電極に蓄積される電荷
    量を調整し、前記第２の浮遊ゲート電極に蓄積される電
    荷量を少なく設定して過剰書き込み状態にならないよう
    にする請求項４０〜４２のいずれか１項に記載の半導体
    メモリ。
  44. 【請求項４４】 前記セル電流の値と第２の浮遊ゲート
    電極へのホットエレクトロンの注入時間とを調整するこ
    とにより、前記第２の浮遊ゲート電極に蓄積される電荷
    量を調整し、前記第２の浮遊ゲート電極に蓄積される電
    荷量を多く設定して過剰書き込み状態にし、前記第１の
    浮遊ゲート電極直下のチャネル領域に前記セル電流の値
    に対応したリーク電流が流れるように、前記第１の浮遊
    ゲート電極のゲート長または基板の不純物濃度の少なく
    ともいずれか一方を設定しておく請求項４０〜４２のい
    ずれか１項に記載の半導体メモリ。
  45. 【請求項４５】 前記第１のソース・ドレイン領域と第
    １の浮遊ゲート電極との間の静電容量を介したカップリ
    ングにより、前記第１の浮遊ゲート電極に蓄積された電
    荷の有無に関係なく、第１の浮遊ゲート電極直下のチャ
    ネル領域をオン状態にし、前記第１のソース・ドレイン
    領域から第２のソース・ドレイン領域に向かって流れる
    セル電流の値に基づいて前記第２の浮遊ゲート電極に記
    憶されたデータの値を読み出す請求項３６〜３９のいず
    れか１項に記載の半導体メモリ。
  46. 【請求項４６】 前記第１のソース・ドレイン領域と第
    １の浮遊ゲート電極との間の静電容量を介したカップリ
    ングにより、前記第１の浮遊ゲート電極に蓄積された電
    荷の有無に関係なく、前記第１の浮遊ゲート電極直下の
    チャネル領域はオン状態になり、消去状態にある前記第
    ２の浮遊ゲート電極直下のチャネル領域はオン状態にな
    っており、書き込み状態にある前記第２の浮遊ゲート電
    極直下のチャネル領域はオフ状態に近くなっており、前
    記第１のソース・ドレイン領域から第２のソース・ドレ
    イン領域に向かって流れるセル電流は、前記第２の浮遊
    ゲート電極が消去状態にある場合の方が書き込み状態に
    ある場合よりも大きくなることから、そのセル電流の値
    に基づいて前記第２の浮遊ゲート電極に記憶されたデー
    タの値を読み出す請求項３６〜３９のいずれか１項に記
    載の半導体メモリ。
  47. 【請求項４７】 前記第１のソース・ドレイン領域には
    第３の電圧が印加され、前記第２のソース・ドレイン領
    域には第３の電圧より低い第４の電圧が印加され、前記
    制御ゲート電極には第５の電圧が印加され、前記第１の
    ソース・ドレイン領域と第１の浮遊ゲート電極との間の
    静電容量を介したカップリングにより前記第１の浮遊ゲ
    ート電極の電位が持ち上げられ、第１の浮遊ゲート電極
    に蓄積された電荷の有無に関係なく、前記第１の浮遊ゲ
    ート電極直下のチャネル領域はオン状態になり、消去状
    態にある前記第２の浮遊ゲート電極には実質的に電荷が
    蓄積されておらず、書き込み状態にある前記第２の浮遊
    ゲート電極には電荷が蓄積されており、消去状態にある
    前記第２の浮遊ゲート電極直下のチャネル領域はオン状
    態になっており、書き込み状態にある前記第２の浮遊ゲ
    ート電極直下のチャネル領域はオフ状態に近くなってお
    り、前記第１のソース・ドレイン領域から第２のソース
    ・ドレイン領域に向かって流れるセル電流は、前記第２
    の浮遊ゲート電極が消去状態にある場合の方が書き込み
    状態にある場合よりも大きくなることから、そのセル電
    流の値に基づいて第２の浮遊ゲート電極に記憶されたデ
    ータの値を読み出す請求項３６〜３９のいずれか１項に
    記載の半導体メモリ。
  48. 【請求項４８】 前記第１および第２のソース・ドレイ
    ン領域には第６の電圧が印加され、前記制御ゲート電極
    には第６の電圧よりも高い第７の電圧が印加され、前記
    第１および第２のソース・ドレイン領域と強くカップリ
    ングしている第１および第２の浮遊ゲート電極により、
    前記第１および第２の浮遊ゲート電極の電位は第６の電
    圧からあまり変化せず、前記制御ゲート電極と第１およ
    び第２の浮遊ゲート電極との電位差が大きくなり、前記
    制御ゲート電極と第１および第２の浮遊ゲート電極との
    間に高電界が生じ、ファウラー・ノルドハイム・トンネ
    ル電流が流れることから、前記第１および第２の浮遊ゲ
    ート電極中の電子が制御ゲート電極側へ引き抜かれて、
    前記第１および第２の浮遊ゲート電極に記憶されたデー
    タの消去が行われる請求項３６〜３９のいずれか１項に
    記載の半導体メモリ。
  49. 【請求項４９】 前記第１および第２の浮遊ゲート電極
    中の電子が制御ゲート電極側へ引き抜かれる際に、前記
    各浮遊ゲート電極の上部に形成された突起部から電子が
    飛び出して制御ゲート電極側へ移動する請求項４８に記
    載の半導体メモリ。
  50. 【請求項５０】 半導体基板上にゲート絶縁膜を介して
    形成された第１および第２のソース・ドレイン領域と、
    第１および第２のソース・ドレイン領域の間に挟まれた
    チャネル領域と、チャネル領域上に併置された第１およ
    び第２の浮遊ゲート電極と、第１および第２の浮遊ゲー
    ト電極の上にトンネル絶縁膜を介して形成され、第１お
    よび第２の浮遊ゲート電極によって共有された制御ゲー
    ト電極とを備えたトランジスタが複数個マトリックス状
    に配置されて構成され、行方向に配列された各トランジ
    スタの制御ゲート電極によって共通のワード線が形成さ
    れ、列方向に配列された各トランジスタのソース・ドレ
    イン領域によって共通のビット線が形成されたトランジ
    スタアレイを製造するに際して、 半導体基板上にゲート絶縁膜を形成する工程と、 ゲート絶縁膜上に第１の導電膜を形成する工程と、 第１の導電性膜をエッチングして浮遊ゲート電極と成る
    第１の膜を形成する工程と、第１の膜はソース・ドレイ
    ン領域と平行に配置された第１および第２の浮遊ゲート
    電極間を連続させた形状を有し、第１の膜の両側壁が第
    １および第２の浮遊ゲート電極の両側壁となることと、 半導体基板の表面に不純物イオンを注入してソース領域
    ・ドレイン領域を形成する工程と、 上記の工程で形成されたデバイスの全面にトンネル絶縁
    膜を形成する工程と、 上記の工程で形成されたデバイスの全面に第２の導電膜
    を形成する工程と、 第２の導電膜とトンネル絶縁膜と第１の膜とを同時にエ
    ッチングすることにより、第２の導電膜から制御ゲート
    電極を形成し、第１の膜から第１および第２の浮遊ゲー
    ト電極を形成する工程と、を備えたトランジスタアレイ
    の製造方法。
  51. 【請求項５１】 請求項５０に記載のトランジスタアレ
    イの製造方法によって製造されたトランジスタアレイを
    メモリセルアレイとして用いる半導体メモリ。
  52. 【請求項５２】 前記制御ゲート電極とワード線とが同
    一層からなることを特徴とした請求項１６〜１８のいず
    れか１項に記載のトランジスタアレイ。
JP9339833A 1996-12-27 1997-12-10 トランジスタ、トランジスタアレイ、半導体メモリおよびトランジスタアレイの製造方法 Pending JPH1131801A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP9339833A JPH1131801A (ja) 1996-12-27 1997-12-10 トランジスタ、トランジスタアレイ、半導体メモリおよびトランジスタアレイの製造方法
TW086119479A TW389907B (en) 1996-12-27 1997-12-22 Transistors, transistor arrays, semiconductor memories and method for making transistor arrays
KR1019970074430A KR100482714B1 (ko) 1996-12-27 1997-12-26 트랜지스터,트랜지스터어레이,반도체메모리및트랜지스터어레이의제조방법

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP35090196 1996-12-27
JP12575097 1997-05-15
JP9-125750 1997-05-15
JP8-350901 1997-05-15
JP9339833A JPH1131801A (ja) 1996-12-27 1997-12-10 トランジスタ、トランジスタアレイ、半導体メモリおよびトランジスタアレイの製造方法

Publications (1)

Publication Number Publication Date
JPH1131801A true JPH1131801A (ja) 1999-02-02

Family

ID=27315200

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9339833A Pending JPH1131801A (ja) 1996-12-27 1997-12-10 トランジスタ、トランジスタアレイ、半導体メモリおよびトランジスタアレイの製造方法

Country Status (3)

Country Link
JP (1) JPH1131801A (ja)
KR (1) KR100482714B1 (ja)
TW (1) TW389907B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002151608A (ja) * 2000-09-20 2002-05-24 Silicon Storage Technology Inc 制御ゲートスペーサを有する一連の半導体メモリ浮動ゲートメモリセルを形成する自己調整方法及びそれにより形成されるメモリアレイ
JP2004111977A (ja) * 2002-09-19 2004-04-08 Samsung Electronics Co Ltd スプリットゲート型フラッシュメモリ素子の製造方法
JP2004528720A (ja) * 2001-05-31 2004-09-16 サンディスク　コーポレイション デュアルセルの読み出しおよび書き込み技法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100734075B1 (ko) * 2001-08-16 2007-07-02 매그나칩 반도체 유한회사 플래쉬 메모리 셀의 구조 및 그의 제조 방법
DE10392539T5 (de) 2002-04-10 2005-06-02 Hynix Semiconductor Inc., Ichon Speicherchiparchitektur mit nichtrechteckigen Speicherbänken und Verfahren zum Anordnen von Speicherbänken

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100187656B1 (ko) * 1995-05-16 1999-06-01 김주용 플래쉬 이이피롬 셀의 제조방법 및 그 프로그램 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002151608A (ja) * 2000-09-20 2002-05-24 Silicon Storage Technology Inc 制御ゲートスペーサを有する一連の半導体メモリ浮動ゲートメモリセルを形成する自己調整方法及びそれにより形成されるメモリアレイ
JP2004528720A (ja) * 2001-05-31 2004-09-16 サンディスク　コーポレイション デュアルセルの読み出しおよび書き込み技法
JP2004111977A (ja) * 2002-09-19 2004-04-08 Samsung Electronics Co Ltd スプリットゲート型フラッシュメモリ素子の製造方法

Also Published As

Publication number Publication date
KR19980064702A (ko) 1998-10-07
KR100482714B1 (ko) 2005-09-26
TW389907B (en) 2000-05-11

Similar Documents

Publication Publication Date Title
JP3081543B2 (ja) スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ
JP3856064B2 (ja) 不揮発性メモリ装置の作動方法
US7177192B2 (en) Method of operating a flash memory device
US5586073A (en) Semiconductor device having a multi-layer channel structure
US7515479B2 (en) Nonvolatile semiconductor storage device and method for writing therein
JP2003332475A (ja) 単層多結晶シリコンによってなる電気的に消去可能なプログラマブル読み出し専用メモリ
JP2002298591A (ja) 半導体記憶装置
US6097059A (en) Transistor, transistor array, method for manufacturing transistor array, and nonvolatile semiconductor memory
JP3162264B2 (ja) フラッシュメモリの書換え方法
JP2000174241A (ja) 不揮発性半導体記憶装置
KR20100030452A (ko) 공통 피웰을 이용하는 낸드 플래시 메모리 및 이의 동작방법
JPH118324A (ja) トランジスタ、トランジスタアレイおよび不揮発性半導体メモリ
US5461249A (en) Nonvolatile semiconductor memory device and manufacturing method therefor
JP3288100B2 (ja) 不揮発性半導体記憶装置及びその書き換え方法
JPH09321157A (ja) スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ
JPH11238814A (ja) 半導体記憶装置およびその制御方法
US6363012B1 (en) Method for improved programming efficiency in flash memory cells
JP2001284473A (ja) 不揮発性半導体メモリ
JPH1131801A (ja) トランジスタ、トランジスタアレイ、半導体メモリおよびトランジスタアレイの製造方法
JP3288099B2 (ja) 不揮発性半導体記憶装置及びその書き換え方法
US10797063B2 (en) Single-poly nonvolatile memory unit
JPH1131393A (ja) 不揮発性半導体記憶装置
JP2003188287A (ja) 不揮発性半導体記憶装置及びその製造方法
JP3120923B2 (ja) 不揮発性半導体記憶装置の使用方法
JP2000022115A (ja) 半導体メモリ及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040507

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20051227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070911

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080129