JP2004111977A - スプリットゲート型フラッシュメモリ素子の製造方法 - Google Patents
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Abstract
【解決手段】 この方法は、半導体基板にトレンチ素子分離膜を形成して複数個の平行な第1活性領域を形成すると共に、該領域上にトレンチ素子分離膜の側壁に整列された側壁を有し、順に積層されたゲート絶縁膜パターン、導電膜パターン及びハードマスクパターンを形成する。各々の第1活性領域に沿ってハードマスクパターンを一定の間隔を置いて除去して導電膜パターンの上部面を露出させる。露出した導電膜パターン上に酸化膜パターンを形成し、ハードマスクパターンを除去する。酸化膜パターンをエッチングマスクとして使用して導電膜パターンをエッチングして各々の第1活性領域上に一定の間隔を置いて配列された浮遊ゲートパターンを形成する。該パターンの側壁にトンネル酸化膜を形成し、第1活性領域の上部を横切る複数個の制御ゲート電極を形成する。該電極は浮遊ゲートパターンの上部に配置される。
【選択図】図2
Description
62a 第1活性領域
62b 第2活性領域
64 浮遊ゲートパターン
68 ワードライン
70 ビットラインプラグ
Claims (12)
- 半導体基板にトレンチ素子分離膜を形成して複数個の平行な第1活性領域を形成し、前記第1活性領域上に前記トレンチ素子分離膜の側壁に整列された側壁を有し、順次に積層されたゲート絶縁膜パターン、導電膜パターン及びハードマスクパターンを形成する段階と、
前記各々の第1活性領域に沿って前記ハードマスクパターンを一定の間隔を置いて除去して前記導電膜パターンの上部面を露出させる段階と、
前記露出した導電膜パターン上に酸化膜パターンを形成する段階と、
前記ハードマスクパターンを除去する段階と、
前記酸化膜パターンをエッチングマスクとして使用して前記導電膜パターンをエッチングして前記各々の第1活性領域上に一定の間隔を置いて配列された浮遊ゲートパターンを形成する段階と、
前記浮遊ゲートパターンの側壁にトンネル酸化膜を形成する段階と、
前記第1活性領域の上部を横切り、前記浮遊ゲートパターンの上部に配置された複数個の並んでいる制御ゲート電極を形成する段階とを含むことを特徴とするフラッシュメモリ素子の製造方法。 - 第1活性領域を限定する段階は、
半導体基板上にゲート絶縁膜、導電膜及びハードマスク膜を積層する段階と、
前記ハードマスク膜、前記導電膜、前記ゲート絶縁膜及び前記半導体基板を順次にパターニングして前記半導体基板上にゲート絶縁膜パターン、導電膜パターン及びハードマスクパターンが積層された複数個の平行な積層パターンを形成する段階と、
前記ハードマスクパターンをエッチングマスクとして使用して前記半導体基板をエッチングして複数個の平行な活性領域を限定する段階と、
前記ゲート絶縁膜パターン、前記導電膜パターン及び前記ハードマスクパターンが積層されたパターンの周辺領域に絶縁膜を満たして、トレンチ素子分離膜を形成する段階とを含むことを特徴とする請求項1に記載のフラッシュメモリ素子の製造方法。 - 前記導電膜パターンの上部面の高さは前記トレンチ素子分離膜の上部面の高さより低く形成することを特徴とする請求項1に記載のフラッシュメモリ素子の製造方法。
- 前記導電膜パターンはポリシリコンで形成し、
前記酸化膜パターンは前記導電膜パターンを熱酸化して形成することを特徴とする請求項1に記載のフラッシュメモリ素子の製造方法。 - 前記導電膜パターンの上部面を露出させる段階は、
前記半導体基板の全面に前記第1活性領域を横切って、前記ハードマスクパターン及び前記トレンチ素子分離膜を露出させる複数個の平行なオープニングを有するフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングマスクとして使用して前記ハードマスクパターンをエッチングする段階とを含むことを特徴とする請求項1に記載のフラッシュメモリ素子の製造方法。 - 前記ワードラインと平行に配置されて、その下部の前記第1活性領域に接続された共通ソースラインを形成する段階をさらに含み、隣接した共通ソースラインの間に二つのワードラインが配置されるように形成することを特徴とする請求項1に記載のフラッシュメモリ素子の製造方法。
- 前記第1活性領域を形成する段階で、
前記第1活性領域と交差する複数個の平行な第2活性領域をさらに形成して、前記ゲート絶縁膜パターン、前記導電膜パターン及び前記ハードマスクパターンが積層されたパターンは、前記半導体基板上にメッシュ形態を有するように形成することを特徴とする請求項1に記載のフラッシュメモリ素子の製造方法。 - 前記導電膜パターンの上部面を露出させる段階は、
前記半導体基板の全面に前記第2活性領域と平行な複数個のオープニングを有するフォトレジストパターンを形成し、隣接した第2活性領域の間に二つのオープニングが配置されるように形成する段階と、
前記フォトレジストパターンをエッチングマスクとして使用して前記ハードマスクパターンをエッチングして、前記第1及び第2活性領域の交差点の間の前記第1活性領域の上部に前記導電膜パターンの上部面を2部分に露出させる段階とを含むことを特徴とする請求項7に記載のフラッシュメモリ素子の製造方法。 - 前記各々のワードラインは前記浮遊ゲートの一部分及び前記第1活性領域の一部分の上部に重畳されるように形成することを特徴とする請求項1に記載のフラッシュメモリ素子の製造方法。
- 順次に積層された基板、ゲート絶縁膜、導電膜及びハードマスク膜を準備する段階と、
前記基板にトレンチ素子分離膜を形成してゲート絶縁膜パターン、導電膜パターン及びハードマスクパターンを含む複数個の平行な第1活性領域と複数個の平行な第2活性領域を形成する段階と、
前記第1活性領域に沿って前記導電膜パターンの上部の一部分を露出させる段階と、
前記導電膜パターンの上部に酸化膜パターンを形成する段階と、
前記ハードマスクパターンを除去する段階と、
前記酸化膜パターンをエッチングマスクとして使用して前記導電膜パターンをエッチングして各々の第1活性領域上に一定の間隔に配置された浮遊ゲートパターンを形成する段階と、
複数個の第1活性領域を横切る複数個のワードラインを形成する段階とを含み、前記ワードラインは浮遊ゲートパターンの一部分上に配置され、前記浮遊ゲートパターンに隣接した第1活性領域上に配置されることを特徴とするフラッシュメモリ素子の製造方法。 - 一対のワードラインを隣接した第2活性領域の間に配置して、メッシュ形状の活性領域を形成することを特徴とする請求項10に記載のフラッシュメモリ素子の製造方法。
- 前記ワードラインの間の複数個の第1活性領域の各々にドレイン領域を形成する段階と、
前記ワードラインの間の複数個の第2活性領域の各々にソース領域を形成する段階とをさらに含むことを特徴とする請求項11に記載のフラッシュメモリ素子の製造方法。
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