KR20000007479A - 이피롬 셀이 내장된 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
공정 단순화를 이룰 수 있도록 한 이피롬(이하, EPROM이라 한다) 셀이 내장된 반도체 소자 및 그 제조방법이 개시된다. 필드 산화막과 제 1 게이트 절연막이 구비된 반도체 기판 상에 제 1 도전성막과 절연막을 순차적으로 형성한 후, 상기 필드 산화막의 중앙부 상측에 위치한 상기 절연막 표면이 서로 소정 간격 이격된 상태로 길이 방향을 따라 노출되도록, EPROM 셀 형성부의 상기 절연막 상에만 선택적으로 제 1 감광막 패턴을 형성한다. 상기 제 1 감광막 패턴을 마스크로 이용하여 상기 절연막과 상기 제 1 도전성막을 식각하여 EPROM 셀 형성부에 플로팅 게이트를 형성한 뒤, 로직 형성부의 상기 제 1 게이트 절연막을 식각하고, 상기 제 1 감광막 패턴을 제거한다. 이어, 산화 공정을 이용하여 상기 제 1 게이트 절연막이 제거된 부분과 상기 플로팅 게이트 측면에 제 2 게이트 절연막과 산화막을 동시에 형성해 주므로써, 공정 진행을 완료한다. 그 결과, 플로팅 게이트를 형성하기 위한 제 1 도전성막의 식각 공정과 절연막 식각 공정을 1회의 광식각 공정을 이용하여 한꺼번에 실시할 수 있게 되므로, 식각 공정 진행시 마스크 수 1매를 절감할 수 있게 되어 공정 단순화와 비용 절감을 동시에 이룰 수 있게 된다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 이피롬(이하, EPROM 이라 한다) 셀의 단순 구조 변경을 통하여 EPROM 셀이 내장된 로직 소자 제조시 공정 단순화를 이룰 수 있도록 한 EPROM셀이 내장된 반도체 소자 및 그 제조방법에 관한 것이다.
EPROM 셀은 고집적화가 용이한 OTP(one time program)용 셀로서, 전기적으로 데이터의 저장(일명, 프로그램이라 한다)과 소거(일명, 이레이즈라 한다)가 가능하고, 전원이 공급되지 않아도 데이터의 보존이 가능하다는 잇점을 지녀, 최근 다양한 로직 소자(logic device)에 내장되어 널리 이용되고 있다.
도 1a 및 도 1b에는 이러한 특성을 갖는 종래의 EPROM 셀 구조를 도시한 도면이 제시되어 있다. 여기서, 도 1a는 EPROM 셀의 전체적인 레이 아웃 구조를 도시한 평면도를 나타내고, 도 1b는 도 1a의 X-X' 절단면 구조를 도시한 단면도를 나타낸다.
도 1a 및 도 1b를 참조하면, 종래의 EPROM 셀은 필드 산화막(12)과 제 1 게이트 절연막(14a)이 구비된 반도체 기판(10) 상에, 서로 인접된 단위 셀(Ⅰ) 간의 필드 산화막(12) 중앙부가 길이 방향을 따라 일체로 길게 연장된 상태로 노출되도록 폴리 실리콘 재질의 플로팅 게이트(16a)가 형성되고, 상기 플로팅 게이트(16a)를 포함한 필드 산화막(12)의 표면 노출부에는 ONO(oxide/nitride/oxide) 적층 구조의 절연막(20)이 형성되며, 상기 절연막(20) 상의 소정 부분을 따라서는 각 단위 셀(Ⅰ) 내의 플로팅 게이트(16a)와 수직 교차되도록 폴리사이드 재질의 컨트롤 게이트(24)가 형성되어 있는 구조로 이루어져 있음을 알 수 있다.
따라서, 상기 구조의 EPROM 셀이 구비된 로직 소자는 도 2 내지 도 7에 제시된 공정수순도에서 알 수 있듯이 다음의 제 6 단계를 거쳐 제조된다. 상기 공정수순도에서 A로 표시된 부분은 EPROM 셀 형성부를 나타내고, B로 표시된 부분은 로직 형성부를 나타낸다.
제 1 단계로서, 도 2에 도시된 바와 같이 필드 산화막(12)과 제 1 게이트 절연막(14a)이 구비된 반도체 기판(예컨대, 실리콘 기판) 상에 폴리실리콘 재질의 제 1 도전성막(16)을 형성한 다음, 광식각 공정을 이용하여 EPROM 셀 형성부(A)의 필드 산화막(12) 표면이 소정 부분 노출되도록 그 위에 제 1 감광막 패턴(18a)을 형성한다. 이때, EPROM 셀 형성부(A)의 필드 산화막(12)은 도 1a에서 알 수 있듯이 필드 산화막(12)의 중앙부가 길이 방향으로 일체로 길게 연장되도록 노출된다.
제 2 단계로서, 도 3에 도시된 바와 같이 제 1 감광막 패턴(18a)을 마스크로 이용하여 EPROM 셀 형성부(A)의 필드 산화막(12) 표면이 소정 부분 노출되도록 제 1 도전성막(16)을 건식식각하여 플로팅 게이트(16a)를 형성하고, 제 1 감광막 패턴(18a)을 제거한 다음, 그 전면에 ONO 적층 구조의 절연막(20)을 형성한다. 이어, 광식각 공정을 이용하여 로직 형성부(B)의 절연막(20) 표면이 노출되도록 EPROM 셀 형성부(A)의 절연막(20) 상에 제 2 감광막 패턴(18b)을 형성한다.
제 3 단계로서, 도 4에 도시된 바와 같이 제 2 감광막 패턴(18b)을 마스크로 이용하여 로직 형성부(B)의 절연막(20)을 식각한다. 이 과정에서, 절연막(20) 하단의 제 1 도전성막(16)과 제 1 게이트 절연막(14a)의 일부가 함께 식각되므로, 절연막(20) 식각 공정이 완료되면 로직 형성부(B)쪽에는 0.7 ~ 0.8T(여기서, T란 기 형성된 제 1 게이트 절연막(14a)의 총 두께를 나타낸다) 두께의 제 1 게이트 절연막(14a) 만이 남게 된다.
제 4 단계로서, 도 5에 도시된 바와 같이 제 2 감광막 패턴(18b)을 마스크로 이용하여 로직 형성부(B)에 남겨진 제 1 게이트 절연막(14a)을 습식식각 공정을 이용하여 제거한 다음, 제 2 감광막 패턴(18b)을 제거한다. 이와 같이 로직 형성부(B)의 제 1 게이트 절연막(14a)을 제거해 준 것은 이 부분에 오염되지 않은 순수(pure)한 산화막 재질의 게이트 절연막을 형성하기 위함이다. 이어, 제 1 게이트 절연막(14a)이 제거된 부분에 제 2 게이트 절연막(14b)을 형성하고, 상기 결과물 전면에 폴리사이드 재질의 제 2 도전성막(22)을 형성한다.
제 5 단계로서, 도 6에 도시된 바와 같이 광식각 공정을 이용하여 EPROM 셀 형성부의 제 2 도전성막(22) 표면이 소정 부분 노출되도록 상기 결과물 상에 제 3 감광막 패턴(18c)을 형성하고, 이를 마스크로 이용하여 제 2 도전성막(22)을 건식식각한다. 그 결과, 도 1a에 도시된 형상을 갖는 제 2 도전성막 재질의 컨트롤 게이트(114)가 형성된다.
제 6 단계로서, 도 7에 도시된 바와 같이 제 3 감광막 패턴(18c)을 제거하고, 광식각 공정을 이용하여 로직 형성부(B)의 제 2 도전성막(22) 표면이 소정 부분 노출되도록 상기 결과물 상에 다시 제 4 감광막 패턴(18d)을 형성한 다음, 이를 마스크로 이용하여 제 2 도전성막(22)을 식각하여 게이트(26)를 형성하고, 제 4 감광막 패턴(18d)을 제거해 주므로써, 본 공정 진행을 완료한다.
그러나, 이러한 일련의 제조 공정을 거쳐 EPROM 셀이 내장된 로직 소자를 제조할 경우에는 공정 진행중에 광식각 공정이 4회(예컨대, 플로팅 게이트 형성시/ONO 적층 구조의 절연막 식각시/컨트롤 게이트 형성시/게이트 형성시) 요구되므로 식각 공정 진행시 4매의 마스크가 필요로되어, 공정 진행이 복잡하고 비용 상승이 초래되는 등의 문제가 발생하게 된다. 최근에는 OTP용 셀이 내장된 반도체 소자의 수요 증대로 인해 제품의 TAT(turn around time) 단축 및 공정 비용 절감이 요구되는 추세이므로, 이에 대한 개선책이 더욱 시급하게 요구되고 있다.
이에 본 발명의 목적은, EPROM 셀이 내장된 로직 소자 제조시 EPROM 셀을 이루는 플로팅 게이트의 레이 아웃 구조를 변경해 주므로써, 공정 불량 발생없이도 공정 단순화와 비용 절감을 이룰 수 있도록 한 EPROM 셀이 내장된 반도체 소자를 제공함에 있다.
본 발명의 다른 목적은, 상기 EPROM 셀이 내장된 반도체 소자를 효과적으로 제조할 수 있는 제조방법을 제공함에 있다.
도 1a 및 도 1b는 종래의 OTP용 EPROM 셀 구조를 도시한 것으로,
도 1a는 EPROM 셀의 평면도,
도 1b는 도 1a에 제시된 EPROM 셀의 X-X' 절단면 구조를 도시한 단면도,
도 2 내지 도 7은 도 1b의 EPROM 셀이 내장된 로직 소자 제조방법을 도시한 공정수순도,
도 8a 및 도 8b는 본 발명에 의한 OTP용 EPROM 셀 구조를 도시한 것으로,
도 8a는 EPROM 셀의 평면도,
도 8b는 도 8a에 제시된 EPROM 셀의 X-X' 절단면 구조를 도시한 단면도,
도 9 내지 도 13은 도 8b의 EPROM 셀이 내장된 로직 소자 제조방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명에서는, EPROM 셀과 로직 회로가 머지된 반도체 소자에 있어서, 상기 EPROM 셀이 필드 산화막과 제 1 게이트 절연막이 구비된 반도체 기판과; 상기 기판 상에 형성되며, 상기 필드 산화막의 중앙부가 서로 소정 간격 이격된 상태로 길이 방향을 따라 노출되도록 형성된 플로팅 게이트와; 상기 플로팅 게이트의 상면 및 측면에 형성된 절연막 및; 상기 플로팅 게이트와 수직 교차되도록, 상기 절연막과 상기 필드 산화막의 표면 노출부 소정 부분을 따라 형성된 컨트롤 게이트로 이루어진 것을 특징으로 하는 EPROM 셀이 내장된 반도체 소자가 제공된다.
상기 다른 목적을 달성하기 위하여 본 발명에서는 필드 산화막과 제 1 게이트 절연막이 구비된 반도체 기판 상에 제 1 도전성막과 절연막을 순차적으로 형성하는 공정과; 상기 필드 산화막의 중앙부 상측에 위치한 상기 절연막 표면이 서로 소정 간격 이격된 상태로 길이 방향을 따라 노출되도록, EPROM 셀 형성부의 상기 절연막 상에만 선택적으로 제 1 감광막 패턴을 형성하는 공정과; 상기 제 1 감광막 패턴을 마스크로 이용하여 상기 절연막과 상기 제 1 도전성막을 식각하여 EPROM 셀 형성부에 플로팅 게이트를 형성하는 공정과; 로직 형성부의 상기 제 1 게이트 절연막을 식각하고, 상기 제 1 감광막 패턴을 제거하는 공정; 및 산화 공정을 이용하여 상기 제 1 게이트 절연막이 제거된 부분과 상기 플로팅 게이트 측면에 제 2 게이트 절연막과 산화막을 동시에 형성하는 공정으로 이루어진 EPROM 셀이 내장된 반도체 소자 제조방법이 제공된다.
상기 구조를 가지도록 EPROM 셀이 내장된 반도체 소자를 제조할 경우, 플로팅 게이트를 형성하기 위한 제 1 도전성막의 식각 공정과 ONO 적층막 구조의 절연막 식각 공정을 1회의 광식각 공정을 이용하여 한번에 실시할 수 있게 되므로, 광식각 공정을 1회 줄일 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은, EPROM 셀을 이루는 플로팅 게이트의 레이 아웃 구조 변경을 통하여 EPROM 셀이 내장된 로직 소자 제조시 공정 불량 발생없이도 용이하게 공정 단순화를 이룰 수 있도록 하는데 주안점을 둔 기술이다.
도 8a 및 도 8b에는 이러한 특성을 갖는 본 발명에서 제안된 EPROM 셀 구조를 도시한 도면이 제시되어 있다. 여기서, 도 8a는 EPROM 셀의 전체적인 레이 아웃 구조를 도시한 평면도를 나타내고, 도 8b는 도 1a의 X-X' 절단면 구조를 도시한 단면도를 나타낸다.
도 8a 및 도 8b를 참조하면, 본 발명에서 제안된 EPROM 셀은 필드 산화막(102)과 제 1 게이트 절연막(104a)이 구비된 반도체 기판(100) 상에, 서로 인접된 단위 셀(Ⅰ) 간의 필드 산화막(102) 중앙부가 서로 소정 간격 이격된 상태로 길이 방향을 따라 노출되도록 폴리 실리콘 재질의 플로팅 게이트(106a)가 형성되고, 상기 플로팅 게이트(106a)의 상면 및 측면에는 ONO 적층 구조의 절연막 및 산화막 재질의 절연막(108),(104c)이 형성되며, 상기 절연막(108),(104c)과 필드 산화막(102)의 표면 노출부 소정 부분을 따라서는 각 단위 셀(Ⅰ) 내의 플로팅 게이트(106a)와 수직 교차되도록 폴리사이드 재질의 컨트롤 게이트(114)가 형성되어 있는 구조로 이루어져 있음을 알 수 있다.
따라서, 상기 구조의 EPROM 셀이 구비된 로직 소자는 도 9 내지 도 12에 제시된 공정수순도에서 알 수 있듯이 다음의 제 4 단계를 거쳐 제조된다. 상기 공정수순도에서 A로 표시된 부분은 EPROM 셀 형성부를 나타내고, B로 표시된 부분은 로직 형성부를 나타낸다.
제 1 단계로서, 도 9에 도시된 바와 같이 필드 산화막(102)과 제 1 게이트 절연막(104a)이 구비된 반도체 기판(예컨대, 실리콘 기판) 상에 폴리실리콘 재질의 제 1 도전성막(106)과 ONO 적층 구조의 절연막(108)을 순차적으로 형성한 다음, 광식각 공정을 이용하여 그 위에 플로팅 게이트 형성부를 한정하는 제 1 감광막 패턴(110a)을 형성한다. 이때, 제 1 감광막 패턴(110a)은 로직 형성부(B)의 절연막(108) 표면은 모두 노출되는 반면 EPROM 셀 형성부(A)의 절연막(108)은 도 8a에서 알 수 있듯이 필드 산화막(102)의 중앙부 상측에 위치한 절연막(108) 표면만이 서로 소정 간격 이격된 상태로 길이 방향을 따라 노출되도록 형성된다.
제 2 단계로서, 도 10에 도시된 바와 같이 제 1 감광막 패턴(110a)을 마스크로 이용하여 ONO 적층 구조의 절연막(108)을 건식식각한다. 이 과정에서, 제 1 감광막 패턴(110a)에 의해 보호받지 못한 부분의 제 1 도전성막(106)과 제 1 게이트 절연막(104a)의 일부가 함께 식각되므로, 절연막(108) 식각 공정이 완료되면 EPROM 셀 형성부(A)에는 상단에 절연막(108)이 형성되어 있는 제 1 도전성막 재질의 플로팅 게이트(106a)가 형성되는 반면, 로직 형성부(B)에는 0.7 ~ 0.8T(여기서, T란 기 형성된 제 1 게이트 절연막(14a)의 총 두께를 나타낸다) 두께의 제 1 게이트 절연막(104a) 만이 남게 된다.
제 3 단계로서, 도 11에 도시된 바와 같이 제 1 감광막 패턴(110a)을 마스크로 이용한 습식식각 공정으로 로직 형성부(B)에 남겨진 제 1 게이트 절연막(104a)을 제거한다. 이때, EPROM 셀 형성부(A)의 필드 산화막(102)도 일부 함께 식각되는데, 이 경우 필드 산화막(102)은 표면 노출부 뿐 아니라 플로팅 게이트(106a)의 양 에지측 하단에서도 일부 측면 식각(side etch)이 이루어지게 되므로, 제 1 게이트 절연막(104a)의 식각 공정이 완료되면 EPROM 셀 형성부(A)의 필드 산화막(102)은 도 11에 도시된 형상을 가지게 된다. 이어, 제 1 감광막 패턴(110a)을 제거하고, 산화 공정을 이용하여 제 1 게이트 절연막(104a)이 제거된 부분에 산화막 재질의 제 2 게이트 절연막(104b)을 형성한 다음, 상기 결과물 전면에 폴리사이드 재질의 제 2 도전성막(112)을 형성한다. 제 2 게이트 절연막(104b) 형성시, EPROM 셀 형성부(A)의 플로팅 게이트(106a) 표면을 따라서도 산화막 재질의 절연막(104c)이 형성되므로, 이때 상기 플로팅 게이트(106a)는 ONO 적층막 구조의 절연막(108)과 산화막 재질의 절연막(104c)에 의해 둘러싸여진 구조를 가지게 된다.
제 4 단계로서, 도 12에 도시된 바와 같이 EPROM 셀 형성부(A)의 제 2 도전성막(112) 표면이 소정 부분 노출되도록 광식각 공정을 이용하여 상기 도전성막(112) 상에 제 2 감광막 패턴(110b)을 형성하고, 이를 마스크로 이용하여 제 2 도전성막(112)을 건식식각한다. 그 결과, 도 8a에 도시된 형상을 갖는 제 2 도전성막 재질의 컨트롤 게이트(114)가 형성된다.
제 5 단계로서, 도 13에 도시된 바와 같이 제 2 감광막 패턴(110b)을 제거하고, 로직 형성부(B)의 제 2 도전성막(112) 표면이 소정 부분 노출되도록 광식각 공정을 이용하여 상기 결과물 상에 다시 제 3 감광막 패턴(110c)을 형성한 다음, 이를 마스크로 이용하여 제 2 도전성막(112)을 식각하여 로직 형성부(B)의 게이트(116)를 형성하고, 제 3 감광막 패턴(110c)을 제거해 주므로써, 본 공정 진행을 완료한다.
이와 같이 공정을 진행할 경우, 플로팅 게이트(106a)를 형성하기 위한 제 1 도전성막(106)의 식각 공정과 절연막(108) 식각 공정을 1회의 광식각 공정을 이용하여 한꺼번에 실시할 수 있게 되므로, EPROM 셀이 내장된 로직 소자 제조시 광식각 공정을 4회에서 3회(예컨대, 플로팅 게이트를 형성하기 위한 제 1 도전성막과 ONO 적층 구조의 절연막 식각시/컨트롤 게이트 형성시/게이트 형성시)로 줄일 수 있게 되어 마스크 수를 1매 감소시킬 수 있게 되므로 공정 단순화와 비용 절감 효과를 동시에 얻을 수 있게 된다.
여기서, EPROM 셀을 이루는 플로팅 게이트(106a)의 전체적인 레이 아웃 구조를 도 8a에 도시된 평면 구조로 가져간 것은, EPROM 셀의 전체적인 레이 이웃 구조를 종래와 동일하게 가져가기 위하여 제 1 단계에서 필드산화막(102)의 중앙부 상측에 위치한 절연막(108) 표면이 길이 방향을 따라 일체로 길게 연장된 상태로 노출되도록 제 1 감광막 패턴(110a)을 형성할 경우, 이후 제 4 단계에서 컨트롤 게이트를 형성하기 위한 식각 공정 진행시 플로팅 게이트(106a)의 양 에지측 하단과 필드 산화막(102) 사이에 잔존된 제 2 도전성막으로 인해 서로 인접한 컨트롤 게이트(114) 간이 쇼트되는 현상이 발생하게 되어 선택된 EPROM 셀의 프로그램시 비 선택 셀도 한꺼번에 프로그램되는 오동작이 발생하게 되므로, 이를 방지하기 위함이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, EPROM 셀이 내장된 로직 소자 제조시, EPROM 셀의 구조 변경을 통하여 공정 불량(예컨대, 서로 인접한 컨트롤 게이트 간의 쇼트로 인해 선택 셀의 프로그램시 비 선택 셀이 한꺼번에 프로그램되는 불량) 발생없이도 1회의 광식각 공정을 적용하여 플로팅 게이트(106a) 형성 공정과 절연막(108) 식각 공정을 동시에 실시할 수 있게 되므로, 공정 단순화와 비용 절감 효과를 얻을 수 있게 된다.
Claims (11)
- 이피롬(EPROM) 셀과 로직 회로가 머지된 반도체 소자에 있어서,상기 이피롬 셀이, 필드 산화막과 제 1 게이트 절연막이 구비된 반도체 기판과; 상기 기판 상에 형성되며, 상기 필드 산화막의 중앙부가 서로 소정 간격 이격된 상태로 길이 방향을 따라 노출되도록 형성된 플로팅 게이트와; 상기 플로팅 게이트의 상면 및 측면에 형성된 절연막 및; 상기 플로팅 게이트와 수직 교차되도록, 상기 절연막과 상기 필드 산화막의 표면 노출부 소정 부분을 따라 형성된 컨트롤 게이트로 이루어진 것을 특징으로 하는 이피롬 셀이 내장된 반도체 소자.
- 제 1항에 있어서, 상기 플로팅 게이트는 폴리실리콘으로 이루어진 것을 특징으로 하는 이피롬 셀이 내장된 반도체 소자.
- 제 1항에 있어서, 상기 플로팅 게이트의 상면에 형성된 상기 절연막은 ONO 적층막 구조를 갖는 것을 특징으로 하는 이피롬 셀이 내장된 반도체 소자.
- 제 1항에 있어서, 상기 플로팅 게이트의 측면에 형성된 상기 절연막은 산화막인 것을 특징으로 하는 이피롬 셀이 내장된 반도체 소자.
- 제 1항에 있어서, 상기 컨트롤 게이트는 폴리사이드로 이루어진 것을 특징으로 하는 이피롬 셀이 내장된 반도체 소자.
- 필드 산화막과 제 1 게이트 절연막이 구비된 반도체 기판 상에 제 1 도전성막과 절연막을 순차적으로 형성하는 공정과;상기 필드 산화막의 중앙부 상측에 위치한 상기 절연막 표면이 서로 소정 간격 이격된 상태로 길이 방향을 따라 노출되도록, 이피롬 셀 형성부의 상기 절연막 상에만 선택적으로 제 1 감광막 패턴을 형성하는 공정과;상기 제 1 감광막 패턴을 마스크로 이용하여 상기 절연막과 상기 제 1 도전성막을 식각하여 이피롬 셀 형성부에 플로팅 게이트를 형성하는 공정과;로직 형성부의 상기 제 1 게이트 절연막을 식각하고, 상기 제 1 감광막 패턴을 제거하는 공정; 및산화 공정을 이용하여 상기 제 1 게이트 절연막이 제거된 부분과 상기 플로팅 게이트 측면에 제 2 게이트 절연막과 산화막을 동시에 형성하는 공정으로 이루어진 것을 특징으로 하는 이피롬 셀이 내장된 반도체 소자 제조방법.
- 제 6항에 있어서, 상기 제 1 도전성막은 폴리실리콘으로 형성하는 것을 특징으로 하는 이피롬 셀이 내장된 반도체 소자 제조방법.
- 제 6항에 있어서, 상기 절연막은 ONO 적층막 구조로 형성하는 것을 특징으로 하는 이피롬 셀이 내장된 반도체 소자 제조방법.
- 제 6항에 있어서, 상기 제 1 게이트 절연막은 습식식각 공정에 의해 식각되는 것을 특징으로 하는 이피롬 셀이 내장된 반도체 소자 제조방법.
- 제 6항에 있어서, 상기 제 2 게이트 절연막과 상기 산화막 형성후,상기 결과물 전면에 제 2 도전성막을 형성하는 공정과;이피롬 셀 형성부의 상기 제 2 도전성막 표면이 소정 부분 노출되도록, 그 이외의 영역의 상기 결과물 상에 제 2 감광막 패턴을 형성하는 공정과;상기 제 2 감광막 패턴을 마스크로 이용하여 상기 제 2 도전성막을 식각하여 이피롬 셀 형성부에 컨트롤 게이트를 형성하고, 상기 제 2 감광막 패턴을 제거하는 공정과;로직 형성부의 상기 제 2 도전성막 표면이 소정 부분 노출되도록, 그 이외의 영역의 상기 결과물 상에 제 3 감광막 패턴을 형성하는 공정과;상기 제 3 감광막 패턴을 마스크로 이용하여 상기 제 2 도전성막을 식각하여 로직 형성부에 게이트를 형성하고, 상기 제 3 감광막 패턴을 제거하는 공정을 더 포함하는 것을 특징으로 하는 이피롬 셀이 내장된 반도체 소자 제조방법.
- 제 10항에 있어서, 상기 제 2 도전성막은 폴리사이드로 형성하는 것을 특징으로 하는 이피롬 셀이 내장된 반도체 소자 제조방법.
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