JP3445660B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電気的にデータの書き
込み及び消去が可能な不揮発性半導体記憶装置及びその
製造方法に関し、浮遊ゲート型メモリセルを有する不揮
発性半導体記憶装置に用いて好適なものである。
込み及び消去が可能な不揮発性半導体記憶装置及びその
製造方法に関し、浮遊ゲート型メモリセルを有する不揮
発性半導体記憶装置に用いて好適なものである。
【０００２】
【従来の技術】従来より、電気的にデータの書き込み及
び消去が可能な不揮発性半導体記憶装置として、ＥＥＰ
ＲＯＭ(Electrically Erasable Programable Read Only
Memory) やフラッシュメモリなどが知られている。
び消去が可能な不揮発性半導体記憶装置として、ＥＥＰ
ＲＯＭ(Electrically Erasable Programable Read Only
Memory) やフラッシュメモリなどが知られている。
【０００３】特に、フラッシュメモリは、メモリセルが
１個の浮遊ゲート型トランジスタから構成できるので、
製造工程を簡略化できビット当たりの単価を低くできる
とともに高集積、大容量化が可能となり、ハードディス
クやフロッピーディスクなどの磁気記録媒体などの置き
換えを中心として広く用いられている。
１個の浮遊ゲート型トランジスタから構成できるので、
製造工程を簡略化できビット当たりの単価を低くできる
とともに高集積、大容量化が可能となり、ハードディス
クやフロッピーディスクなどの磁気記録媒体などの置き
換えを中心として広く用いられている。
【０００４】フラッシュメモリのデータの書き換えの方
式としては、ＮＯＲ型フラッシュメモリで主に使用され
ているように、書き込みをホットエレクトロン注入で行
うとともに消去をファウラーノードハイムトンネリング
（以下、「ＦＮトンネリング」と称す。）で行う方式と
ＮＡＮＤ型フラッシュメモリで主に使用されているよう
に、書き込み及び消去の両方をファウラーノードハイム
トンネリング（以下、「ＦＮトンネリング」と称す。）
で行う方式などがある。
式としては、ＮＯＲ型フラッシュメモリで主に使用され
ているように、書き込みをホットエレクトロン注入で行
うとともに消去をファウラーノードハイムトンネリング
（以下、「ＦＮトンネリング」と称す。）で行う方式と
ＮＡＮＤ型フラッシュメモリで主に使用されているよう
に、書き込み及び消去の両方をファウラーノードハイム
トンネリング（以下、「ＦＮトンネリング」と称す。）
で行う方式などがある。
【０００５】また、フラッシュメモリのデータの消去方
式として、浮遊ゲートの蓄積電子をソース電極に引き抜
くようにしたソース消去法、ソース電極に正電圧を印加
するとともに制御ゲート電極に負電圧を印加して浮遊ゲ
ートの蓄積電子をソース電極に引き抜くようにしたソー
ス・ゲート消去法、浮遊ゲートの蓄積電子をメモリセル
のチャネル領域を介して基板側に引き抜くようにした基
板消去法などがある。
式として、浮遊ゲートの蓄積電子をソース電極に引き抜
くようにしたソース消去法、ソース電極に正電圧を印加
するとともに制御ゲート電極に負電圧を印加して浮遊ゲ
ートの蓄積電子をソース電極に引き抜くようにしたソー
ス・ゲート消去法、浮遊ゲートの蓄積電子をメモリセル
のチャネル領域を介して基板側に引き抜くようにした基
板消去法などがある。
【０００６】以下に、従来の不揮発性半導体記憶装置に
ついて図２及び図９を参照しながら説明する。
ついて図２及び図９を参照しながら説明する。
【０００７】図２は従来のメモリセルのパターンを示す
平面図、図９（ａ）は図２のＡ−Ａ線で切断した断面
図、図９（ｂ）は図２のＢ−Ｂ線で切断した断面図であ
る。
平面図、図９（ａ）は図２のＡ−Ａ線で切断した断面
図、図９（ｂ）は図２のＢ−Ｂ線で切断した断面図であ
る。
【０００８】図９（ａ）に示す図２のＡ−Ａ線方向にお
いて、Ｐ型シリコン基板１１上には、素子分離膜２１と
してＬＯＣＯＳ法によって例えば３０００〜６０００Å
程度の膜厚のシリコン酸化膜が形成されており、素子分
離膜２１の間に形成される素子領域を互いに電気的に分
離している。
いて、Ｐ型シリコン基板１１上には、素子分離膜２１と
してＬＯＣＯＳ法によって例えば３０００〜６０００Å
程度の膜厚のシリコン酸化膜が形成されており、素子分
離膜２１の間に形成される素子領域を互いに電気的に分
離している。
【０００９】素子分離膜２１によって素子分離されたチ
ャネル領域には、トンネル酸化膜１４として５０〜１３
０Å程度の膜厚のシリコン酸化膜が熱酸化によって形成
され、トンネル酸化膜１４の上部には、浮遊ゲート電極
２３として導電性の多結晶シリコン膜が素子分離膜２１
に跨がるように形成されている。
ャネル領域には、トンネル酸化膜１４として５０〜１３
０Å程度の膜厚のシリコン酸化膜が熱酸化によって形成
され、トンネル酸化膜１４の上部には、浮遊ゲート電極
２３として導電性の多結晶シリコン膜が素子分離膜２１
に跨がるように形成されている。
【００１０】浮遊ゲート電極２３の上部及び側部には、
層間絶縁膜１６として例えばシリコン酸化膜／シリコン
窒化膜／シリコン酸化膜からなる酸化膜厚換算で３００
Å程度の膜厚のＯＮＯ絶縁膜が形成され、層間絶縁膜１
６の上部には、制御ゲート電極２２として導電性の多結
晶シリコン膜が形成されている。
層間絶縁膜１６として例えばシリコン酸化膜／シリコン
窒化膜／シリコン酸化膜からなる酸化膜厚換算で３００
Å程度の膜厚のＯＮＯ絶縁膜が形成され、層間絶縁膜１
６の上部には、制御ゲート電極２２として導電性の多結
晶シリコン膜が形成されている。
【００１１】制御ゲート電極２２の上部には層間絶縁膜
１９を介して金属配線層２５が形成されている。
１９を介して金属配線層２５が形成されている。
【００１２】また、図９（ｂ）に示す図２のＢ−Ｂ線方
向では、浮遊ゲート電極２３の両側に一部の領域がオー
バーラップするようにＮ型のドレイン拡散層１２及びソ
ース拡散層１３が形成されており、ドレイン拡散層１２
は２つの浮遊ゲート電極２３で共有されている。ドレイ
ン拡散層１２及びソース拡散層１３には、不純物として
砒素が１×１０18〜１×１０21cm-3程度の表面濃度で導
入されている。
向では、浮遊ゲート電極２３の両側に一部の領域がオー
バーラップするようにＮ型のドレイン拡散層１２及びソ
ース拡散層１３が形成されており、ドレイン拡散層１２
は２つの浮遊ゲート電極２３で共有されている。ドレイ
ン拡散層１２及びソース拡散層１３には、不純物として
砒素が１×１０18〜１×１０21cm-3程度の表面濃度で導
入されている。
【００１３】また、ドレイン拡散層１２は、コンタクト
ホール２４を介して金属配線層２５に接続されており、
ソース拡散層１３も不図示の金属配線層に接続されてい
る。
ホール２４を介して金属配線層２５に接続されており、
ソース拡散層１３も不図示の金属配線層に接続されてい
る。
【００１４】次に、図９の不揮発性半導体記憶装置の動
作について説明する。
作について説明する。
【００１５】書き込み時においては、例えば選択された
メモリセルのドレイン拡散層１２に６Ｖ、ソース拡散層
１３に０Ｖ、制御ゲート電極２２に１２Ｖの電圧を与え
ることにより、メモリセルトランジスタのチャネル領域
に電流を流す。その結果、ドレイン拡散層１２の近傍の
チャネル領域に生成されたピンチオフ領域において電界
により加速された電子が、熱的な平衡状態より過剰にエ
ネルギーを持った状態（ホットエレクトロン）となり、
トンネル酸化膜１４のエネルギー障壁を越えて浮遊ゲー
ト電極２３に注入される。
メモリセルのドレイン拡散層１２に６Ｖ、ソース拡散層
１３に０Ｖ、制御ゲート電極２２に１２Ｖの電圧を与え
ることにより、メモリセルトランジスタのチャネル領域
に電流を流す。その結果、ドレイン拡散層１２の近傍の
チャネル領域に生成されたピンチオフ領域において電界
により加速された電子が、熱的な平衡状態より過剰にエ
ネルギーを持った状態（ホットエレクトロン）となり、
トンネル酸化膜１４のエネルギー障壁を越えて浮遊ゲー
ト電極２３に注入される。
【００１６】注入された電子は、電気的に浮遊状態にあ
る浮遊ゲート電極２３中に保持されるので、メモリセル
トランジスタのしきい値電圧は、例えば初期状態の２Ｖ
程度から７Ｖ程度に上昇し書き込みが行われる。
る浮遊ゲート電極２３中に保持されるので、メモリセル
トランジスタのしきい値電圧は、例えば初期状態の２Ｖ
程度から７Ｖ程度に上昇し書き込みが行われる。
【００１７】また、消去時においては、例えばドレイン
拡散層１２を浮遊状態とし、ソース拡散層１３に１２
Ｖ、制御ゲート電極２２に０Ｖの電圧を与えることによ
り、浮遊ゲート電極２３中の電子は、ＦＮトンネリング
によりトンネル酸化膜１４を介してソース拡散層１３に
引き抜かれるので、メモリセル２６のしきい値電圧は、
例えば７Ｖ程度から２Ｖ程度に下降する。
拡散層１２を浮遊状態とし、ソース拡散層１３に１２
Ｖ、制御ゲート電極２２に０Ｖの電圧を与えることによ
り、浮遊ゲート電極２３中の電子は、ＦＮトンネリング
によりトンネル酸化膜１４を介してソース拡散層１３に
引き抜かれるので、メモリセル２６のしきい値電圧は、
例えば７Ｖ程度から２Ｖ程度に下降する。
【００１８】また、読み出し時においては、例えば選択
されたメモリセルの例えばドレイン拡散層１２に１Ｖ、
ソース拡散層１３に０Ｖ、制御ゲート電極２２に５Ｖの
電圧を与えることにより、メモリセル２６に電流が流れ
るかどうかを検出する。
されたメモリセルの例えばドレイン拡散層１２に１Ｖ、
ソース拡散層１３に０Ｖ、制御ゲート電極２２に５Ｖの
電圧を与えることにより、メモリセル２６に電流が流れ
るかどうかを検出する。
【００１９】次に、従来の不揮発性半導体記憶装置の他
の例について図１０を参照しながら説明する。
の例について図１０を参照しながら説明する。
【００２０】図１０は、従来の埋め込みビットライン方
式におけるメモリセルの構造を示す断面図である。この
埋め込みビットライン方式は、ドレイン拡散層４３及び
ソース拡散層４２がそれぞれビット線及びソース線を兼
用しているので、ビット線及びソース線のコンタクトホ
ールを各メモリセル毎に配置する必要がなく、高集積化
が可能となる。
式におけるメモリセルの構造を示す断面図である。この
埋め込みビットライン方式は、ドレイン拡散層４３及び
ソース拡散層４２がそれぞれビット線及びソース線を兼
用しているので、ビット線及びソース線のコンタクトホ
ールを各メモリセル毎に配置する必要がなく、高集積化
が可能となる。
【００２１】図１０において、Ｐ型シリコン基板４１上
には、素子分離膜４５としてＬＯＣＯＳ法によって例え
ば２０００Å程度の膜厚のシリコン酸化膜が形成される
とともに４０００Å程度の膜厚の拡散層分離用酸化膜４
４によって分離されたドレイン拡散層４３及びソース拡
散層４２が素子分離膜４５の下方に形成されている。
には、素子分離膜４５としてＬＯＣＯＳ法によって例え
ば２０００Å程度の膜厚のシリコン酸化膜が形成される
とともに４０００Å程度の膜厚の拡散層分離用酸化膜４
４によって分離されたドレイン拡散層４３及びソース拡
散層４２が素子分離膜４５の下方に形成されている。
【００２２】また、ドレイン拡散層４３及びソース拡散
層４２は、浮遊ゲート電極４７の一部の領域にオーバー
ラップするように形成されており、ドレイン拡散層４３
及びソース拡散層４２には、不純物として砒素が１×１
０18〜１×１０21cm-3程度の表面濃度で導入されてい
る。
層４２は、浮遊ゲート電極４７の一部の領域にオーバー
ラップするように形成されており、ドレイン拡散層４３
及びソース拡散層４２には、不純物として砒素が１×１
０18〜１×１０21cm-3程度の表面濃度で導入されてい
る。
【００２３】素子分離膜４５によって素子分離されたチ
ャネル領域には、トンネル酸化膜４６として５０〜１３
０Å程度の膜厚のシリコン酸化膜が熱酸化によって形成
され、トンネル酸化膜４６の上部には、浮遊ゲート電極
４７として導電性の多結晶シリコン膜が素子分離膜４５
に跨がるように形成されている。
ャネル領域には、トンネル酸化膜４６として５０〜１３
０Å程度の膜厚のシリコン酸化膜が熱酸化によって形成
され、トンネル酸化膜４６の上部には、浮遊ゲート電極
４７として導電性の多結晶シリコン膜が素子分離膜４５
に跨がるように形成されている。
【００２４】浮遊ゲート電極４７の上部及び側部には、
層間絶縁膜４８として例えばシリコン酸化膜／シリコン
窒化膜／シリコン酸化膜からなる酸化膜厚換算で３００
Å程度の膜厚のＯＮＯ絶縁膜が形成され、層間絶縁膜４
８の上部には、制御ゲート電極４９として導電性の多結
晶シリコン膜が形成されている。
層間絶縁膜４８として例えばシリコン酸化膜／シリコン
窒化膜／シリコン酸化膜からなる酸化膜厚換算で３００
Å程度の膜厚のＯＮＯ絶縁膜が形成され、層間絶縁膜４
８の上部には、制御ゲート電極４９として導電性の多結
晶シリコン膜が形成されている。
【００２５】制御ゲート電極４９の上部には層間絶縁膜
５０を介して金属配線層５１が形成されている。
５０を介して金属配線層５１が形成されている。
【００２６】ところで、携帯用機器などを主体とするフ
ラッシュメモリの適用分野を考えた場合、電源電圧を低
電圧化し、書き換え動作を高速化することが重要であ
る。このため、単体のメモリセルの動作を考えた場合、
トンネル酸化膜１４に実際に印加される電圧が、ホット
エレクトロン注入やＦＮトンネリングの効率に影響を及
ぼすため、電源電圧の低電圧化などを行う場合に重要と
なってくる。
ラッシュメモリの適用分野を考えた場合、電源電圧を低
電圧化し、書き換え動作を高速化することが重要であ
る。このため、単体のメモリセルの動作を考えた場合、
トンネル酸化膜１４に実際に印加される電圧が、ホット
エレクトロン注入やＦＮトンネリングの効率に影響を及
ぼすため、電源電圧の低電圧化などを行う場合に重要と
なってくる。
【００２７】例えば、上述した電圧印加条件で書き込み
動作を行う場合、実際にトンネル酸化膜１４に印加され
る電圧は１２Ｖではなくもっと低い値をとる。
動作を行う場合、実際にトンネル酸化膜１４に印加され
る電圧は１２Ｖではなくもっと低い値をとる。
【００２８】すなわち、図９のメモリセルの等価回路は
図４に示すような構成となり、書き込み動作時に実際に
トンネル酸化膜１４に印加される電圧ＶPROGは、以下の
式で示される。
図４に示すような構成となり、書き込み動作時に実際に
トンネル酸化膜１４に印加される電圧ＶPROGは、以下の
式で示される。
【００２９】
ＶPROG＝ＫPROG×ＶCG …（１）
ＫPROG＝ＣFC／（ＣFC＋ＣFCH ＋ＣFD＋ＣFS） …（２）
ここで、ＫPROG：書き込み動作時の容量結合比
ＶCG ：制御ゲート電極２２に印加される電圧
ＣFC ：制御ゲート電極２２と浮遊ゲート電極２３間の
容量 ＣFCH ：浮遊ゲート電極２３とチャネル領域間の容量 ＣFD ：浮遊ゲート電極２３とドレイン拡散層１２間の
容量 ＣFS ：浮遊ゲート電極２３とソース拡散層１３間の容
量 である。
容量 ＣFCH ：浮遊ゲート電極２３とチャネル領域間の容量 ＣFD ：浮遊ゲート電極２３とドレイン拡散層１２間の
容量 ＣFS ：浮遊ゲート電極２３とソース拡散層１３間の容
量 である。
【００３０】また、消去動作時に実際にトンネル酸化膜
１４に印加される電圧ＶERASE は、以下の式で示され
る。
１４に印加される電圧ＶERASE は、以下の式で示され
る。
【００３１】
ＶERASE ＝ＫERASE ×ＶCG …（３）
ＫERASE ＝ ＣFC／（ＣFC＋ＣFS） …（４）
ここで、ＫERASE ：消去動作時の容量結合比
ＶCG ：制御ゲート電極２２に印加される電圧
である。
【００３２】書き込み動作及び消去動作のいずれにおい
ても、ホットエレクトロン注入やＦＮトンネリングの効
率を向上させるためには、それぞれの容量結合比
ＫPROG、ＫERASE を大きくするようにメモリセルの構造
を最適化することが必要である。
ても、ホットエレクトロン注入やＦＮトンネリングの効
率を向上させるためには、それぞれの容量結合比
ＫPROG、ＫERASE を大きくするようにメモリセルの構造
を最適化することが必要である。
【００３３】このため、（２）式及び（４）式から明ら
かなように、制御ゲート電極２２と浮遊ゲート電極２３
間の容量ＣFCの値を大きくし、浮遊ゲート電極２３とチ
ャネル領域間の容量ＣFCH 、浮遊ゲート電極２３とドレ
イン拡散層１２間の容量ＣFD、浮遊ゲート電極２３とソ
ース拡散層１３間の容量ＣFSの値を小さくする必要があ
る。
かなように、制御ゲート電極２２と浮遊ゲート電極２３
間の容量ＣFCの値を大きくし、浮遊ゲート電極２３とチ
ャネル領域間の容量ＣFCH 、浮遊ゲート電極２３とドレ
イン拡散層１２間の容量ＣFD、浮遊ゲート電極２３とソ
ース拡散層１３間の容量ＣFSの値を小さくする必要があ
る。
【００３４】従って、図９のメモリセルにおいては、制
御ゲート電極２２と浮遊ゲート電極２３とが層間絶縁膜
１６を介してオーバーラップする領域を大きくするとと
もに層間絶縁膜１６の膜厚を薄くし、トンネル酸化膜１
４に浮遊ゲート電極２３がオーバーラップする領域を小
さくするとともにトンネル酸化膜１４の膜厚を厚くする
必要がある。
御ゲート電極２２と浮遊ゲート電極２３とが層間絶縁膜
１６を介してオーバーラップする領域を大きくするとと
もに層間絶縁膜１６の膜厚を薄くし、トンネル酸化膜１
４に浮遊ゲート電極２３がオーバーラップする領域を小
さくするとともにトンネル酸化膜１４の膜厚を厚くする
必要がある。
【００３５】制御ゲート電極２２と浮遊ゲート電極２３
とが層間絶縁膜１６を介してオーバーラップする領域に
は、素子分離膜２１上で制御ゲート電極２２と浮遊ゲー
ト電極２３とがオーバーラップする領域及び浮遊ゲート
電極２３の側面でオーバーラップする領域も含まれてい
る。
とが層間絶縁膜１６を介してオーバーラップする領域に
は、素子分離膜２１上で制御ゲート電極２２と浮遊ゲー
ト電極２３とがオーバーラップする領域及び浮遊ゲート
電極２３の側面でオーバーラップする領域も含まれてい
る。
【００３６】従って、制御ゲート電極２２に供給する電
圧を低電圧化し、書き換え速度を速くするためには、容
量結合比ＫPROG、ＫERASE を大きくすることが必要とな
り、制御ゲート電極２２と浮遊ゲート電極２３とがオー
バーラップする領域の面積を大きくすることが効果的で
ある。
圧を低電圧化し、書き換え速度を速くするためには、容
量結合比ＫPROG、ＫERASE を大きくすることが必要とな
り、制御ゲート電極２２と浮遊ゲート電極２３とがオー
バーラップする領域の面積を大きくすることが効果的で
ある。
【００３７】
【発明が解決しようとする課題】しかしながら、制御ゲ
ート電極２２と浮遊ゲート電極２３とがオーバーラップ
する領域の面積を大きくするためには、素子分離膜２１
の面積を大きくすることが必要となり、メモリセルの大
きさが大きくなるという欠点があった。
ート電極２２と浮遊ゲート電極２３とがオーバーラップ
する領域の面積を大きくするためには、素子分離膜２１
の面積を大きくすることが必要となり、メモリセルの大
きさが大きくなるという欠点があった。
【００３８】本発明は、前述の問題点に鑑みてなされた
ものであり、メモリセルの面積を大きくすることなし
に、制御ゲート電極と浮遊ゲート電極とがオーバーラッ
プする領域の面積を大きくすることを、容易且つ確実に
実現できるようにすることを目的とする。
ものであり、メモリセルの面積を大きくすることなし
に、制御ゲート電極と浮遊ゲート電極とがオーバーラッ
プする領域の面積を大きくすることを、容易且つ確実に
実現できるようにすることを目的とする。
【００３９】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、第１導電型の半導体基板と、前記半導体基
板の表面領域に、所定の間隔を有して形成された第２導
電型のソース拡散層及び第２導電型のドレイン拡散層
と、前記ソース拡散層と前記ドレイン拡散層との間に形
成されるチャネル領域を含む前記半導体基板の表面領域
上に形成されたトンネル酸化膜と、前記トンネル酸化膜
を介して対向するように、前記半導体基板の表面領域上
に形成された第１及び第２の素子分離膜と、前記トンネ
ル酸化膜に接するように、前記半導体基板の上方に形成
された浮遊ゲート電極と、前記浮遊ゲート電極の表面領
域と、前記第１及び第２の素子分離膜の表面領域に沿っ
て形成された絶縁膜と、前記絶縁膜上に形成された制御
ゲート電極とを有し、前記浮遊ゲート電極の下面と、前
記第１及び第２の素子分離膜との間に、前記制御ゲート
電極の一部の領域を形成するようにしたことを特徴とし
ている。
記憶装置は、第１導電型の半導体基板と、前記半導体基
板の表面領域に、所定の間隔を有して形成された第２導
電型のソース拡散層及び第２導電型のドレイン拡散層
と、前記ソース拡散層と前記ドレイン拡散層との間に形
成されるチャネル領域を含む前記半導体基板の表面領域
上に形成されたトンネル酸化膜と、前記トンネル酸化膜
を介して対向するように、前記半導体基板の表面領域上
に形成された第１及び第２の素子分離膜と、前記トンネ
ル酸化膜に接するように、前記半導体基板の上方に形成
された浮遊ゲート電極と、前記浮遊ゲート電極の表面領
域と、前記第１及び第２の素子分離膜の表面領域に沿っ
て形成された絶縁膜と、前記絶縁膜上に形成された制御
ゲート電極とを有し、前記浮遊ゲート電極の下面と、前
記第１及び第２の素子分離膜との間に、前記制御ゲート
電極の一部の領域を形成するようにしたことを特徴とし
ている。
【００４０】また、本発明の不揮発性半導体記憶装置の
製造方法は、所定の間隔を有する複数の素子分離膜を半
導体基板上に形成する工程と、前記素子分離膜が形成さ
れた領域を除いた前記半導体基板上の所定の領域にトン
ネル酸化膜を形成する工程と、前記素子分離膜の上面
と、前記トンネル酸化膜の上面に、第１の多結晶半導体
膜を形成する工程と、前記第１の多結晶半導体膜を選択
的にエッチングして前記素子分離膜を部分的に露出させ
る工程と、前記第１の多結晶半導体膜をマスクとして前
記露出された素子分離膜を部分的にエッチングして、前
記素子分離膜と、前記第１の多結晶半導体膜の下面との
間に隙間領域を形成する工程と、前記隙間領域の一部が
確保されるように、前記第１の多結晶半導体膜が露出し
ている領域と、前記素子分離膜が露出している領域に沿
って絶縁膜を形成する工程と、前記絶縁膜上に第２の多
結晶半導体膜を形成する工程とを含み、前記第１の多結
晶半導体膜の下面と、前記素子分離膜との間に、前記第
２の多結晶半導体膜の一部を形成するようにしたことを
特徴としている。
製造方法は、所定の間隔を有する複数の素子分離膜を半
導体基板上に形成する工程と、前記素子分離膜が形成さ
れた領域を除いた前記半導体基板上の所定の領域にトン
ネル酸化膜を形成する工程と、前記素子分離膜の上面
と、前記トンネル酸化膜の上面に、第１の多結晶半導体
膜を形成する工程と、前記第１の多結晶半導体膜を選択
的にエッチングして前記素子分離膜を部分的に露出させ
る工程と、前記第１の多結晶半導体膜をマスクとして前
記露出された素子分離膜を部分的にエッチングして、前
記素子分離膜と、前記第１の多結晶半導体膜の下面との
間に隙間領域を形成する工程と、前記隙間領域の一部が
確保されるように、前記第１の多結晶半導体膜が露出し
ている領域と、前記素子分離膜が露出している領域に沿
って絶縁膜を形成する工程と、前記絶縁膜上に第２の多
結晶半導体膜を形成する工程とを含み、前記第１の多結
晶半導体膜の下面と、前記素子分離膜との間に、前記第
２の多結晶半導体膜の一部を形成するようにしたことを
特徴としている。
【００４１】
【００４２】
【００４３】
【００４４】
【実施例】以下、本発明の第１実施例による不揮発性半
導体記憶装置を図１及び図２を参照しながら説明する。
導体記憶装置を図１及び図２を参照しながら説明する。
【００４５】図１（ａ）は図２のＡ−Ａ線で切断した断
面図、図１（ｂ）は図２のＢ−Ｂ線で切断した断面図で
あり、図２は本発明の第１実施例によるメモリセルのパ
ターンを示す平面図である。なお、図９の不揮発性半導
体記憶装置と同一の構成部分には同一の符号を付した。
面図、図１（ｂ）は図２のＢ−Ｂ線で切断した断面図で
あり、図２は本発明の第１実施例によるメモリセルのパ
ターンを示す平面図である。なお、図９の不揮発性半導
体記憶装置と同一の構成部分には同一の符号を付した。
【００４６】図１（ａ）に示す図２のＡ−Ａ線方向にお
いて、Ｐ型シリコン基板１１上には、素子分離膜２１と
してＬＯＣＯＳ法によって例えば３０００〜６０００Å
程度の膜厚のシリコン酸化膜が形成されており、素子分
離膜２１の間に形成される素子領域を互いに電気的に分
離している。
いて、Ｐ型シリコン基板１１上には、素子分離膜２１と
してＬＯＣＯＳ法によって例えば３０００〜６０００Å
程度の膜厚のシリコン酸化膜が形成されており、素子分
離膜２１の間に形成される素子領域を互いに電気的に分
離している。
【００４７】素子分離膜２１によって素子分離されたチ
ャネル領域には、トンネル酸化膜１４として５０〜１３
０Å程度の膜厚のシリコン酸化膜が熱酸化によって形成
され、トンネル酸化膜１４の上部には、浮遊ゲート電極
２３として導電性の多結晶シリコン膜が素子分離膜２１
上に跨がるように形成され、素子分離膜２１との間に部
分的に隙間領域１５を有している。
ャネル領域には、トンネル酸化膜１４として５０〜１３
０Å程度の膜厚のシリコン酸化膜が熱酸化によって形成
され、トンネル酸化膜１４の上部には、浮遊ゲート電極
２３として導電性の多結晶シリコン膜が素子分離膜２１
上に跨がるように形成され、素子分離膜２１との間に部
分的に隙間領域１５を有している。
【００４８】浮遊ゲート電極２３の上部、側部及び隙間
領域１５の表面上には、層間絶縁膜１６として例えばシ
リコン酸化膜／シリコン窒化膜／シリコン酸化膜からな
る酸化膜厚換算で３００Å程度の膜厚のＯＮＯ絶縁膜が
形成され、層間絶縁膜１６の外周部には、制御ゲート電
極２２として導電性の多結晶シリコン膜が隙間領域１５
を埋め込むように形成されている。
領域１５の表面上には、層間絶縁膜１６として例えばシ
リコン酸化膜／シリコン窒化膜／シリコン酸化膜からな
る酸化膜厚換算で３００Å程度の膜厚のＯＮＯ絶縁膜が
形成され、層間絶縁膜１６の外周部には、制御ゲート電
極２２として導電性の多結晶シリコン膜が隙間領域１５
を埋め込むように形成されている。
【００４９】制御ゲート電極２２の上部には層間絶縁膜
１９を介して金属配線層２５が形成されている。
１９を介して金属配線層２５が形成されている。
【００５０】また、図１（ｂ）に示す図２のＢ−Ｂ線方
向では、浮遊ゲート電極２３の両側に一部の領域がオー
バーラップするようにＮ型のドレイン拡散層１２及びソ
ース拡散層１３が形成されており、ドレイン拡散層１２
は２つの浮遊ゲート電極２３で共有されている。ドレイ
ン拡散層１２及びソース拡散層１３には、不純物として
砒素が１×１０18〜１×１０21cm-3程度の表面濃度で導
入されている。
向では、浮遊ゲート電極２３の両側に一部の領域がオー
バーラップするようにＮ型のドレイン拡散層１２及びソ
ース拡散層１３が形成されており、ドレイン拡散層１２
は２つの浮遊ゲート電極２３で共有されている。ドレイ
ン拡散層１２及びソース拡散層１３には、不純物として
砒素が１×１０18〜１×１０21cm-3程度の表面濃度で導
入されている。
【００５１】また、ドレイン拡散層１２は、コンタクト
ホール２４を介して金属配線層２５に接続されており、
ソース拡散層１３も不図示の金属配線層に接続されてい
る。
ホール２４を介して金属配線層２５に接続されており、
ソース拡散層１３も不図示の金属配線層に接続されてい
る。
【００５２】次に、本発明の第１実施例による不揮発性
半導体記憶装置の動作を図３を参照しながら説明する。
半導体記憶装置の動作を図３を参照しながら説明する。
【００５３】図３は、本発明の第１実施例による不揮発
性半導体記憶装置を等価的に示す回路図である。
性半導体記憶装置を等価的に示す回路図である。
【００５４】書き込み時において、例えばメモリセルト
ランジスタＴ５を選択する場合、図示しないデコーダに
より例えばビット線Ｄ１に６Ｖ、ビット線Ｄ０、Ｄ２に
０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に１０Ｖ、ワ
ード線Ｗ０、Ｗ２、Ｗ３に０Ｖを印加することにより、
メモリセルトランジスタＴ５のドレイン拡散層１２に６
Ｖ、ソース拡散層１３に０Ｖ、制御ゲート電極２２に１
０Ｖの電圧を与える。
ランジスタＴ５を選択する場合、図示しないデコーダに
より例えばビット線Ｄ１に６Ｖ、ビット線Ｄ０、Ｄ２に
０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に１０Ｖ、ワ
ード線Ｗ０、Ｗ２、Ｗ３に０Ｖを印加することにより、
メモリセルトランジスタＴ５のドレイン拡散層１２に６
Ｖ、ソース拡散層１３に０Ｖ、制御ゲート電極２２に１
０Ｖの電圧を与える。
【００５５】このため、メモリセルトランジスタＴ５の
チャネル領域に電流が流れ、ドレイン拡散層１２の近傍
のチャネル領域に生成されたピンチオフ領域において電
界により加速された電子が、ホットエレクトロンとな
り、トンネル酸化膜１４のエネルギー障壁を越えて浮遊
ゲート電極２３に注入される。
チャネル領域に電流が流れ、ドレイン拡散層１２の近傍
のチャネル領域に生成されたピンチオフ領域において電
界により加速された電子が、ホットエレクトロンとな
り、トンネル酸化膜１４のエネルギー障壁を越えて浮遊
ゲート電極２３に注入される。
【００５６】注入された電子は、電気的に浮遊状態にあ
る浮遊ゲート電極２３中に保持されるので、メモリセル
トランジスタＴ５のしきい値電圧は、例えば初期状態の
２Ｖ程度から７Ｖ程度に上昇し書き込みが行われる。
る浮遊ゲート電極２３中に保持されるので、メモリセル
トランジスタＴ５のしきい値電圧は、例えば初期状態の
２Ｖ程度から７Ｖ程度に上昇し書き込みが行われる。
【００５７】また、消去時において、図示しないデコー
ダにより例えばビット線Ｄ０〜Ｄ２を開放にし、ソース
線Ｓ０に１２Ｖ、ワード線Ｗ１〜Ｗ３に０Ｖを印加する
ことにより、ドレイン拡散層１２を浮遊状態とし、ソー
ス拡散層１３に１２Ｖ、制御ゲート電極２２に０Ｖの電
圧を与える。
ダにより例えばビット線Ｄ０〜Ｄ２を開放にし、ソース
線Ｓ０に１２Ｖ、ワード線Ｗ１〜Ｗ３に０Ｖを印加する
ことにより、ドレイン拡散層１２を浮遊状態とし、ソー
ス拡散層１３に１２Ｖ、制御ゲート電極２２に０Ｖの電
圧を与える。
【００５８】このため、浮遊ゲート電極２３中の電子
が、ＦＮトンネリングによりトンネル酸化膜１４を介し
てソース拡散層１３に引き抜かれ、メモリセルトランジ
スタＴ４〜Ｔ９のしきい値電圧は例えば７Ｖ程度から２
Ｖ程度に下降しセクター消去が行われる。
が、ＦＮトンネリングによりトンネル酸化膜１４を介し
てソース拡散層１３に引き抜かれ、メモリセルトランジ
スタＴ４〜Ｔ９のしきい値電圧は例えば７Ｖ程度から２
Ｖ程度に下降しセクター消去が行われる。
【００５９】また、読み出し時においては、例えばメモ
リセルトランジスタＴ５を選択する場合、図示しないデ
コーダにより例えばビット線Ｄ１に１Ｖ、ビット線Ｄ
０、Ｄ２に０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に
５Ｖ、ワード線Ｗ０、Ｗ２、Ｗ３に０Ｖを印加すること
により、メモリセルトランジスタＴ５のドレイン拡散層
１２に１Ｖ、ソース拡散層１３に０Ｖ、制御ゲート電極
２２に５Ｖの電圧を与え、メモリセルトランジスタＴ５
に電流が流れるかどうかを不図示のセンスアンプにより
検出する。
リセルトランジスタＴ５を選択する場合、図示しないデ
コーダにより例えばビット線Ｄ１に１Ｖ、ビット線Ｄ
０、Ｄ２に０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に
５Ｖ、ワード線Ｗ０、Ｗ２、Ｗ３に０Ｖを印加すること
により、メモリセルトランジスタＴ５のドレイン拡散層
１２に１Ｖ、ソース拡散層１３に０Ｖ、制御ゲート電極
２２に５Ｖの電圧を与え、メモリセルトランジスタＴ５
に電流が流れるかどうかを不図示のセンスアンプにより
検出する。
【００６０】この第１実施例において、メモリセル２６
の面積が図９の従来例と同一の場合、書き込み時に制御
ゲート電極２２に印加する電圧を１２Ｖ程度から１０Ｖ
程度に減少でき、動作時の低電圧化が可能となる。
の面積が図９の従来例と同一の場合、書き込み時に制御
ゲート電極２２に印加する電圧を１２Ｖ程度から１０Ｖ
程度に減少でき、動作時の低電圧化が可能となる。
【００６１】また、図９の従来例と書き込み動作時にお
ける電圧印加条件を同一として、制御ゲート電極２２と
浮遊ゲート電極２３間の容量ＣFCの値を従来例と同一に
する場合、素子分離膜２１と浮遊ゲート電極２３とのオ
ーバーラップ量を小さくできるため、メモリセル２６の
面積の縮小化が可能となる。
ける電圧印加条件を同一として、制御ゲート電極２２と
浮遊ゲート電極２３間の容量ＣFCの値を従来例と同一に
する場合、素子分離膜２１と浮遊ゲート電極２３とのオ
ーバーラップ量を小さくできるため、メモリセル２６の
面積の縮小化が可能となる。
【００６２】例えば、０．８μｍルール程度のデザイン
ルールでメモリセル２６を形成した場合、従来例ではメ
モリセル２６の面積は約１０μｍ2 程度の大きさとなる
が、第１実施例においては素子分離膜２１と浮遊ゲート
電極２３とのオーバーラップ量を１μｍ程度から０．７
μｍ程度に減少でき、メモリセル２６の面積を約８μｍ
2 程度と約２０％の縮小が可能となる。
ルールでメモリセル２６を形成した場合、従来例ではメ
モリセル２６の面積は約１０μｍ2 程度の大きさとなる
が、第１実施例においては素子分離膜２１と浮遊ゲート
電極２３とのオーバーラップ量を１μｍ程度から０．７
μｍ程度に減少でき、メモリセル２６の面積を約８μｍ
2 程度と約２０％の縮小が可能となる。
【００６３】次に、本発明の第１実施例による不揮発性
半導体記憶装置の製造方法を図５を参照しながら説明す
る。
半導体記憶装置の製造方法を図５を参照しながら説明す
る。
【００６４】図５は、本発明の第１実施例による不揮発
性半導体記憶装置の製造方法を工程順に示す断面図であ
る。
性半導体記憶装置の製造方法を工程順に示す断面図であ
る。
【００６５】まず、図５（ａ）に示すように、Ｐ型シリ
コン基板１１上に、素子分離膜２１としてＬＯＣＯＳ法
によって例えば４０００〜９０００Å程度の膜厚のシリ
コン酸化膜を選択的に形成する。
コン基板１１上に、素子分離膜２１としてＬＯＣＯＳ法
によって例えば４０００〜９０００Å程度の膜厚のシリ
コン酸化膜を選択的に形成する。
【００６６】次に、ウエットエッチングにより素子領域
のＰ型シリコン基板１１の表面を露出させた後、熱酸化
法によってトンネル酸化膜１４として５０〜１３０Å程
度の膜厚のシリコン酸化膜を形成する。
のＰ型シリコン基板１１の表面を露出させた後、熱酸化
法によってトンネル酸化膜１４として５０〜１３０Å程
度の膜厚のシリコン酸化膜を形成する。
【００６７】次に、図５（ｂ）に示すように、１０００
〜２０００Å程度の膜厚の導電性多結晶シリコン膜をＣ
ＶＤ法などにより形成した後、フォトリソグラフィー及
びドライエッチングにより、素子分離膜２１上の制御ゲ
ート電極２２が存在する領域において前記多結晶シリコ
ン膜を図２のＡ−Ａ方向に分離させ、浮遊ゲート電極２
３を形成する。
〜２０００Å程度の膜厚の導電性多結晶シリコン膜をＣ
ＶＤ法などにより形成した後、フォトリソグラフィー及
びドライエッチングにより、素子分離膜２１上の制御ゲ
ート電極２２が存在する領域において前記多結晶シリコ
ン膜を図２のＡ−Ａ方向に分離させ、浮遊ゲート電極２
３を形成する。
【００６８】次に、浮遊ゲート電極２３をマスクとして
素子分離膜２１を１０００〜３０００Å程度ウエットエ
ッチングすることにより浮遊ゲート電極２３が素子分離
膜２１上にオーバーラップしている下部領域を除去し、
浮遊ゲート電極２３と素子分離膜２１との間に隙間領域
１５を形成する。
素子分離膜２１を１０００〜３０００Å程度ウエットエ
ッチングすることにより浮遊ゲート電極２３が素子分離
膜２１上にオーバーラップしている下部領域を除去し、
浮遊ゲート電極２３と素子分離膜２１との間に隙間領域
１５を形成する。
【００６９】このウエットエッチングは、層間絶縁膜１
６を形成する前にアンモニアの過酸化水素水溶液やフッ
化水素酸水溶液で表面をエッチングして重金属やパーテ
ィクルを除去する洗浄工程と兼用することにより、工程
数が増加することを防止でき、工程条件の若干の変更で
本実施例の実現が可能となる。
６を形成する前にアンモニアの過酸化水素水溶液やフッ
化水素酸水溶液で表面をエッチングして重金属やパーテ
ィクルを除去する洗浄工程と兼用することにより、工程
数が増加することを防止でき、工程条件の若干の変更で
本実施例の実現が可能となる。
【００７０】例えば、この洗浄工程のフッ化水素酸水溶
液によるエッチング時間を長くしたり、０．１％程度の
フッ化水素酸水溶液の濃度を２％程度の濃度に変更し
て、フッ化水素酸水溶液の濃度を高くすることにより、
素子分離膜２１との間に隙間領域１５を形成できる。
液によるエッチング時間を長くしたり、０．１％程度の
フッ化水素酸水溶液の濃度を２％程度の濃度に変更し
て、フッ化水素酸水溶液の濃度を高くすることにより、
素子分離膜２１との間に隙間領域１５を形成できる。
【００７１】次に、図５（ｃ）に示すように、ＣＶＤ法
及び熱酸化法により浮遊ゲート電極２３の上部、側部及
び隙間領域１５の表面上に、層間絶縁膜１６として例え
ばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜か
らなる酸化膜厚換算で３００Å程度の膜厚のＯＮＯ絶縁
膜を形成する。
及び熱酸化法により浮遊ゲート電極２３の上部、側部及
び隙間領域１５の表面上に、層間絶縁膜１６として例え
ばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜か
らなる酸化膜厚換算で３００Å程度の膜厚のＯＮＯ絶縁
膜を形成する。
【００７２】次に、図５（ｄ）に示すように、ＣＶＤ法
などにより層間絶縁膜１６の表面を覆うように導電性の
多結晶シリコン膜を形成した後、フォトリソグラフィー
及びドライエッチングにより前記多結晶シリコン膜を図
２のＢ−Ｂ方向に分離させ、制御ゲート電極２２を形成
する。この時、浮遊ゲート電極２３及び層間絶縁膜１６
も同時にエッチングを行い、浮遊ゲート電極２３及び層
間絶縁膜１６を図２のＢ−Ｂ方向に分離させる。
などにより層間絶縁膜１６の表面を覆うように導電性の
多結晶シリコン膜を形成した後、フォトリソグラフィー
及びドライエッチングにより前記多結晶シリコン膜を図
２のＢ−Ｂ方向に分離させ、制御ゲート電極２２を形成
する。この時、浮遊ゲート電極２３及び層間絶縁膜１６
も同時にエッチングを行い、浮遊ゲート電極２３及び層
間絶縁膜１６を図２のＢ−Ｂ方向に分離させる。
【００７３】次に、制御ゲート電極２２をマスクとして
燐や砒素などの不純物を１×１０18〜１×１０21cm-3程
度の表面濃度でイオン注入することにより、不図示のＮ
型のドレイン拡散層１２及びソース拡散層１３を形成し
た後、熱処理をおこなってドレイン拡散層１２及びソー
ス拡散層１３を浮遊ゲート電極２３とオーバーラップさ
せる。
燐や砒素などの不純物を１×１０18〜１×１０21cm-3程
度の表面濃度でイオン注入することにより、不図示のＮ
型のドレイン拡散層１２及びソース拡散層１３を形成し
た後、熱処理をおこなってドレイン拡散層１２及びソー
ス拡散層１３を浮遊ゲート電極２３とオーバーラップさ
せる。
【００７４】次に、図５（ｅ）に示すように、ＣＶＤ法
により層間絶縁膜１９として燐及びボロンを含んだシリ
コン酸化膜（ＢＰＳＧ膜）を形成し、不図示のコンタク
トホール２４を開口した後、スパッタ法によってＡｌ−
Ｓｉ−Ｃｕなどの金属配線層２５を形成する。
により層間絶縁膜１９として燐及びボロンを含んだシリ
コン酸化膜（ＢＰＳＧ膜）を形成し、不図示のコンタク
トホール２４を開口した後、スパッタ法によってＡｌ−
Ｓｉ−Ｃｕなどの金属配線層２５を形成する。
【００７５】次に、本発明の第２実施例による不揮発性
半導体記憶装置を図６及び図７を参照しながら説明す
る。
半導体記憶装置を図６及び図７を参照しながら説明す
る。
【００７６】図６は図７のＡ−Ａ線で切断した断面図で
あり、図７は本発明の第２実施例によるメモリセルのパ
ターンを示す平面図である。
あり、図７は本発明の第２実施例によるメモリセルのパ
ターンを示す平面図である。
【００７７】図６において、Ｐ型シリコン基板４１上に
は、素子分離膜４５としてＬＯＣＯＳ法によって例えば
２０００Å程度の膜厚のシリコン酸化膜が形成されると
ともに素子分離膜４５の下方には４０００Å程度の膜厚
の拡散層分離用酸化膜４４によって分離されたドレイン
拡散層４３及びソース拡散層４２が形成されている。
は、素子分離膜４５としてＬＯＣＯＳ法によって例えば
２０００Å程度の膜厚のシリコン酸化膜が形成されると
ともに素子分離膜４５の下方には４０００Å程度の膜厚
の拡散層分離用酸化膜４４によって分離されたドレイン
拡散層４３及びソース拡散層４２が形成されている。
【００７８】ドレイン拡散層４３及びソース拡散層４２
は、浮遊ゲート電極４７の一部の領域にオーバーラップ
するように形成されており、ドレイン拡散層４３及びソ
ース拡散層４２には、不純物として砒素が１×１０18〜
１×１０21cm-3程度の表面濃度で導入されている。
は、浮遊ゲート電極４７の一部の領域にオーバーラップ
するように形成されており、ドレイン拡散層４３及びソ
ース拡散層４２には、不純物として砒素が１×１０18〜
１×１０21cm-3程度の表面濃度で導入されている。
【００７９】素子分離膜４５によって素子分離されたチ
ャネル領域には、トンネル酸化膜４６として５０〜１３
０Å程度の膜厚のシリコン酸化膜が熱酸化によって形成
され、トンネル酸化膜４６の上部には、浮遊ゲート電極
４７として導電性の多結晶シリコン膜が隙間領域５２を
有するように素子分離膜４５に跨がって形成されてい
る。
ャネル領域には、トンネル酸化膜４６として５０〜１３
０Å程度の膜厚のシリコン酸化膜が熱酸化によって形成
され、トンネル酸化膜４６の上部には、浮遊ゲート電極
４７として導電性の多結晶シリコン膜が隙間領域５２を
有するように素子分離膜４５に跨がって形成されてい
る。
【００８０】浮遊ゲート電極４７の上部、側部及び隙間
領域５２の表面上には、層間絶縁膜４８として例えばシ
リコン酸化膜／シリコン窒化膜／シリコン酸化膜からな
る酸化膜厚換算で３００Å程度の膜厚のＯＮＯ絶縁膜が
形成され、層間絶縁膜４８の上部には、制御ゲート電極
４９として導電性の多結晶シリコン膜が隙間領域５２を
埋め込むように形成されている。
領域５２の表面上には、層間絶縁膜４８として例えばシ
リコン酸化膜／シリコン窒化膜／シリコン酸化膜からな
る酸化膜厚換算で３００Å程度の膜厚のＯＮＯ絶縁膜が
形成され、層間絶縁膜４８の上部には、制御ゲート電極
４９として導電性の多結晶シリコン膜が隙間領域５２を
埋め込むように形成されている。
【００８１】制御ゲート電極４９の上部には層間絶縁膜
５０を介してＡｌ−Ｓｉ−Ｃｕなどの金属配線層５１が
形成されている。
５０を介してＡｌ−Ｓｉ−Ｃｕなどの金属配線層５１が
形成されている。
【００８２】次に、本発明の第２実施例による不揮発性
半導体記憶装置の動作を図８を参照しながら説明する。
半導体記憶装置の動作を図８を参照しながら説明する。
【００８３】図８は本発明の第２実施例による不揮発性
半導体記憶装置を等価的に示す回路図である。
半導体記憶装置を等価的に示す回路図である。
【００８４】書き込み時において、例えばメモリセルト
ランジスタＴ５を選択する場合、図示しないデコーダに
より例えばビット線Ｄ１に３Ｖ、ビット線Ｄ０、Ｄ２に
０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に−９Ｖ、ワ
ード線Ｗ０、Ｗ２、Ｗ３に０Ｖ、基板４１に０Ｖ、選択
ワード線ＳＷ１に３Ｖ、選択ワード線ＳＷ２に０Ｖを印
加することにより、選択トランジスタＳＴ１をオフ、選
択トランジスタＳＴ２をオンさせ、メモリセルトランジ
スタＴ５のソース拡散層４２を浮遊状態とし、ドレイン
拡散層４３に３Ｖ、、制御ゲート電極４９に−９Ｖの電
圧を与える。
ランジスタＴ５を選択する場合、図示しないデコーダに
より例えばビット線Ｄ１に３Ｖ、ビット線Ｄ０、Ｄ２に
０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に−９Ｖ、ワ
ード線Ｗ０、Ｗ２、Ｗ３に０Ｖ、基板４１に０Ｖ、選択
ワード線ＳＷ１に３Ｖ、選択ワード線ＳＷ２に０Ｖを印
加することにより、選択トランジスタＳＴ１をオフ、選
択トランジスタＳＴ２をオンさせ、メモリセルトランジ
スタＴ５のソース拡散層４２を浮遊状態とし、ドレイン
拡散層４３に３Ｖ、、制御ゲート電極４９に−９Ｖの電
圧を与える。
【００８５】このため、ＦＮトンネリングにより浮遊ゲ
ート電極４７中の電子がドレイン拡散層４３に引き抜か
れメモリセルトランジスタＴ５の書き込みが行われる。
ート電極４７中の電子がドレイン拡散層４３に引き抜か
れメモリセルトランジスタＴ５の書き込みが行われる。
【００８６】また、消去時において、図示しないデコー
ダにより例えばビット線Ｄ０〜Ｄ２に０Ｖ、ソース線Ｓ
０に０Ｖ、ワード線Ｗ１に１３Ｖ、ワード線Ｗ０、Ｗ
２、Ｗ３に０Ｖ、基板４１に０Ｖ、選択ワード線ＳＷ
１、ＳＷ２に３Ｖを印加することにより、選択トランジ
スタＳＴ１、ＳＴ２をオンさせ、ドレイン拡散層４３及
びソース拡散層４２に０Ｖ、制御ゲート電極４９に０Ｖ
の電圧を与える。
ダにより例えばビット線Ｄ０〜Ｄ２に０Ｖ、ソース線Ｓ
０に０Ｖ、ワード線Ｗ１に１３Ｖ、ワード線Ｗ０、Ｗ
２、Ｗ３に０Ｖ、基板４１に０Ｖ、選択ワード線ＳＷ
１、ＳＷ２に３Ｖを印加することにより、選択トランジ
スタＳＴ１、ＳＴ２をオンさせ、ドレイン拡散層４３及
びソース拡散層４２に０Ｖ、制御ゲート電極４９に０Ｖ
の電圧を与える。
【００８７】このため、ＦＮトンネリングにより基板４
１からワード線Ｗ１に接続されているメモリセルトラン
ジスタＴ４〜Ｔ６に電子が注入され、セクター消去がお
こなわれる。
１からワード線Ｗ１に接続されているメモリセルトラン
ジスタＴ４〜Ｔ６に電子が注入され、セクター消去がお
こなわれる。
【００８８】また、読み出し時においては、例えばメモ
リセルトランジスタＴ５を選択する場合、図示しないデ
コーダにより例えばビット線Ｄ１に１Ｖ、ビット線Ｄ
０、Ｄ２に０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に
３Ｖ、ワード線Ｗ０、Ｗ２、Ｗ３に０Ｖ、基板４１に０
Ｖ、選択ワード線ＳＷ１、ＳＷ２に３Ｖを印加すること
により、選択トランジスタＳＴ１、ＳＴ２をオンさせ、
メモリセルトランジスタＴ５のドレイン拡散層４３に１
Ｖ、ソース拡散層４２に０Ｖ、制御ゲート電極４９に３
Ｖの電圧を与え、メモリセルトランジスタＴ５に電流が
流れるかどうかを不図示のセンスアンプで検出する。
リセルトランジスタＴ５を選択する場合、図示しないデ
コーダにより例えばビット線Ｄ１に１Ｖ、ビット線Ｄ
０、Ｄ２に０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に
３Ｖ、ワード線Ｗ０、Ｗ２、Ｗ３に０Ｖ、基板４１に０
Ｖ、選択ワード線ＳＷ１、ＳＷ２に３Ｖを印加すること
により、選択トランジスタＳＴ１、ＳＴ２をオンさせ、
メモリセルトランジスタＴ５のドレイン拡散層４３に１
Ｖ、ソース拡散層４２に０Ｖ、制御ゲート電極４９に３
Ｖの電圧を与え、メモリセルトランジスタＴ５に電流が
流れるかどうかを不図示のセンスアンプで検出する。
【００８９】この第２実施例において、メモリセルの面
積が図１０の従来例と同一の場合、書き込み時における
制御ゲート電極４９に印加する電圧を減少でき、動作時
の低電圧化が可能となる。
積が図１０の従来例と同一の場合、書き込み時における
制御ゲート電極４９に印加する電圧を減少でき、動作時
の低電圧化が可能となる。
【００９０】また、図１０の従来例と書き込み動作時に
おける電圧印加条件を同一として、制御ゲート電極４９
と浮遊ゲート電極４７間の容量ＣFCの値を従来例と同一
にする場合、素子分離膜４５と浮遊ゲート電極４７との
オーバーラップ量を小さくできるため、メモリセルの面
積の縮小化が可能となる。
おける電圧印加条件を同一として、制御ゲート電極４９
と浮遊ゲート電極４７間の容量ＣFCの値を従来例と同一
にする場合、素子分離膜４５と浮遊ゲート電極４７との
オーバーラップ量を小さくできるため、メモリセルの面
積の縮小化が可能となる。
【００９１】
【発明の効果】以上説明したように本発明によれば、浮
遊ゲート電極の下面と、素子分離膜との間に、制御ゲー
ト電極の一部の領域を形成するようにしたので、メモリ
セルの面積を大きくすることなしに、制御ゲート電極と
浮遊ゲート電極とがオーバーラップする領域の面積を大
きくすることが、従来の構成を大幅に変更することなく
実現することができる。これにより結合容量比を大きく
することができ、メモリセルの動作時における低電圧化
と高速化とを容易且つ確実に実現することができる。
遊ゲート電極の下面と、素子分離膜との間に、制御ゲー
ト電極の一部の領域を形成するようにしたので、メモリ
セルの面積を大きくすることなしに、制御ゲート電極と
浮遊ゲート電極とがオーバーラップする領域の面積を大
きくすることが、従来の構成を大幅に変更することなく
実現することができる。これにより結合容量比を大きく
することができ、メモリセルの動作時における低電圧化
と高速化とを容易且つ確実に実現することができる。
【００９２】また、本発明の他の特徴によれば、浮遊ゲ
ート電極となる第１の多結晶半導体膜の下面と、素子分
離膜との間に隙間領域を形成し、制御ゲート電極となる
第２の多結晶半導体膜の一部を、前記隙間領域に形成す
るようにしたので、メモリセルの製造時における工程数
が大幅に増大したり、スループットや歩留まりが悪化し
たりすることを可及的に防止することができる。
ート電極となる第１の多結晶半導体膜の下面と、素子分
離膜との間に隙間領域を形成し、制御ゲート電極となる
第２の多結晶半導体膜の一部を、前記隙間領域に形成す
るようにしたので、メモリセルの製造時における工程数
が大幅に増大したり、スループットや歩留まりが悪化し
たりすることを可及的に防止することができる。
【図１】本発明の第１実施例による不揮発性半導体記憶
装置のメモリセルの構造を示す断面図である。
装置のメモリセルの構造を示す断面図である。
【図２】従来及び本発明の第１実施例による不揮発性半
導体記憶装置のメモリセルのパターンを示す平面図であ
る。
導体記憶装置のメモリセルのパターンを示す平面図であ
る。
【図３】本発明の第１実施例による不揮発性半導体記憶
装置を等価的に示す回路図である。
装置を等価的に示す回路図である。
【図４】本発明の第１実施例による不揮発性半導体記憶
装置のメモリセルを等価的に示す回路図である。
装置のメモリセルを等価的に示す回路図である。
【図５】本発明の第１実施例による不揮発性半導体記憶
装置の製造方法を工程順に示す断面図である。
装置の製造方法を工程順に示す断面図である。
【図６】本発明の第２実施例による不揮発性半導体記憶
装置のメモリセルの構造を示す断面図である。
装置のメモリセルの構造を示す断面図である。
【図７】本発明の第２実施例による不揮発性半導体記憶
装置のメモリセルのパターンを示す平面図である。
装置のメモリセルのパターンを示す平面図である。
【図８】本発明の第２実施例による不揮発性半導体記憶
装置を等価的に示す回路図である。
装置を等価的に示す回路図である。
【図９】従来の不揮発性半導体記憶装置のメモリセルの
構造を示す断面図である。
構造を示す断面図である。
【図１０】従来の不揮発性半導体記憶装置のメモリセル
の構造を示す断面図である。
の構造を示す断面図である。
１１、４１ Ｐ型シリコン半導体基板
１２、４３ ドレイン拡散層
１３、４２ ソース拡散層
１４、４６ トンネル酸化膜
１５、５２ 隙間領域
１６、１９、４８、５０ 層間絶縁膜
２１、４５ 素子分離膜
２２、４９ 制御ゲート電極
２３、４７ 浮遊ゲート電極
２４ コンタクトホール
２５、５１ 金属配線層
２６ メモリセル
４４ 拡散層分離用酸化膜
Ｔ１〜Ｔ１２ メモリセルトランジスタ
ＳＴ１〜ＳＴ６ 選択トランジスタ
Ｄ０〜Ｄ２ ビット線
Ｗ０〜Ｗ３ ワード線
Ｓ０ ソース線
ＳＷ１、ＳＷ２ 選択ワード線
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 27/115
H01L 29/788
H01L 29/792
Claims (2)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板の表面領域に、所定の間隔を有して形成
された第２導電型のソース拡散層及び第２導電型のドレ
イン拡散層と、 前記ソース拡散層と前記ドレイン拡散層との間に形成さ
れるチャネル領域を含む前記半導体基板の表面領域上に
形成されたトンネル酸化膜と、 前記トンネル酸化膜を介して対向するように、前記半導
体基板の表面領域上に形成された第１及び第２の素子分
離膜と、 前記トンネル酸化膜に接するように、前記半導体基板の
上方に形成された浮遊ゲート電極と、 前記浮遊ゲート電極の表面領域と、前記第１及び第２の
素子分離膜の表面領域に沿って形成された絶縁膜と、 前記絶縁膜上に形成された制御ゲート電極とを有し、 前記浮遊ゲート電極の下面と、前記第１及び第２の素子
分離膜との間に、前記制御ゲート電極の一部の領域を形
成するようにしたことを特徴とする不揮発性半導体記憶
装置。 - 【請求項２】 所定の間隔を有する複数の素子分離膜を
半導体基板上に形成する工程と、 前記素子分離膜が形成された領域を除いた前記半導体基
板上の所定の領域にトンネル酸化膜を形成する工程と、 前記素子分離膜の上面と、前記トンネル酸化膜の上面
に、第１の多結晶半導体膜を形成する工程と、 前記第１の多結晶半導体膜を選択的にエッチングして前
記素子分離膜を部分的に露出させる工程と、 前記第１の多結晶半導体膜をマスクとして前記露出され
た素子分離膜を部分的にエッチングして、前記素子分離
膜と、前記第１の多結晶半導体膜の下面との間に隙間領
域を形成する工程と、 前記隙間領域の一部が確保されるように、前記第１の多
結晶半導体膜が露出している領域と、前記素子分離膜が
露出している領域に沿って絶縁膜を形成する工程と、 前記絶縁膜上に第２の多結晶半導体膜を形成する工程と
を含み、 前記第１の多結晶半導体膜の下面と、前記素子分離膜と
の間に、前記第２の多結晶半導体膜の一部を形成するよ
うにしたことを特徴とする不揮発性半導体記憶装置の製
造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18069794A JP3445660B2 (ja) | 1994-07-08 | 1994-07-08 | 不揮発性半導体記憶装置及びその製造方法 |
| US08/499,379 US5594688A (en) | 1994-07-08 | 1995-07-07 | Nonvolatile semiconductor memory device and method of producing the same |
| US08/736,059 US5686333A (en) | 1994-07-08 | 1996-10-22 | Nonvolatile semiconductor memory device and method of producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18069794A JP3445660B2 (ja) | 1994-07-08 | 1994-07-08 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0831959A JPH0831959A (ja) | 1996-02-02 |
| JP3445660B2 true JP3445660B2 (ja) | 2003-09-08 |
Family
ID=16087733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18069794A Expired - Lifetime JP3445660B2 (ja) | 1994-07-08 | 1994-07-08 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5594688A (ja) |
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|---|---|---|---|---|
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| US5768186A (en) * | 1996-10-25 | 1998-06-16 | Ma; Yueh Yale | High density single poly metal-gate non-volatile memory cell |
| TW367612B (en) * | 1996-12-26 | 1999-08-21 | Hitachi Ltd | Semiconductor device having nonvolatile memory and method of manufacture thereof |
| KR19990004416A (ko) * | 1997-06-27 | 1999-01-15 | 김영환 | 반도체 소자의 플래쉬 셀 제조방법 |
| KR100470987B1 (ko) * | 1997-08-28 | 2005-07-05 | 삼성전자주식회사 | 저전압용비휘발성메모리장치및그제조방법 |
| TW365056B (en) * | 1997-10-13 | 1999-07-21 | United Microelectronics Corp | Flash memory cell structure with split-gate and manufacturing method thereof |
| US6136653A (en) * | 1998-05-11 | 2000-10-24 | Mosel Vitelic, Inc. | Method and device for producing undercut gate for flash memory |
| KR100314708B1 (ko) * | 1998-07-03 | 2002-04-24 | 윤종용 | 이피롬셀이내장된반도체소자의제조방법 |
| US6153494A (en) | 1999-05-12 | 2000-11-28 | Taiwan Semiconductor Manufacturing Company | Method to increase the coupling ratio of word line to floating gate by lateral coupling in stacked-gate flash |
| US6243298B1 (en) * | 1999-08-19 | 2001-06-05 | Azalea Microelectronics Corporation | Non-volatile memory cell capable of being programmed and erased through substantially separate areas of one of its drain-side and source-side regions |
| JP2001168306A (ja) * | 1999-12-09 | 2001-06-22 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US6344994B1 (en) * | 2001-01-31 | 2002-02-05 | Advanced Micro Devices | Data retention characteristics as a result of high temperature bake |
| JP4565767B2 (ja) * | 2001-04-11 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| JP2002359308A (ja) * | 2001-06-01 | 2002-12-13 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP3966850B2 (ja) * | 2003-11-20 | 2007-08-29 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US7200046B2 (en) * | 2005-06-14 | 2007-04-03 | Micron Technology, Inc. | Low power NROM memory devices |
| US20070228450A1 (en) * | 2006-03-29 | 2007-10-04 | Di Li | Flash memory device with enlarged control gate structure, and methods of making same |
| US8338250B2 (en) * | 2009-01-15 | 2012-12-25 | Macronix International Co., Ltd. | Process for fabricating memory device |
| JP2016058601A (ja) * | 2014-09-11 | 2016-04-21 | 株式会社東芝 | 半導体装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577162A (en) * | 1980-06-17 | 1982-01-14 | Toshiba Corp | Nonvolatile semiconductor memory and manufacture therefor |
| JPS5892268A (ja) * | 1981-11-27 | 1983-06-01 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPH0272672A (ja) * | 1988-09-07 | 1990-03-12 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH03285359A (ja) * | 1990-04-02 | 1991-12-16 | Matsushita Electron Corp | 半導体記憶装置およびその製造方法 |
| JPH05206472A (ja) * | 1992-01-28 | 1993-08-13 | Fujitsu Ltd | 不揮発性半導体装置とその製造方法 |
| US5604141A (en) * | 1994-03-15 | 1997-02-18 | National Semiconductor Corporation | Method for forming virtual-ground flash EPROM array with reduced cell pitch in the X direction |
| US5466624A (en) * | 1994-09-30 | 1995-11-14 | Intel Corporation | Isolation between diffusion lines in a memory array |
| KR0152909B1 (ko) * | 1994-10-21 | 1998-12-01 | 문정환 | 반도체장치의 격리구조의 제조방법 |
| US5556798A (en) * | 1994-12-01 | 1996-09-17 | United Microelectronics Corp. | Method for isolating non-volatile memory cells |
| US5498556A (en) * | 1995-01-10 | 1996-03-12 | United Microelectronics Corp. | Metal-oxide-semiconductor field-effect transistor and its method of fabrication |
| US5556799A (en) * | 1995-11-13 | 1996-09-17 | United Microelectronics Corporation | Process for fabricating a flash EEPROM |
-
1994
- 1994-07-08 JP JP18069794A patent/JP3445660B2/ja not_active Expired - Lifetime
-
1995
- 1995-07-07 US US08/499,379 patent/US5594688A/en not_active Expired - Lifetime
-
1996
- 1996-10-22 US US08/736,059 patent/US5686333A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5594688A (en) | 1997-01-14 |
| JPH0831959A (ja) | 1996-02-02 |
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