JPH0888289A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH0888289A JPH0888289A JP6251447A JP25144794A JPH0888289A JP H0888289 A JPH0888289 A JP H0888289A JP 6251447 A JP6251447 A JP 6251447A JP 25144794 A JP25144794 A JP 25144794A JP H0888289 A JPH0888289 A JP H0888289A
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000012535 impurity Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 13
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 14
- 230000000694 effects Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 共通ソース線の幅を狭くして大容量化を図る
と共に、閾値電圧の上昇を抑制しつつ短チャネル効果を
防止する。 【構成】 制御ゲートであるポリサイド膜１６及び浮遊
ゲートである多結晶Ｓｉ膜１４をパターニングするため
に用いたフォトレジスト１７をマスクにしてＢ+２１を
斜め方向からイオン注入する。ドレインであるｎ+ 領域
３３に比べて共通ソース線であるｎ+ 領域３２にはＢ+
２１がイオン注入されにくい。このため、ｎ+ 領域３２
の抵抗値が上昇するのを防止することができると共に、
閾値電圧の上昇を抑制しつつ高濃度のポケット層を形成
することができる。
と共に、閾値電圧の上昇を抑制しつつ短チャネル効果を
防止する。 【構成】 制御ゲートであるポリサイド膜１６及び浮遊
ゲートである多結晶Ｓｉ膜１４をパターニングするため
に用いたフォトレジスト１７をマスクにしてＢ+２１を
斜め方向からイオン注入する。ドレインであるｎ+ 領域
３３に比べて共通ソース線であるｎ+ 領域３２にはＢ+
２１がイオン注入されにくい。このため、ｎ+ 領域３２
の抵抗値が上昇するのを防止することができると共に、
閾値電圧の上昇を抑制しつつ高濃度のポケット層を形成
することができる。
Description
【０００１】
【産業上の利用分野】本願の発明は、メモリセルを形成
しているトランジスタが行列状に配置されている半導体
記憶装置の製造方法に関するものである。
しているトランジスタが行列状に配置されている半導体
記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】図２は、ＥＰＲＯＭのメモリセルアレイ
のパターンを示しており、図３は、この様なＥＰＲＯＭ
の製造方法の一従来例を示している。この一従来例で
は、図２に示す様に、ｐ- 型のＳｉ基板１１の表面にＳ
ｉＯ2 膜１２をＬＯＣＯＳ法で行列状に形成して素子分
離領域を区画し、図３（ａ）に示す様に、ＳｉＯ2 膜１
２同士の間の素子活性領域の表面にゲート酸化膜として
のＳｉＯ2 膜１３を形成する。
のパターンを示しており、図３は、この様なＥＰＲＯＭ
の製造方法の一従来例を示している。この一従来例で
は、図２に示す様に、ｐ- 型のＳｉ基板１１の表面にＳ
ｉＯ2 膜１２をＬＯＣＯＳ法で行列状に形成して素子分
離領域を区画し、図３（ａ）に示す様に、ＳｉＯ2 膜１
２同士の間の素子活性領域の表面にゲート酸化膜として
のＳｉＯ2 膜１３を形成する。
【０００３】その後、多結晶Ｓｉ膜１４をＣＶＤ法で全
面に堆積させ、この多結晶Ｓｉ膜１４上に塗布したフォ
トレジスト（図示せず）を、列方向に延在する縞状のパ
ターンに加工する。そして、フォトレジストをマスクに
したＲＩＥで多結晶Ｓｉ膜１４をパターニングし、この
フォトレジストを除去した後、多結晶Ｓｉ膜１４上に絶
縁膜１５を形成する。そして更に、多結晶Ｓｉ膜とＷＳ
ｉ膜とのポリサイド膜１６をＣＶＤ法で全面に堆積させ
る。
面に堆積させ、この多結晶Ｓｉ膜１４上に塗布したフォ
トレジスト（図示せず）を、列方向に延在する縞状のパ
ターンに加工する。そして、フォトレジストをマスクに
したＲＩＥで多結晶Ｓｉ膜１４をパターニングし、この
フォトレジストを除去した後、多結晶Ｓｉ膜１４上に絶
縁膜１５を形成する。そして更に、多結晶Ｓｉ膜とＷＳ
ｉ膜とのポリサイド膜１６をＣＶＤ法で全面に堆積させ
る。
【０００４】次に、図３（ｂ）に示す様に、ポリサイド
膜１６上に塗布したフォトレジスト１７を、行方向に延
在する縞状のパターンに加工する。そして、フォトレジ
スト１７をマスクにしたＲＩＥでポリサイド膜１６をパ
ターニングし、更に、同じフォトレジスト１７をマスク
にしたＲＩＥで多結晶Ｓｉ膜１４をパターニングする。
この結果、ポリサイド膜１６で制御ゲートつまりワード
線が形成されると共に、多結晶Ｓｉ膜１４がメモリセル
毎に分断されて浮遊ゲートが形成される。
膜１６上に塗布したフォトレジスト１７を、行方向に延
在する縞状のパターンに加工する。そして、フォトレジ
スト１７をマスクにしたＲＩＥでポリサイド膜１６をパ
ターニングし、更に、同じフォトレジスト１７をマスク
にしたＲＩＥで多結晶Ｓｉ膜１４をパターニングする。
この結果、ポリサイド膜１６で制御ゲートつまりワード
線が形成されると共に、多結晶Ｓｉ膜１４がメモリセル
毎に分断されて浮遊ゲートが形成される。
【０００５】次に、図３（ｃ）に示す様に、フォトレジ
スト１７を残したまま、このフォトレジスト１７及びＳ
ｉＯ2 膜１２をマスクにして、Ｂ+ ２１、Ｐｈｏｓ+ ２
２及びＡｓ+ ２３をＳｉ基板１１に順次にイオン注入す
る。
スト１７を残したまま、このフォトレジスト１７及びＳ
ｉＯ2 膜１２をマスクにして、Ｂ+ ２１、Ｐｈｏｓ+ ２
２及びＡｓ+ ２３をＳｉ基板１１に順次にイオン注入す
る。
【０００６】Ｂは拡散係数が大きくて横方向拡散も多い
ので、Ｂ+ ２１によるｐ- 領域２４で多結晶Ｓｉ膜１４
下にポケット層も形成される。このため、ソース／ドレ
イン間のパンチスルー等の短チャネル効果が防止される
と共に、ホットエレクトロンが発生し易くなって書き込
み特性が向上する。
ので、Ｂ+ ２１によるｐ- 領域２４で多結晶Ｓｉ膜１４
下にポケット層も形成される。このため、ソース／ドレ
イン間のパンチスルー等の短チャネル効果が防止される
と共に、ホットエレクトロンが発生し易くなって書き込
み特性が向上する。
【０００７】一方、Ｐｈｏｓ+ ２２によるｎ- 領域２５
は相対的に深く且つ低濃度に形成し、Ａｓ+ ２３による
ｎ- 領域２６は相対的に浅く且つ高濃度に形成して、こ
れらのｎ- 領域２６、２５とＳｉ基板１１との接合にお
ける濃度勾配を緩やかにする。このため、Ｓｉ基板１１
の比較的浅い領域で電流を流す書き込み時に、ホットエ
レクトロンの生成効率が向上して書き込み特性が向上す
る。
は相対的に深く且つ低濃度に形成し、Ａｓ+ ２３による
ｎ- 領域２６は相対的に浅く且つ高濃度に形成して、こ
れらのｎ- 領域２６、２５とＳｉ基板１１との接合にお
ける濃度勾配を緩やかにする。このため、Ｓｉ基板１１
の比較的浅い領域で電流を流す書き込み時に、ホットエ
レクトロンの生成効率が向上して書き込み特性が向上す
る。
【０００８】また、Ｓｉ基板１１の比較的深い領域で電
流を流す読み出し時に、選択されたメモリセルではホッ
トエレクトロンの生成効率が低下してデータの誤書き込
みが防止され、選択されたメモリセルとビット線を共有
しているメモリセルではバンド間トンネリングによるホ
ットホールの生成効率が低下してデータの誤消去が防止
される。
流を流す読み出し時に、選択されたメモリセルではホッ
トエレクトロンの生成効率が低下してデータの誤書き込
みが防止され、選択されたメモリセルとビット線を共有
しているメモリセルではバンド間トンネリングによるホ
ットホールの生成効率が低下してデータの誤消去が防止
される。
【０００９】次に、図３（ｄ）に示す様に、フォトレジ
スト１７を除去した後 ＰＳＧ膜２７をＣＶＤ法で全面
に堆積させ、ＰＳＧ膜２７の全面に対するＲＩＥで、こ
のＰＳＧ膜２７から成る側壁を多結晶Ｓｉ膜１４及びポ
リサイド膜１６等の側面に形成する。そして、ポリサイ
ド膜１６、ＰＳＧ膜２７及びＳｉＯ2 膜１２等をマスク
にして、Ａｓ+ ３１をＳｉ基板１１にイオン注入して、
共通ソース線としてのｎ+ 領域３２とドレインとしての
ｎ+ 領域３３とを形成する。
スト１７を除去した後 ＰＳＧ膜２７をＣＶＤ法で全面
に堆積させ、ＰＳＧ膜２７の全面に対するＲＩＥで、こ
のＰＳＧ膜２７から成る側壁を多結晶Ｓｉ膜１４及びポ
リサイド膜１６等の側面に形成する。そして、ポリサイ
ド膜１６、ＰＳＧ膜２７及びＳｉＯ2 膜１２等をマスク
にして、Ａｓ+ ３１をＳｉ基板１１にイオン注入して、
共通ソース線としてのｎ+ 領域３２とドレインとしての
ｎ+ 領域３３とを形成する。
【００１０】この結果、メモリセル用のトランジスタ３
４が形成される。その後、層間絶縁膜（図示せず）を全
面に形成し、ｎ+ 領域３３に達するコンタクト孔３５を
層間絶縁膜に形成する。そして、列方向に延在すると共
にコンタクト孔３５を介してｎ+ 領域３３にコンタクト
するビット線（図示せず）を形成し、更に表面保護膜等
を形成して、このＥＰＲＯＭを完成させる。
４が形成される。その後、層間絶縁膜（図示せず）を全
面に形成し、ｎ+ 領域３３に達するコンタクト孔３５を
層間絶縁膜に形成する。そして、列方向に延在すると共
にコンタクト孔３５を介してｎ+ 領域３３にコンタクト
するビット線（図示せず）を形成し、更に表面保護膜等
を形成して、このＥＰＲＯＭを完成させる。
【００１１】
【発明が解決しようとする課題】ところが、以上の一従
来例では、共通ソース線であるｎ+ 領域３２を形成する
ためのＡｓ+ ３１がＢ+ ２１によって補償され、その分
だけｎ+ 領域３２の抵抗値が上昇しているので、ｎ+ 領
域３２の幅を狭くすると、このｎ+ 領域３２の抵抗値が
更に上昇する。
来例では、共通ソース線であるｎ+ 領域３２を形成する
ためのＡｓ+ ３１がＢ+ ２１によって補償され、その分
だけｎ+ 領域３２の抵抗値が上昇しているので、ｎ+ 領
域３２の幅を狭くすると、このｎ+ 領域３２の抵抗値が
更に上昇する。
【００１２】ｎ+ 領域３２の抵抗値が上昇すると、本来
は０Ｖであるべきｎ+ 領域３２の電位が高くなり、トラ
ンジスタ３４に流すことのできる電流量が低下して、こ
のトランジスタ３４による読み出し及び書き込み動作を
正常に行えなくなる可能性がある。このため、上述の一
従来例では、ｎ+ 領域３２の幅を狭くし、メモリセル面
積を狭くして、大容量化を図ることが困難であった。
は０Ｖであるべきｎ+ 領域３２の電位が高くなり、トラ
ンジスタ３４に流すことのできる電流量が低下して、こ
のトランジスタ３４による読み出し及び書き込み動作を
正常に行えなくなる可能性がある。このため、上述の一
従来例では、ｎ+ 領域３２の幅を狭くし、メモリセル面
積を狭くして、大容量化を図ることが困難であった。
【００１３】また、ｐ- 領域２４でポケット層を形成す
るためにはＢ+ ２１を斜め方向からイオン注入すること
が当然に効果的であるが、ポケット層を形成するとトラ
ンジスタ３４の閾値電圧も上昇して、半導体集積回路装
置の低電圧化の傾向に反する。つまり、上述の一従来例
では、閾値電圧の上昇を抑制しつつ短チャネル効果の防
止等を図ることが困難であった。
るためにはＢ+ ２１を斜め方向からイオン注入すること
が当然に効果的であるが、ポケット層を形成するとトラ
ンジスタ３４の閾値電圧も上昇して、半導体集積回路装
置の低電圧化の傾向に反する。つまり、上述の一従来例
では、閾値電圧の上昇を抑制しつつ短チャネル効果の防
止等を図ることが困難であった。
【００１４】
【課題を解決するための手段】請求項１の半導体記憶装
置の製造方法は、メモリセルを形成しているトランジス
タ３４が行列状に配置されており、行方向に隣接してい
る前記トランジスタ３４のゲート電極同士が連なってワ
ード線１６になっており、列方向に隣接している前記ト
ランジスタ３４同士がソースを共有すると共に行方向に
隣接している前記トランジスタ３４の前記ソース同士が
連なって共通ソース線３２になっており、列方向に延在
しているビット線がドレイン３３に接続されている半導
体記憶装置の製造方法において、前記ワード線１６のパ
ターニングに用いたマスク層１７をマスクにして、前記
共通ソース線３２及び前記ドレイン３３とは逆導電型の
不純物２１を、半導体基板１１へ斜め方向からイオン注
入することを特徴としている。
置の製造方法は、メモリセルを形成しているトランジス
タ３４が行列状に配置されており、行方向に隣接してい
る前記トランジスタ３４のゲート電極同士が連なってワ
ード線１６になっており、列方向に隣接している前記ト
ランジスタ３４同士がソースを共有すると共に行方向に
隣接している前記トランジスタ３４の前記ソース同士が
連なって共通ソース線３２になっており、列方向に延在
しているビット線がドレイン３３に接続されている半導
体記憶装置の製造方法において、前記ワード線１６のパ
ターニングに用いたマスク層１７をマスクにして、前記
共通ソース線３２及び前記ドレイン３３とは逆導電型の
不純物２１を、半導体基板１１へ斜め方向からイオン注
入することを特徴としている。
【００１５】請求項２の半導体記憶装置の製造方法は、
前記半導体記憶装置が浮遊ゲート型不揮発性半導体記憶
装置であることを特徴としている。
前記半導体記憶装置が浮遊ゲート型不揮発性半導体記憶
装置であることを特徴としている。
【００１６】
【作用】本願の発明による半導体記憶装置の製造方法で
は、共通ソース線３２及びドレイン３３とは逆導電型の
不純物２１を半導体基板１１へ斜め方向からイオン注入
しているが、ビット線が接続されるドレイン３３の幅に
比べて共通ソース線３２の幅の方が狭く、しかも、共通
ソース線３２の両側に延在するワード線１６上のマスク
層１７をマスクにしていてこのマスクの高さが高い。こ
のため、ドレイン３３に比べて共通ソース線３２にはこ
の不純物２１がイオン注入されにくく、この不純物２１
によって共通ソース線３２の不純物３１が補償されにく
い。
は、共通ソース線３２及びドレイン３３とは逆導電型の
不純物２１を半導体基板１１へ斜め方向からイオン注入
しているが、ビット線が接続されるドレイン３３の幅に
比べて共通ソース線３２の幅の方が狭く、しかも、共通
ソース線３２の両側に延在するワード線１６上のマスク
層１７をマスクにしていてこのマスクの高さが高い。こ
のため、ドレイン３３に比べて共通ソース線３２にはこ
の不純物２１がイオン注入されにくく、この不純物２１
によって共通ソース線３２の不純物３１が補償されにく
い。
【００１７】また、共通ソース線３２及びドレイン３３
とは逆導電型の不純物２１を半導体基板１１へ斜め方向
からイオン注入しているので、ゲート電極１６下にイオ
ン注入した不純物２１によって、トランジスタ３４の閾
値電圧を調整すると共にポケット層を形成することがで
きる。しかも、この不純物２１はドレイン３３に比べて
共通ソース線３２にイオン注入されにくいので、共通ソ
ース線３２にもイオン注入される場合に比べて、トラン
ジスタ３４の閾値電圧の上昇を抑制しつつ高濃度のポケ
ット層を形成することができる。
とは逆導電型の不純物２１を半導体基板１１へ斜め方向
からイオン注入しているので、ゲート電極１６下にイオ
ン注入した不純物２１によって、トランジスタ３４の閾
値電圧を調整すると共にポケット層を形成することがで
きる。しかも、この不純物２１はドレイン３３に比べて
共通ソース線３２にイオン注入されにくいので、共通ソ
ース線３２にもイオン注入される場合に比べて、トラン
ジスタ３４の閾値電圧の上昇を抑制しつつ高濃度のポケ
ット層を形成することができる。
【００１８】
【実施例】以下、ＥＰＲＯＭの製造に適用した本願の発
明の一実施例を、図１、２を参照しながら説明する。な
お、図１に示す部分のうちで図３に示した部分と対応す
る部分には、図３と同一の符号を付してある。
明の一実施例を、図１、２を参照しながら説明する。な
お、図１に示す部分のうちで図３に示した部分と対応す
る部分には、図３と同一の符号を付してある。
【００１９】図１（ａ）（ｂ）に示す様に、本実施例で
も、フォトレジスト１７をマスクにしたＲＩＥでポリサ
イド膜１６及び多結晶Ｓｉ膜１４をパターニングして、
制御ゲート及び浮遊ゲートを形成するまでは、図３に示
した一従来例と実質的に同様の工程を実行する。但し、
共通ソース線としてのｎ+ 領域３２を形成すべき領域を
介して対向するポリサイド膜１６及び多結晶Ｓｉ膜１４
間の幅は、一従来例よりも狭くする。
も、フォトレジスト１７をマスクにしたＲＩＥでポリサ
イド膜１６及び多結晶Ｓｉ膜１４をパターニングして、
制御ゲート及び浮遊ゲートを形成するまでは、図３に示
した一従来例と実質的に同様の工程を実行する。但し、
共通ソース線としてのｎ+ 領域３２を形成すべき領域を
介して対向するポリサイド膜１６及び多結晶Ｓｉ膜１４
間の幅は、一従来例よりも狭くする。
【００２０】本実施例では、その後、図１（ｃ）に示す
様に、フォトレジスト１７を残したまま、このフォトレ
ジスト１７及びＳｉＯ2 膜１２をマスクにして、垂直方
向に対して大きな角度の斜め方向からＢ+ ２１をＳｉ基
板１１にイオン注入し、更に、通常の垂直方向からＰｈ
ｏｓ+ ２２及びＡｓ+ ２３をＳｉ基板１１に順次にイオ
ン注入する。
様に、フォトレジスト１７を残したまま、このフォトレ
ジスト１７及びＳｉＯ2 膜１２をマスクにして、垂直方
向に対して大きな角度の斜め方向からＢ+ ２１をＳｉ基
板１１にイオン注入し、更に、通常の垂直方向からＰｈ
ｏｓ+ ２２及びＡｓ+ ２３をＳｉ基板１１に順次にイオ
ン注入する。
【００２１】上述の様に、共通ソース線としてのｎ+ 領
域３２を形成すべき領域を介して対向しているポリサイ
ド膜１６及び多結晶Ｓｉ膜１４間の幅は一従来例よりも
狭くしてあり、しかも、ポリサイド膜１６上にフォトレ
ジスト１７を残してある。このため、垂直方向に対して
大きな角度の斜め方向からイオン注入したＢ+ ２１は、
ｎ+ 領域３２を形成すべき領域にはイオン注入されず、
従って、この領域にはｐ- 領域２４が形成されない。
域３２を形成すべき領域を介して対向しているポリサイ
ド膜１６及び多結晶Ｓｉ膜１４間の幅は一従来例よりも
狭くしてあり、しかも、ポリサイド膜１６上にフォトレ
ジスト１７を残してある。このため、垂直方向に対して
大きな角度の斜め方向からイオン注入したＢ+ ２１は、
ｎ+ 領域３２を形成すべき領域にはイオン注入されず、
従って、この領域にはｐ- 領域２４が形成されない。
【００２２】その後は、図１（ｄ）に示す様に、再び上
述の一従来例と実質的に同様の工程を実行して、このＥ
ＰＲＯＭを完成させる。以上の様な本実施例では、ｎ+
領域３２を介して対向しているポリサイド膜１６及び多
結晶Ｓｉ膜１４間の幅は一従来例よりも狭くしてある
が、既述の様にこの領域にはＢ+ ２１がイオン注入され
ず、Ａｓ+ ３１がＢ+ ２１で補償されない。このため、
共通ソース線としてのｎ+ 領域３２の抵抗値が一従来例
より上昇することはない。
述の一従来例と実質的に同様の工程を実行して、このＥ
ＰＲＯＭを完成させる。以上の様な本実施例では、ｎ+
領域３２を介して対向しているポリサイド膜１６及び多
結晶Ｓｉ膜１４間の幅は一従来例よりも狭くしてある
が、既述の様にこの領域にはＢ+ ２１がイオン注入され
ず、Ａｓ+ ３１がＢ+ ２１で補償されない。このため、
共通ソース線としてのｎ+ 領域３２の抵抗値が一従来例
より上昇することはない。
【００２３】なお、以上の実施例は本願の発明をＥＰＲ
ＯＭの製造に適用したものであるが、ＥＥＰＲＯＭやフ
ラッシュＥＥＰＲＯＭ等の製造にも本願の発明を当然に
適用することができる。
ＯＭの製造に適用したものであるが、ＥＥＰＲＯＭやフ
ラッシュＥＥＰＲＯＭ等の製造にも本願の発明を当然に
適用することができる。
【００２４】
【発明の効果】請求項１の半導体記憶装置の製造方法で
は、共通ソース線及びドレインとは逆導電型の不純物に
よって共通ソース線の不純物が補償されにくいので、共
通ソース線の抵抗値が上昇するのを防止することができ
る。このため、共通ソース線の幅を狭くし、メモリセル
面積を狭くして、大容量化を図ることができる。
は、共通ソース線及びドレインとは逆導電型の不純物に
よって共通ソース線の不純物が補償されにくいので、共
通ソース線の抵抗値が上昇するのを防止することができ
る。このため、共通ソース線の幅を狭くし、メモリセル
面積を狭くして、大容量化を図ることができる。
【００２５】また、ゲート電極下にイオン注入した不純
物によって、トランジスタの閾値電圧を調整することが
できるので、独立した閾値電圧の調整工程を省略するこ
とが可能であり、また、トランジスタの閾値電圧の上昇
を抑制しつつ高濃度のポケット層を形成することができ
るので、短チャネル効果を効果的に防止することができ
る。
物によって、トランジスタの閾値電圧を調整することが
できるので、独立した閾値電圧の調整工程を省略するこ
とが可能であり、また、トランジスタの閾値電圧の上昇
を抑制しつつ高濃度のポケット層を形成することができ
るので、短チャネル効果を効果的に防止することができ
る。
【００２６】請求項２の半導体記憶装置の製造方法で
は、高濃度のポケット層を形成して、ホットキャリアを
効率的に発生させることができるので、書き込み特性を
向上させることができる。
は、高濃度のポケット層を形成して、ホットキャリアを
効率的に発生させることができるので、書き込み特性を
向上させることができる。
【図１】本願の発明の一実施例を工程順に示しており、
図２のＡ−Ａ線に沿う側断面図である。
図２のＡ−Ａ線に沿う側断面図である。
【図２】本願の発明を適用し得るＥＰＲＯＭの平面図で
ある。
ある。
【図３】本願の発明の一従来例を工程順に示しており、
図２のＡ−Ａ線に沿う側断面図である。
図２のＡ−Ａ線に沿う側断面図である。
１１ Ｓｉ基板 １６ ポリサイド膜 １７ フォトレジスト ２１ Ｂ+ ３２ ｎ+ 領域 ３３ ｎ+ 領域 ３４ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (2)
- 【請求項１】 メモリセルを形成しているトランジスタ
が行列状に配置されており、行方向に隣接している前記
トランジスタのゲート電極同士が連なってワード線にな
っており、列方向に隣接している前記トランジスタ同士
がソースを共有すると共に行方向に隣接している前記ト
ランジスタの前記ソース同士が連なって共通ソース線に
なっており、列方向に延在しているビット線がドレイン
に接続されている半導体記憶装置の製造方法において、 前記ワード線のパターニングに用いたマスク層をマスク
にして、前記共通ソース線及び前記ドレインとは逆導電
型の不純物を、半導体基板へ斜め方向からイオン注入す
ることを特徴とする半導体記憶装置の製造方法。 - 【請求項２】 前記半導体記憶装置が浮遊ゲート型不揮
発性半導体記憶装置であることを特徴とする請求項１記
載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6251447A JPH0888289A (ja) | 1994-09-20 | 1994-09-20 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6251447A JPH0888289A (ja) | 1994-09-20 | 1994-09-20 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888289A true JPH0888289A (ja) | 1996-04-02 |
Family
ID=17222969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6251447A Pending JPH0888289A (ja) | 1994-09-20 | 1994-09-20 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0888289A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043443A (ja) * | 2000-07-24 | 2002-02-08 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| KR100507699B1 (ko) * | 2002-06-18 | 2005-08-11 | 주식회사 하이닉스반도체 | 반도체 플래시 메모리 셀의 제조방법 |
| CN102184896A (zh) * | 2011-04-06 | 2011-09-14 | 北京大学 | 一种抑制闪存编程干扰的工艺方法 |
-
1994
- 1994-09-20 JP JP6251447A patent/JPH0888289A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043443A (ja) * | 2000-07-24 | 2002-02-08 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| KR100507699B1 (ko) * | 2002-06-18 | 2005-08-11 | 주식회사 하이닉스반도체 | 반도체 플래시 메모리 셀의 제조방법 |
| CN102184896A (zh) * | 2011-04-06 | 2011-09-14 | 北京大学 | 一种抑制闪存编程干扰的工艺方法 |
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