JP2002043443A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法

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JP2002043443A JP2000221943A JP2000221943A JP2002043443A JP 2002043443 A JP2002043443 A JP 2002043443A JP 2000221943 A JP2000221943 A JP 2000221943A JP 2000221943 A JP2000221943 A JP 2000221943A JP 2002043443 A JP2002043443 A JP 2002043443A
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Abstract

(57)【要約】 【課題】 チャネルホットエレクトロンを利用した書込
みと、チャネル全面でのＦＮトンネル現象による消去と
を行なうことができる不揮発性半導体記憶装置を提供す
る。 【解決手段】 半導体基板１の主表面上にゲート絶縁膜
５を介してメモリセルゲート２を形成する。メモリセル
ゲート２の両側に、ソース領域３およびドレイン領域４
を形成する。ソース領域３は、ｐ-不純物領域３ａと、
ｎ+不純物領域３ｂとを有し、ドレイン領域４は、ｐ-不
純物領域４ａと、ｎ+不純物領域４ｂとを有する。そし
て、ｐ-不純物領域３ａの濃度をｐ-不純物領域４ａの濃
度よりも高くし、ｎ+不純物領域３ｂの濃度をｎ+不純物
領域４ｂの濃度よりも高くする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置およびその製造方法に関し、より特定的には、不
揮発性半導体記憶装置におけるメモリセルトランジスタ
の構造およびその製造方法に関する。
【０００２】
【従来の技術】従来から不揮発性半導体記憶装置として
ＤＩＮＯＲ(Divided bit line NOR)型フラッシュメモリ
は知られている。
【０００３】図１２および図１３に、従来のＤＩＮＯＲ
型フラッシュメモリにおけるメモリセルトランジスタの
製造方法の一例を示す。
【０００４】図１２に示すように、半導体基板１の主表
面上に、ゲート絶縁膜５と、第１ポリシリコン膜２ａ
と、絶縁膜６と、第２ポリシリコン膜２ｂと、シリサイ
ド膜２ｃと、絶縁膜７との積層構造を形成する。
【０００５】次に、メモリセルトランジスタのソース領
域が形成される領域を覆いドレイン領域が形成される領
域を露出させるレジスト８を形成する。このレジスト８
をマスクとして、半導体基板１の主表面にＰ，Ａｓをそ
れぞれ注入する。それにより、ｎ-不純物領域１２ａと
ｎ+不純物領域１２ｂとを有するドレイン領域１２を形
成する。
【０００６】次に、図１３に示すように、メモリセルト
ランジスタのドレイン領域１２を覆いソース領域が形成
される領域を露出させるレジスト８を形成する。このレ
ジスト８をマスクとして、半導体基板１の主表面にＡ
ｓ，Ｂをそれぞれ注入する。それにより、ｐ-不純物領
域１１ａとｎ+不純物領域１１ｂとを有するソース領域
１１を形成する。
【０００７】
【発明が解決しようとする課題】上述の構造を有する従
来のＤＩＮＯＲ型フラッシュメモリでは、ＦＮトンネル
現象を利用してＦＧからドレイン領域１２へ電子を引き
抜くことにより書込みを行ない、ＦＮトンネル現象を利
用してチャネル領域全面からＦＧに電子を注入すること
で消去を行なう。そのため、高速消去は可能であるが、
書込みが遅く（約１ｍｓ）、バイトプログラムが困難で
あるという問題があった。
【０００８】そこで、本発明は上記の課題を解決するた
めになされたものである。本発明の目的は、書込み動作
および消去動作をともに高速で行なえる不揮発性半導体
記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、１つの局面では、主表面を有する半導
体基板と、主表面に形成されたメモリセルトランジスタ
のソース領域およびドレイン領域と、ソース領域とドレ
イン領域間に位置する主表面上にゲート絶縁膜を介して
形成されたメモリセルトランジスタのゲートとを備え
る。そして、ソース領域は、第１導電型の第１高濃度不
純物領域と、第２導電型の第１低濃度不純物領域とを含
み、ドレイン領域は、第１導電型の第２高濃度不純物領
域と、第２導電型の第２低濃度不純物領域とを含む。
【００１０】本願発明者は、書込みおよび消去動作をと
もに高速で行なえる不揮発性半導体記憶装置を得るべく
鋭意検討を重ね、チャネルホットエレクトロン（以下、
「ＣＨＥ」と称する）書込みとチャネル全面での消去と
を組合せることを想到した。つまり、ＣＨＥをＦＧに注
入することにより書込みを行ない、チャネル全面でのＦ
Ｎトンネル現象を利用してＦＧから電子を引き抜くこと
により消去を行なう。このようにＣＨＥ書込みを採用す
ることにより高速バイト書込みを行なえ、またチャネル
全面でのＦＮトンネル現象を利用した消去（以下、「チ
ャネル全面消去」と称する）を行なうことにより消去動
作を高速で行なえる。そこで、かかる不揮発性半導体記
憶装置で採用可能なメモリセルトランジスタの構造を得
るべく本願発明者はさらに検討を重ね、上記の構造を想
到した。この構造のようにドレイン領域が第１導電型の
第２高濃度不純物領域と第２導電型の第２低濃度不純物
領域とを備えることにより、ドレイン領域近傍でＣＨＥ
を発生させることができ、ＣＨＥ書込みを効率的に行な
うことができる。また、消去時には、メモリセルトラン
ジスタのゲート、ソース領域および基板に所定電圧を印
加することで、チャネル全面消去を行なうことができ
る。
【００１１】第１高濃度不純物領域に含まれる第１導電
型の不純物濃度は、第２高濃度不純物領域に含まれる第
１導電型の不純物濃度よりも高く、第１低濃度不純物領
域に含まれる第２導電型の不純物濃度は、第２低濃度不
純物領域に含まれる第２導電型の不純物濃度以上である
ことが好ましい。
【００１２】それにより、たとえば図９等に示されるよ
うに、ゲート長を短縮した場合でもソース領域とドレイ
ン領域間の接合耐圧（ＢＶｄｓ）を保持することができ
る。このとき、ソース領域の抵抗をも低く維持すること
ができる。さらに、第２導電型の不純物濃度を適切に調
節することにより、メモリセルトランジスタの初期状態
における閾値電圧（ＵＶ−Ｖｔｈ）を所望の値に設定で
きる。
【００１３】第１高濃度不純物領域は、第１低濃度不純
物領域内に形成され、第２高濃度不純物領域は、第２低
濃度不純物領域内に形成されることが好ましい。
【００１４】このように高濃度不純物領域を低濃度不純
物領域で取り囲むことにより、ソース領域およびドレイ
ン領域の接合耐圧を保持することができる。
【００１５】第１高濃度不純物領域に含まれる第１導電
型の不純物濃度は、第２高濃度不純物領域に含まれる第
１導電型の不純物濃度の２倍以上であり、第１低濃度不
純物領域に含まれる第２導電型の不純物濃度は、第２低
濃度不純物領域に含まれる第２導電型の不純物濃度の２
倍以上であることが好ましい。それにより、上述の効果
がさらに顕著となる。
【００１６】第１高濃度不純物領域に含まれる第１導電
型の不純物濃度は、第２高濃度不純物領域に含まれる第
１導電型の不純物濃度の２倍以上であり、第１低濃度不
純物領域に含まれる第２導電型の不純物濃度は、第２低
濃度不純物領域に含まれる第２導電型の不純物濃度と等
しい。この場合にも、上述の効果がさらに顕著となる。
【００１７】第１導電型の不純物はｎ型不純物であり、
第２導電型の不純物はｐ型不純物である。またメモリセ
ルトランジスタのゲート長は、０．２μｍ以下である。
かかる場合に、本発明は特に有用である。
【００１８】本発明に係る不揮発性半導体記憶装置は、
他の局面では、主表面を有する半導体基板と、主表面に
形成されたメモリセルトランジスタのソース領域および
ドレイン領域と、ソース領域とドレイン領域間に位置す
る主表面上にゲート絶縁膜を介して形成されたメモリセ
ルトランジスタのゲートとを備える。ソース領域は、第
１導電型の不純物領域で構成され、ドレイン領域は、第
１導電型の高濃度不純物領域と、第２導電型の低濃度不
純物領域とを含む。
【００１９】本局面の場合も、上述の１つの局面の場合
と同様に、ＣＨＥ書込みおよびチャネル全面消去を行な
うことができる。
【００２０】上記の不純物領域に含まれる第１導電型の
不純物濃度は、高濃度不純物領域に含まれる第１導電型
の不純物濃度よりも高いことが好ましい。それにより、
ソース領域の抵抗を効果的に低減できる。
【００２１】第２高濃度不純物領域は、低濃度不純物領
域内に形成されることが好ましい。それにより、たとえ
ば図１１に示すように、メモリセルトランジスタのゲー
ト長を短くした場合においても、ＢＶｄｓを保持するこ
とができる。また、低いＵＶ−Ｖｔｈに設定できる。
【００２２】第１高濃度不純物領域に含まれる第１導電
型の不純物濃度は、第２高濃度不純物領域に含まれる第
１導電型の不純物濃度の２倍以上であることが好まし
い。それにより、上述の効果がさらに顕著となる。
【００２３】第１導電型の不純物はｎ型不純物であり、
第２導電型の不純物はｐ型不純物であることが好まし
い。また、メモリセルトランジスタのゲート長は、０．
２μｍ以下であることが好ましい。かかる場合に、本発
明は特に有用である。
【００２４】本発明に係る不揮発性半導体記憶装置の製
造方法は、１つの局面では、下記の各工程を備える。半
導体基板の主表面上にゲート絶縁膜を介してメモリセル
トランジスタのゲートを形成する。ゲートをマスクとし
て主表面に第１導電型の不純物と第２導電型の不純物と
を注入することにより、第２導電型の低濃度不純物領域
内に第１導電型の高濃度不純物領域を有するメモリセル
トランジスタのソース領域およびドレイン領域を形成す
る。ドレイン領域を覆いソース領域を露出するマスク膜
を形成する。マスク膜を用いてソース領域側の高濃度不
純物領域に第１導電型の不純物を注入する。
【００２５】上記のようにメモリセルトランジスタのゲ
ートをマスクとして第１導電型の不純物と第２導電型の
不純物とを所定の条件で半導体基板に注入することによ
り、ソース領域およびドレイン領域を異なる導電型の低
濃度不純物領域および高濃度不純物領域で構成すること
ができる。また、ドレイン領域が形成される領域を覆う
マスクを用いてソース領域が形成される領域に第１導電
型の不純物を注入しているので、ソース領域における第
１導電型の高濃度不純物濃度をさらに高めることができ
る。メモリセルトランジスタがこのようなソースおよび
ドレイン領域構造を有することにより、上述のように、
ＣＨＥ書込みおよびチャネル全面での消去を行なえる。
【００２６】上記マスク膜を用いてソース領域側の低濃
度不純物領域に第２導電型の不純物を注入する工程を備
えることが好ましい。それにより、メモリセルトランジ
スタのＵＶ−Ｖｔｈを所望の値に設定できる。
【００２７】本発明に係る不揮発性半導体記憶装置の製
造方法は、他の局面では、下記の各工程を備える。半導
体基板の主表面上にゲート絶縁膜を介してメモリセルト
ランジスタのゲートを形成する。ゲートをマスクとして
主表面に第１導電型の不純物を注入することにより、メ
モリセルトランジスタのソース領域と、メモリセルトラ
ンジスタのドレイン領域における高濃度不純物領域とを
形成する。ゲートをマスクとしてドレイン領域側に第２
導電型の不純物を注入することにより、高濃度不純物領
域を取り囲む低濃度不純物領域を形成する。ドレイン領
域を覆いソース領域を露出するマスク膜を形成する。マ
スク膜を用いてソース領域に第１導電型の不純物を注入
する。なお、低濃度不純物領域形成後に、ドレイン領域
における高濃度不純物領域を形成してもよい。
【００２８】本局面の場合にも、ドレイン領域を異なる
導電型の不純物領域で構成することができるので、ＣＨ
Ｅ書込みおよびチャネル全面での消去が行なえるメモリ
セルトランジスタが得られる。
【００２９】主表面上には複数のメモリセルトランジス
タが形成され、ゲート上には絶縁膜が形成される。ここ
で、ソース領域側のゲート間の間隔をｘとし、主表面か
ら絶縁膜上面までの高さをｙとしたとき、第２導電型の
不純物の注入角度θを、ｔａｎ-1（ｘ／ｙ）よりも大き
い値とする。
【００３０】このように第２導電型の不純物の注入角度
θを制御することにより、メモリセルトランジスタのゲ
ートや絶縁膜等によってソース領域側に第２導電型の不
純物が注入されるのを阻止することができる。それによ
り、ドレイン領域側にのみ第２導電型の不純物を注入す
ることができる。
【００３１】
【発明の実施の形態】以下、図１〜図１１を用いて、本
発明の実施の形態について説明する。
【００３２】（実施の形態１）図１は、本実施の形態１
におけるＤＩＮＯＲ型フラッシュメモリのメモリセルト
ランジスタの断面図である。
【００３３】図１に示すように、メモリセルトランジス
タは、積層構造のメモリセルゲート２と、ソース領域３
およびドレイン領域４を有する。メモリセルゲート２
は、半導体基板１の主表面上にゲート絶縁膜（トンネル
絶縁膜）５を介して形成され、ＦＧと、コントロールゲ
ート（以下、「ＣＧ」と称する）とを有する。
【００３４】ＦＧは第１ポリシリコン膜２ａで構成さ
れ、ＣＧは第２ポリシリコン膜２ｂとシリサイド膜２ｃ
とで構成される。ＦＧとＣＧ間には絶縁膜６が形成さ
れ、この絶縁膜６はたとえば酸化膜、窒化膜および酸化
膜の積層構造で形成される。
【００３５】ソース領域３を、ｐ-不純物領域（低濃度
不純物領域）３ａとｎ+不純物領域（高濃度不純物領
域）３ｂで形成し、ドレイン領域４を、ｐ-不純物領域
（低濃度不純物領域）４ａとｎ+不純物領域（高濃度不
純物領域）４ｂで形成する。
【００３６】かかる構造を採用することにより、書込み
時にドレイン領域４近傍でＣＨＥを発生させることがで
きる。より詳しくは、たとえばドレイン領域４に１〜５
Ｖの電圧を印加し、ＣＧに５〜１０Ｖの電圧を印加し、
半導体基板（ウェル）１に−１〜−３Ｖの電圧を印加
し、ソース領域３を０Ｖとすることにより、ドレイン領
域４近傍で加速された電子がＣＨＥとなる。この電子が
ＦＧに注入され、ＣＨＥ書込みを行なうことができる。
それにより、高速バイト書込みが行なえる。
【００３７】他方、消去時には、ＣＧに−５〜−１０Ｖ
の電圧を印加し、ソース領域３に５〜１０Ｖの電圧を印
加し、半導体基板（ウェル）１に５〜１０Ｖの電圧を印
加し、ドレイン領域４をオープン状態とする。それによ
り、チャネル全面でのＦＮトンネル現象によりＦＧから
電子を引き抜き、消去を行なうことができる。それによ
り、高速消去が行なえる（１００μｓ以下程度）。
【００３８】ｐ-不純物領域３ａに含まれるｐ型不純物
の濃度を、ｐ-不純物領域４ａに含まれるｐ型不純物の
濃度よりも高くし、ｎ+不純物領域３ｂに含まれるｎ型
不純物の濃度を、ｎ+不純物領域４ｂに含まれるｎ型不
純物の濃度よりも高くする。
【００３９】好ましくは、ｐ-不純物領域３ａに含まれ
るｐ型不純物の濃度を、ｐ-不純物領域４ａに含まれる
ｐ型不純物の濃度の２倍以上とし、ｎ+不純物領域３ｂ
に含まれるｎ型不純物の濃度を、ｎ+不純物領域４ｂに
含まれるｎ型不純物の濃度の２倍以上とする。
【００４０】図９に本実施の形態１のメモリセルトラン
ジスタにおけるＢＶｄｓ（ソース−ドレイン間耐圧）、
ＵＶ−Ｖｔｈ（初期の閾値電圧）、Ｌｇ（ゲート長）お
よびソース抵抗を示す。また、図１４に、従来のメモリ
セルトランジスタにおけるＢＶｄｓ、ＵＶ−Ｖｔｈ、Ｌ
ｇおよびソース抵抗を示す。
【００４１】図９および図１４に示すように、本発明に
より、ソース−ドレイン間耐圧（ＢＶｄｓ）を保持し、
かつソース抵抗を低く抑えつつゲート長を短くできるこ
とがわかる。また、ｐ-不純物領域３ａ，４ａの濃度や
プロファイルを適切に調節することで、ＵＶ−Ｖｔｈを
所望の値に設定することもできる。なお、メモリセルゲ
ート２のゲート長が０．２μｍ以下の場合に、上記の効
果が特に顕著となっているのがわかる。
【００４２】次に、図２および図３を用いて、図１に示
すメモリセルトランジスタの製造方法について説明す
る。
【００４３】図２に示すように、半導体基板１の主表面
上に、熱酸化法、ＣＶＤ(ChemicalVapor Deposition)
法、写真製版、ドライエッチング法等を用いて、ゲート
絶縁膜５と、第１ポリシリコン膜２ａと、絶縁膜６と、
第２ポリシリコン膜２ｂと、シリサイド膜２ｃと、絶縁
膜７との積層構造を形成する。
【００４４】次に、上記積層構造をマスクとして、ｐ型
不純物であるボロン（Ｂ），ｎ型不純物であるヒソ（Ａ
ｓ）を半導体基板１に注入する。Ｂの注入条件は、５〜
７０ｋｅＶ、１×１０12〜１×１０14ｃｍ-2、７°〜４
５°の回転注入（注入角度が半導体基板１の主表面と垂
直方向に対し７°〜４５°）である。Ａｓの注入条件
は、１５〜１００ｋｅＶ、５×１０14〜１×１０16ｃｍ
-2である。
【００４５】それにより、低濃度ｐ型不純物領域内に高
濃度ｎ型不純物領域を有するソース領域３およびドレイ
ン領域４を形成することができる。
【００４６】次に、図３に示すように、メモリセルトラ
ンジスタのドレイン領域４を覆いソース領域３を露出さ
せるレジスト８を形成する。このレジスト８をマスクと
して、半導体基板１の主表面にＢ，Ａｓをそれぞれ注入
する。
【００４７】Ｂの注入条件は、５〜７０ｋｅＶ、１×１
０12〜１×１０14ｃｍ-2、０°〜３０°の回転注入（注
入角度が半導体基板１の主表面と垂直方向に対し０°〜
３０°）である。Ａｓの注入条件は、１５〜１００ｋｅ
Ｖ、５×１０14〜１×１０16ｃｍ-2である。なお、Ｂの
注入角度は、前述の全面注入の場合よりも小さく設定し
ている。
【００４８】このようにソース領域３にＢ，Ａｓをそれ
ぞれ注入することにより、ｐ-不純物領域３ａに含まれ
るｐ型不純物の濃度を、ｐ-不純物領域４ａに含まれる
ｐ型不純物の濃度よりも高くし、ｎ+不純物領域３ｂに
含まれるｎ型不純物の濃度を、ｎ+不純物領域４ｂに含
まれるｎ型不純物の濃度よりも高くすることができる。
【００４９】なお、図３に示すように、ＢおよびＡｓの
注入後でも、ｎ+不純物領域３ｂおよびｎ+不純物領域４
ｂは、ｐ-不純物領域３ａおよびｐ-不純物領域４ａに取
り囲まれている。
【００５０】以上の工程を経て、図１に示すメモリセル
トランジスタが形成される。その後、周知の手法で層間
絶縁膜や配線等を形成し、ＤＩＮＯＲ型フラッシュメモ
リが形成される。
【００５１】（実施の形態２）次に、図４を用いて、本
発明の実施の形態２について説明する。図４は本実施の
形態における特徴的な製造工程を示す断面図である。
【００５２】本実施の形態におけるＤＩＮＯＲ型フラッ
シュメモリのメモリセルトランジスタでは、ｐ-不純物
領域３ａに含まれるｐ型不純物濃度とｐ-不純物領域域
４ａに含まれるｐ型不純物濃度とが等しくなっている。
それ以外の構成については図１に示す場合と同様である
ので、重複説明は省略する。
【００５３】本実施の形態の場合も、図１０に示すよう
に、図１４に示す従来例と比較すると、ソース−ドレイ
ン間耐圧（ＢＶｄｓ）を保持し、かつソース抵抗を低く
抑えつつゲート長を短くできることがわかる。また、Ｕ
Ｖ−Ｖｔｈを低く設定することもできる。
【００５４】次に、本実施の形態におけるメモリセルト
ランジスタの製造方法について説明する。
【００５５】実施の形態１と同様の方法で、半導体基板
１の主表面上に、メモリセルゲート２を含む積層構造を
形成し、この積層構造をマスクとして、ＢとＡｓを半導
体基板１に注入する。これらの注入条件は、実施の形態
１と同様である。
【００５６】次に、図４に示すように、メモリセルトラ
ンジスタのドレイン領域４を覆いソース領域３を露出さ
せるレジスト８を形成する。このレジスト８をマスクと
して、半導体基板１の主表面にＡｓを注入する。注入条
件は、１５〜１００ｋｅＶ、５×１０14〜１×１０16ｃ
ｍ-2である。
【００５７】このようにソース領域３にＡｓを注入する
ことにより、ｎ+不純物領域３ｂに含まれるｎ型不純物
の濃度を、ｎ+不純物領域４ｂに含まれるｎ型不純物の
濃度よりも高くすることができる。この注入後にも、図
４に示すように、ｎ+不純物領域３ｂはｐ-不純物領域３
ａ内に存在している。
【００５８】（実施の形態３）次に、図５〜図８を用い
て、本発明の実施の形態３について説明する。図５は、
本実施の形態３におけるＤＩＮＯＲ型フラッシュメモリ
のメモリセルトランジスタの断面図である。
【００５９】図５に示すように、本実施の形態における
ＤＩＮＯＲ型フラッシュメモリのメモリセルトランジス
タでは、ソース領域３がｎ+不純物領域で構成されてい
る。それ以外の構成については実施の形態２の場合と同
様であるので、重複説明は省略する。
【００６０】本実施の形態のフラッシュメモリの場合
も、本実施の形態１の場合と同様に、ＣＨＥ書込みおよ
びチャネル全面消去を行なうことができる。それによ
り、高速バイト書込みおよび高速消去を行なえる。
【００６１】それに加え、本実施の形態によれば、図１
１に示すように、メモリセルトランジスタのゲート長を
短くしてもＢＶｄｓを保持しつつ低いＵＶ−Ｖｔｈを設
定することができる。
【００６２】次に、図６〜図８を用いて、本実施の形態
におけるメモリセルトランジスタの製造方法について説
明する。
【００６３】実施の形態１と同様の方法で、半導体基板
１の主表面上に、メモリセルゲート２を含む積層構造を
形成し、この積層構造をマスクとして、ＢとＡｓを半導
体基板１に注入する。
【００６４】このとき、Ｂの注入角度を適切に調節し、
メモリセルゲート２や絶縁膜７等によってソース領域３
が形成される領域にＢが注入されないようにする。
【００６５】ここで、Ｂの注入角度について説明する。
図７に示すようにソース領域３側のメモリセルゲート２
間の間隔をｘとし、半導体基板１の主表面から絶縁膜７
の上面までの高さをｙとしたとき、Ｂの注入角度θを、
ｔａｎ-1（ｘ／ｙ）よりも大きい値とする。
【００６６】そのため、Ｂは、メモリセルゲート２間の
間隔が相対的に広いドレイン領域４側に位置する半導体
基板１には注入されるが、メモリセルゲート２を含む積
層構造に阻まれてソース領域３側に位置する半導体基板
１には注入されない。
【００６７】その結果、図６に示すように、ソース領域
３側にｐ型不純物領域は形成されない。なお、Ｂの注入
条件は、５〜７０ｋｅＶ、１×１０12〜１×１０14ｃｍ
-2、上記角度θでの回転注入である。またＡｓの注入条
件は、１５〜１００ｋｅＶ、５×１０14〜１×１０16ｃ
ｍ-2である。
【００６８】上記のＢとＡｓの注入により、ｐ-不純物
領域域４ａ内にｎ+不純物領域４ｂを有するドレイン領
域４と、ｎ+不純物領域で構成されるソース領域３とを
形成することができる。
【００６９】次に、図８に示すように、メモリセルトラ
ンジスタのドレイン領域４を覆いソース領域３を露出さ
せるレジスト８を形成する。このレジスト８をマスクと
して、半導体基板１の主表面にＡｓを注入する。注入条
件は、１５〜１００ｋｅＶ、５×１０14〜１×１０16ｃ
ｍ-2である。それにより、ソース領域３に含まれるｎ型
不純物濃度を、ｎ+不純物領域４ｂに含まれるｎ型不純
物濃度よりも高くすることができる。
【００７０】以上のように本発明の実施の形態について
説明を行なったが、今回開示した実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれる。
【００７１】
【発明の効果】本発明によれば、ＣＨＥ書込みおよびチ
ャネル全面でのＦＮトンネル現象を利用した消去を行な
うことができる。それにより、書込み動作および消去動
作をともに高速で行なえる高性能な不揮発性半導体記憶
装置が得られる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における不揮発性半導
体記憶装置のメモリセルトランジスタの断面図である。
【図２】 本発明の実施の形態１における不揮発性半導
体記憶装置の製造工程の第１工程を示す断面図である。
【図３】 本発明の実施の形態１における不揮発性半導
体記憶装置の製造工程の第２工程を示す断面図である。
【図４】 本発明の実施の形態２における不揮発性半導
体記憶装置の特徴的な製造工程を示す断面図である。
【図５】 本発明の実施の形態３における不揮発性半導
体記憶装置のメモリセルトランジスタの断面図である。
【図６】 本発明の実施の形態３における不揮発性半導
体記憶装置の製造工程の第１工程を示す断面図である。
【図７】 本発明の実施の形態３におけるボロンの注入
方法を説明するための図である。
【図８】 本発明の実施の形態３における不揮発性半導
体記憶装置の製造工程の第２工程を示す断面図である。
【図９】 本発明の実施の形態１におけるメモリセルト
ランジスタの特性を示す図である。
【図１０】 本発明の実施の形態２におけるメモリセル
トランジスタの特性を示す図である。
【図１１】 本発明の実施の形態３におけるメモリセル
トランジスタの特性を示す図である。
【図１２】 従来の不揮発性半導体記憶装置の製造工程
の第１工程を示す断面図である。
【図１３】 従来の不揮発性半導体記憶装置の製造工程
の第２工程を示す断面図である。
【図１４】 従来の不揮発性半導体記憶装置におけるメ
モリセルトランジスタの特性を示す図である。
【符号の説明】
１ 半導体基板、２ メモリセルゲート、２ａ 第１ポ
リシリコン膜、２ｂ第２ポリシリコン膜、２ｃ シリサ
イド膜、３ ソース領域、３ａ，４ａ ｐ-不純物領
域、３ｂ，４ｂ ｎ+不純物領域、４ ドレイン領域、
５ ゲート絶縁膜、６，７ 絶縁膜、８ レジスト。
フロントページの続き (72)発明者 大中道 崇浩 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F001 AA02 AA43 AA63 AB08 AC06 AD23 AD61 AE02 AE08 AG07 AG12 5F083 EP02 EP23 EP55 EP56 EP64 EP69 EP78 ER02 ER09 ER22 ER29 ER30 GA01 JA04 JA35 JA53 PR29 PR37

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 主表面を有する半導体基板と、 前記主表面に形成されたメモリセルトランジスタのソー
    ス領域およびドレイン領域と、 前記ソース領域とドレイン領域間に位置する前記主表面
    上にゲート絶縁膜を介して形成された前記メモリセルト
    ランジスタのゲートとを備え、 前記ソース領域は、第１導電型の第１高濃度不純物領域
    と、第２導電型の第１低濃度不純物領域とを含み、 前記ドレイン領域は、第１導電型の第２高濃度不純物領
    域と、第２導電型の第２低濃度不純物領域とを含む、不
    揮発性半導体記憶装置。
  2. 【請求項２】 前記第１高濃度不純物領域に含まれる第
    １導電型の不純物濃度は、前記第２高濃度不純物領域に
    含まれる第１導電型の不純物濃度よりも高く、 前記第１低濃度不純物領域に含まれる第２導電型の不純
    物濃度は、前記第２低濃度不純物領域に含まれる第２導
    電型の不純物濃度以上である、請求項１に記載の不揮発
    性半導体記憶装置。
  3. 【請求項３】 前記第１高濃度不純物領域は、前記第１
    低濃度不純物領域内に形成され、 前記第２高濃度不純物領域は、前記第２低濃度不純物領
    域内に形成される、請求項１または請求項２に記載の不
    揮発性半導体記憶装置。
  4. 【請求項４】 前記第１高濃度不純物領域に含まれる第
    １導電型の不純物濃度は、前記第２高濃度不純物領域に
    含まれる第１導電型の不純物濃度の２倍以上であり、 前記第１低濃度不純物領域に含まれる第２導電型の不純
    物濃度は、前記第２低濃度不純物領域に含まれる第２導
    電型の不純物濃度の２倍以上である、請求項１から請求
    項３のいずれかに記載の不揮発性半導体記憶装置。
  5. 【請求項５】 前記第１高濃度不純物領域に含まれる第
    １導電型の不純物濃度は、前記第２高濃度不純物領域に
    含まれる第１導電型の不純物濃度の２倍以上であり、 前記第１低濃度不純物領域に含まれる第２導電型の不純
    物濃度は、前記第２低濃度不純物領域に含まれる第２導
    電型の不純物濃度と等しい、請求項１から請求項３のい
    ずれかに記載の不揮発性半導体記憶装置。
  6. 【請求項６】 前記第１導電型の不純物はｎ型不純物で
    あり、前記第２導電型の不純物はｐ型不純物である、請
    求項１から請求項５のいずれかに記載の不揮発性半導体
    記憶装置。
  7. 【請求項７】 前記メモリセルトランジスタのゲート長
    は、０．２μｍ以下である、請求項１から請求項６のい
    ずれかに記載の不揮発性半導体記憶装置。
  8. 【請求項８】 主表面を有する半導体基板と、 前記主表面に形成されたメモリセルトランジスタのソー
    ス領域およびドレイン領域と、 前記ソース領域とドレイン領域間に位置する前記主表面
    上にゲート絶縁膜を介して形成された前記メモリセルト
    ランジスタのゲートとを備え、 前記ソース領域は、第１導電型の不純物領域で構成さ
    れ、 前記ドレイン領域は、第１導電型の高濃度不純物領域
    と、第２導電型の低濃度不純物領域とを含む、不揮発性
    半導体記憶装置。
  9. 【請求項９】 前記不純物領域に含まれる第１導電型の
    不純物濃度は、前記高濃度不純物領域に含まれる第１導
    電型の不純物濃度よりも高い、請求項８に記載の不揮発
    性半導体記憶装置。
  10. 【請求項１０】 前記高濃度不純物領域は、前記低濃度
    不純物領域内に形成される、請求項８または請求項９に
    記載の不揮発性半導体記憶装置。
  11. 【請求項１１】 前記不純物領域に含まれる第１導電型
    の不純物濃度は、前記高濃度不純物領域に含まれる第１
    導電型の不純物濃度の２倍以上である、請求項８から請
    求項１０のいずれかに記載の不揮発性半導体記憶装置。
  12. 【請求項１２】 前記第１導電型の不純物はｎ型不純物
    であり、前記第２導電型の不純物はｐ型不純物である、
    請求項８から請求項１１のいずれかに記載の不揮発性半
    導体記憶装置。
  13. 【請求項１３】 前記メモリセルトランジスタのゲート
    長は、０．２μｍ以下である、請求項８から請求項１２
    のいずれかに記載の不揮発性半導体記憶装置。
  14. 【請求項１４】 半導体基板の主表面上にゲート絶縁膜
    を介してメモリセルトランジスタのゲートを形成する工
    程と、 前記ゲートをマスクとして前記主表面に第１導電型の不
    純物と第２導電型の不純物とを注入することにより、第
    ２導電型の低濃度不純物領域内に第１導電型の高濃度不
    純物領域を有する前記メモリセルトランジスタのソース
    領域およびドレイン領域を形成する工程と、 前記ドレイン領域を覆い前記ソース領域を露出するマス
    ク膜を形成する工程と、 前記マスク膜を用いて前記ソース領域側の前記高濃度不
    純物領域に第１導電型の不純物を注入する工程と、を備
    えた、不揮発性半導体記憶装置の製造方法。
  15. 【請求項１５】 前記マスク膜を用いて前記ソース領域
    側の前記低濃度不純物領域に第２導電型の不純物を注入
    する工程を備える、請求項１４に記載の不揮発性半導体
    記憶装置の製造方法。
  16. 【請求項１６】 半導体基板の主表面上にゲート絶縁膜
    を介してメモリセルトランジスタのゲートを形成する工
    程と、 前記ゲートをマスクとして前記主表面に第１導電型の不
    純物を注入することにより、前記メモリセルトランジス
    タのソース領域と、前記メモリセルトランジスタのドレ
    イン領域における高濃度不純物領域とを形成する工程
    と、 前記ゲートをマスクとして前記ドレイン領域側に第２導
    電型の不純物を注入することにより、前記高濃度不純物
    領域を取り囲む低濃度不純物領域を形成する工程と前記
    ドレイン領域を覆い前記ソース領域を露出するマスク膜
    を形成する工程と、 前記マスク膜を用いて前記ソース領域に第１導電型の不
    純物を注入する工程と、を備えた、不揮発性半導体記憶
    装置の製造方法。
  17. 【請求項１７】 前記主表面上には複数の前記メモリセ
    ルトランジスタが形成され、前記ゲート上には絶縁膜が
    形成され、 前記ソース領域側の前記ゲート間の間隔をｘとし、前記
    主表面から前記絶縁膜上面までの高さをｙとしたとき、 前記第２導電型の不純物の注入角度θを、ｔａｎ-1（ｘ
    ／ｙ）よりも大きい値とする、請求項１６に記載の不揮
    発性半導体記憶装置の製造方法。
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