JPH08316343A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH08316343A
JPH08316343A JP7118093A JP11809395A JPH08316343A JP H08316343 A JPH08316343 A JP H08316343A JP 7118093 A JP7118093 A JP 7118093A JP 11809395 A JP11809395 A JP 11809395A JP H08316343 A JPH08316343 A JP H08316343A
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memory device
floating gate
threshold voltage
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Seiichi Mori
誠一 森
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Toshiba Corp
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    • G11C11/5628—Programming or writing circuits; Data input circuits

Abstract

(57)【要約】 【構成】 本発明の不揮発性半導体記憶装置は、電荷蓄
積層を有するＭＯＳトランジスタから構成され、前記電
荷蓄積層に注入する電荷量により、低い順に第１、第
２、第３及び第４のしきい値範囲をとることにより４値
のデータを記憶する不揮発性半導体記憶装置において、
電荷蓄積層に電荷を蓄積しない状態において、しきい値
が第２及び第３のしきい値範囲の間に設定されている。 【効果】 電荷保持寿命をのばすことができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に係わ
り、特にフラッシュＥＥＰＲＯＭ等の不揮発性半導体記
憶装置に使用されるメモリセルトランジスタの設計方法
に関する。
【０００２】
【従来の技術】従来、フラッシュＥＥＰＲＯＭのメモリ
セルに情報を記憶する場合、浮遊ゲートに電子を注入し
てスレシホールド電圧を高くした状態と浮遊ゲートに殆
ど電荷のない、中性状態付近の状態をそれぞれ０と１情
報に対応させて情報を記憶させる方法が一般的に用いら
れてきた。例えば前者はＶth（スレシホールド電圧）が
５Ｖ以上、後者はＶthが３Ｖ以下で０Ｖ以上の範囲に対
応させるように設定される。これを図６に示す。この場
合、１つのセルに１ビットの情報が記憶できることにな
る。
【０００３】これに対して、浮遊ゲートに注入する電子
の量の大小を判別することによって１つのセルに記憶す
る情報を増やす試みがなされている。浮遊ゲートに注入
されている電子の量を３段階に分け、最も多いもの、次
に多いもの、最も少ないもの、それに電子の殆ど入って
いないものの４つの状態を、それぞれ４種の情報として
区別することにより２ビット分の情報を一つのセルに格
納することが可能となる。
【０００４】しかしながら、前記方法を用いると、１ビ
ットの情報のみ記憶する場合に比較してスレシホールド
電圧を狭い範囲に制御する必要がある。特に、長い間の
放置状態を経ても、その狭い範囲にセルのスレシホール
ド電圧を維持している必要がある。放置中に、浮遊ゲー
トを取り囲む絶縁膜にかかる電界は、浮遊ゲートに注入
されている電荷の量と密接に関係している。
【０００５】放置中に絶縁膜にかかっている電界につい
ては、単純に注入されている電荷の量が大きい程、高く
なっていく。従って中性状態のスレシホールド電圧と、
スレシホールド電圧の差が大きいセル程の放置中の絶縁
膜中電界（自己電界と呼ぶ）が大きく、注入された電荷
が浮遊ゲートから抜けていってしまうという現象が起こ
り易くなる。
【０００６】従って、前に述べたように、浮遊ゲートへ
の電子の注入量の大小により複数の情報を記憶するよう
に設定する場合、最も電子を多く注入して情報を記憶し
なければならないセルの自己電界が高くなり、長期間に
渡って情報を保持するのが困難になる。１ビットのみ情
報を記憶させる場合には、電子が多数抜けないと、情報
を誤って読み出すことは起きないが、多数値を記憶させ
る場合、少量電子が抜けると、すぐ下の情報のスレシホ
ールド電圧範囲に短時間の放置で入ってしまい誤動作を
引き起こす。通常、少なくとも情報書換後に１０年間は
情報を記憶する必要があるが、これが困難になることが
起こり得る。
【０００７】
【発明が解決しようとする課題】上述したように、浮遊
ゲートに電荷を蓄える不揮発性半導体記憶装置におい
て、その電荷量の大きさにより多ビットの情報の１つの
メモリセルに記憶させようとした場合、注入電荷量の大
きいメモリセルにおいて放置中の自己電界が高い為に、
電荷の保持特性が要求される性能を満たせなくなること
が生じる。
【０００８】この発明は上記のような事情に鑑みてなさ
れたもので、多ビットの情報を１つのメモリセルに記憶
させる場合、各記憶状態での放置中の内部自己電界の大
きさをできるだけ均等に設定できるようにデバイスを設
計することにより、情報を正確に保持できる期間を十分
長くしたものである。
【０００９】
【課題を解決するための手段及び作用】上記目的を達成
するために、本発明では、電荷蓄積層を有するＭＯＳト
ランジスタから構成され、前記電荷蓄積層に注入する電
荷量により、低い順に第１、第２、第３及び第４のしき
い値範囲をとることにより４値のデータを記憶する不揮
発性半導体記憶装置において、荷電蓄積層に電荷を蓄積
しない状態において、しきい値が第２及び第３のしきい
値範囲の間に設定されていることを特徴とする不揮発性
半導体記憶装置を提供する。
【００１０】より詳細には、電気的に絶縁された浮遊ゲ
ートへ電荷を注入し、その電荷の量によるメモリセルト
ランジスタのしきい値電圧の相違により情報を記憶する
不揮発性半導体装置において、記憶情報が１つのメモリ
セルにつき２ビット以上の多値情報を記憶するように設
定されており、多値情報の記憶のために設定された多数
のしきい値電圧の値の範囲の数が、電荷が浮遊ゲートに
存在しない状態のメモリセルのしきい値電圧より高い方
と低い方とに同数ずつ設定されていることを特徴とする
不揮発性半導体記憶装置を提供する。
【００１１】ここで、電荷が浮遊ゲートに存在しない状
態のメモリセルのしきい値電圧をチャネル領域の一部
で、ソースまたはドレイン拡散層から離れて局所的に高
くドープされた基板と同一導電型不純物によって制御す
ることも可能である。
【００１２】さらに、メモリセルトランジスタに流れる
電流を検出することにより読み出した情報を記憶する記
憶回路と、記憶回路から情報を繰り返し読み出す制御回
路とを追加することも可能である。
【００１３】このように、本発明はメモリセルの中性状
態でのスレシホールド電圧を、各記憶状態での電荷保持
中の自己電界ができるだけ均一となるように、いくつか
ある各記憶情報の設定スレシホールド電圧範囲の中央に
設定するものである。
【００１４】
【実施例】以下、本発明を図面を参照して説明する。図
１は本発明に用いる不揮発性半導体記憶装置の断面図を
示す。Ｐ型半導体基板１０１上に間隔を空けてＮ型拡散
層領域１０２、１０３（それぞれソース・ドレインに対
応する）を形成されており、両者の間のチャネル領域上
に絶縁膜を介して浮遊ゲート１０４をさらにその上に別
の絶縁膜を介して制御ゲート１０５が形成されている。
チャネル領域には後述するスレシホールド電圧の調整の
ため、不純物かイオン注入されている。
【００１５】続いて、本発明を適用する場合の、スレシ
ホールド電圧範囲と記憶情報の対応実施例を述べる。セ
ルトランジスタのＶthが０Ｖ以上２．５Ｖ以下を第一の
情報範囲、３．０−３．５Ｖを第二の情報範囲、４．０
−４．５Ｖを第三の情報範囲、５．０Ｖ以上を第四の情
報範囲に設定する。通常のＮＯＲ型フラッシュメモリで
はセルのＶthは常に正の値となるように設定される。こ
れはＶthが負になると複数セルの接続されたメモリセル
アレイにおいて、そのカラムにリーク電流が流れること
になり情報を読み出せなくなる為である。また、読み出
し時のワード線（制御ゲート）電圧より高い電圧範囲に
２つ以上の情報範囲は当然設定できない。通常の読み出
し時のワード線電圧は５Ｖ前後である。なお、多値情報
を読み出す場合、ワード線電位を変えながら読み出しを
行ったりする手法がとられる場合もあるが、その場合で
も最大でワード線電位は５Ｖ前後である。
【００１６】このようなＶthの情報範囲の設定をする場
合、通常はセルトランジスタの中性Ｖthは２Ｖ前後であ
り、中性Ｖthは第一の情報範囲の中に含まれることにな
る。本発明ではセルトランジスタの中性Ｖthは第二の情
報範囲と第三の情報範囲の中間である３．５Ｖ以上４．
０Ｖ以下に設定する。このＶthの設定については、セル
トランジスタへのチャネルイオン注入量の調整によって
行うことができる。これを従来の中性Ｖthと合わせて図
２に示す。
【００１７】しかしながら、Ｖthを高める為には通常の
方法ではセルトランジスタのチャネル領域全面に濃いチ
ャネルイオン注入を行う必要が生じる為、ソースやドレ
イン拡散層の基板に対する接合耐圧が通常の場合より低
下し、例えばソースの耐圧が低下すると浮遊ゲートから
ソースに電子を引き抜く動作を行うフラッシュメモリに
おいて、十分なスピードで引き抜き動作を行わせること
が不可能になる。また、ドレインからチャネルホットエ
レクトロンを注入する場合においても、ドレインに高い
電圧が印加できないと実用上十分な速度で書き込みでき
なくなる。従って、ソースまたはドレインのどちらか一
方あるいはその両者からチャネルへのドーピングの為の
不純物層を離す必要が生じる。
【００１８】これを実現するにはいくつかの方法があ
る。例えば、どちらか一方の拡散層の耐圧を確保したい
場合には、その逆側の拡散層側より傾斜角度をつけて不
純物を導入させることで達成される。この手法について
は、例えばY. Ohshimaらにより開示されている（IEDM
Technical Digest 、pp 95 、1990）。この手法を用い
て、例えば、ソースの耐圧を高くしたい場合にはドレイ
ン側にＰ型層を形成する方法を用いる。これを図３に示
す。Ｐ型半導体基板３０１上に間隔を空けてＮ型拡散層
領域３０４、３０３（それぞれソース・ドレインに対応
する）が形成されている。このドレイン３０３はＰ型の
低濃度の拡散層領域３０２により包摂されている。ソー
ス・ドレインの間のチャネル領域上には絶縁膜を介して
浮遊ゲート３０５が、さらにその上に別の絶縁膜を介し
て制御ゲート３０６が形成されている。また、両者の耐
圧を確保したい場合はチャネル中央のみに不純物を導入
する方法がある。これを実現する手段としてはＦｏｃｕ
ｓｅｄ−Ｉｏｎ−Ｂｅａｍによるドーピングがある。こ
の手法はS. Shukiriらにより開示されている（Extended
abstracts of the 18th ICSSDM, PP 327, 198
6）。このような手法を用いた場合のセル構造の例を図
４に示す。Ｐ型半導体基板４０１上に間隔を空けてＮ型
拡散層領域４０４、４０３（それぞれソース・ドレイン
に対応する）が形成されている。このドレイン間にはＰ
型のシリコン基板よりも濃度の高い拡散層領域４０２が
形成されている。また、ソース・ドレインの間のチャネ
ル領域上には絶縁膜を介して浮遊ゲート４０５が、さら
にその上に別の絶縁膜を介して制御ゲート４０６が形成
されている。
【００１９】なお、本発明による方式は放置状態での内
部自己電界は最小にできるが、読み出し電界は最小とは
ならない場合がある。従って連続読み出し動作を行った
場合の不良発生率は従来技術に比較して高くなる場合も
ありうる。例えば前記実施例では第一の情報範囲のセル
を制御ゲート電圧５Ｖで読み出す場合のトンネル酸化膜
にかかる電界は中性Ｖthが２Ｖ付近の従来技術の方が、
３．５−４．０Ｖに設定する本発明よりも低くなる。こ
の欠点は、例えば記憶情報を読み出し後、別のランダム
アクセスメモリに記憶させ、そこから読み出しを行わせ
る方法がある。１つのセルに多数の記憶情報を記憶させ
ると、もともと読み出しスピードが遅くなる問題が発生
するが、前記手法を用いることで、別にランダムアクセ
スメモリを用意する必要は生じるものの、高速に情報の
読み出しを行うことができる。このような半導体記憶装
置群の概念図を図５に示す。すなわち、ＤＲＡＭやＳＲ
ＡＭ等から構成されるランダムアクセスメモリが上述の
フラッシュメモリと共にＣＰＵにより制御され、ランダ
ムアクセスメモリとフラッシュメモリとは直接データの
やりとりが可能であるよう構成されている。この様に、
メモリセルトランジスタに流れる電流を検出することに
より読み出した情報を記憶する記憶回路と、記憶回路か
ら情報を繰り返し読み出す制御回路とを追加することに
より高速化と高信頼性が同時に達成できるのである。
【００２０】
【発明の効果】中性Ｖthを各記憶状態の中央に設定する
ことで、各状態のセルが保持しなければならない電荷の
量の最大値を最小の値に設定することが可能となる。そ
の結果、電荷保持状態での絶縁膜中の自己電界が最大と
なるセルにおいても、その電界は従来方法に比較して低
くなるように設定することができ、結果として電荷保持
寿命を伸ばすことができる。
【図面の簡単な説明】
【図１】本発明で用いる不揮発性半導体記憶装置の断面
図である。
【図２】本発明を用いた情報範囲とセルトランジスタの
スレシホールド電圧との相関関係の列である。
【図３】図２に示した高い中性スレシホールド電圧を実
現するためのセル構造の一例である。
【図４】図２に示した高い中性スレシホールド電圧を実
現するためのセル構造の一例である。
【図５】本発明を用いた不揮発性半導体記憶装置を有効
に使用する例の回路図である。
【図６】従来の不揮発性半導体記憶装置の動作を示す図
である。
【符号の説明】
１０１、２０１、３０１ Ｐ型半導体基板 １０２、１０３、２０３、２０４、３０３、３０４ Ｎ
型拡散層領域 １０４、２０５、３０５ 浮遊ゲート １０５、２０６、３０６ 制御ゲート ３０２、４０２ Ｐポケット層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 電荷蓄積層を有するＭＯＳトランジスタ
    から構成され、前記電荷蓄積層に注入する電荷量によ
    り、低い順に第１、第２、第３及び第４のしきい値範囲
    をとることにより４値のデータを記憶する不揮発性半導
    体記憶装置において、 前記電荷蓄積層に電荷を蓄積しない状態において、しき
    い値が前記第２及び第３のしきい値範囲の間に設定され
    ていることを特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】 電気的に絶縁された浮遊ゲートへ電荷を
    注入し、その電荷の量によるメモリセルトランジスタの
    しきい値電圧の相違により情報を記憶する不揮発性半導
    体装置において、 記憶情報が１つのメモリセルにつき２ビット以上の多値
    情報を記憶するように設定されており、前記多値情報の
    記憶のために設定された多数のしきい値電圧の値の範囲
    の数が、電荷が前記浮遊ゲートに存在しない状態のメモ
    リセルのしきい値電圧より高い方と低い方とに同数ずつ
    設定されていることを特徴とする不揮発性半導体記憶装
    置。
  3. 【請求項３】 請求項２記載の不揮発性半導体記憶装置
    において、電荷が前記浮遊ゲートに存在しない状態のメ
    モリセルのしきい値電圧Ｔが、チャネル領域の一部で、
    ソースまたはドレイン拡散層から離れて局所的に高くド
    ープされた基板と同一導電型不純物によって制御されて
    いることを特徴とする不揮発性半導体記憶装置。
  4. 【請求項４】 請求項２記載の半導体記憶装置におい
    て、前記メモリセルトランジスタに流れる電流を検出す
    ることにより読み出した情報を記憶する手段と、前記記
    憶手段から前記情報を繰り返し読み出す制御手段とを具
    備することを特徴とする不揮発性半導体装置。
JP7118093A 1995-05-17 1995-05-17 不揮発性半導体記憶装置 Pending JPH08316343A (ja)

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