JP2000030471A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
Abstract
(57)【要約】
【課題】 ゲート絶縁膜中に電荷蓄積層を有するＭＯＳ
トランジスタをメモリセルとする不揮発性半導体メモリ
において、多値のデータを書替え可能とする。 【解決手段】 メモリセルとなるＭＯＳトランジスタの
ドレイン側の電荷蓄積層に電子を蓄積するか、ＭＯＳト
ランジスタのソース側の電荷蓄積層に電子を蓄積する
か、ＭＯＳトランジスタのドレイン側及びソース側の電
荷蓄積層の両方に電子を蓄積するか、ＭＯＳトランジス
タのドレイン側及びソース側の電荷蓄積層に電子を蓄積
しないか、の４つの状態によってＭＯＳトランジスタに
２ビット分のデータを記憶する。
トランジスタをメモリセルとする不揮発性半導体メモリ
において、多値のデータを書替え可能とする。 【解決手段】 メモリセルとなるＭＯＳトランジスタの
ドレイン側の電荷蓄積層に電子を蓄積するか、ＭＯＳト
ランジスタのソース側の電荷蓄積層に電子を蓄積する
か、ＭＯＳトランジスタのドレイン側及びソース側の電
荷蓄積層の両方に電子を蓄積するか、ＭＯＳトランジス
タのドレイン側及びソース側の電荷蓄積層に電子を蓄積
しないか、の４つの状態によってＭＯＳトランジスタに
２ビット分のデータを記憶する。
Description
【０００１】
【発明の属する技術分野】この発明は不揮発性半導体メ
モリに係り、特に一つのメモリセルに複数ビット分のデ
ータを記憶した不揮発性半導体メモリに関するもので、
特にデータの書き込み方法に関するものである。
モリに係り、特に一つのメモリセルに複数ビット分のデ
ータを記憶した不揮発性半導体メモリに関するもので、
特にデータの書き込み方法に関するものである。
【０００２】
【従来の技術】本願発明者は、特願平６―１１０２９に
一つのメモリセルに２ビット分のデータを記憶するよう
にしたマスクＲＯＭを提案した。これを図６乃至図９に
示す。このメモリセルは、一つのＭＯＳトランジスタか
らなり、図６に示すようなチャネル領域が均一に所定の
閾値電圧に設定される状態と、図６に対してメモリセル
のドレイン側に不純物１３を導入しドレイン側のチャネ
ル領域の一部の閾値電圧を図６の状態よりも高くした状
態（図７）と、メモリセルのソース側に不純物１４を導
入しソース側のチャネル領域の一部の閾値電圧を図６の
状態よりも高くした状態（図８）と、チャネル領域の全
部に不純物1 ５を導入し閾値電圧を図６の状態よりも高
くした状態（図９）との４つの状態に区別するようにし
て、１つのメモリセルに２ビット分のデータを記憶して
いる。このようにすることによって１つのメモリセルに
１ビット分を記憶するメモリセルに対して、同一記憶容
量の場合のメモリセルサイズを小さくしてコストを下げ
るようにしている。しかしながら、マスクＲＯＭは、製
造工程の途中でマスクによってデータを書き込むためユ
ーザーが注文してから入荷するまで時間がかかるという
欠点があり、また書き込むデータを間違った場合は書き
換えができないという欠点がある。
一つのメモリセルに２ビット分のデータを記憶するよう
にしたマスクＲＯＭを提案した。これを図６乃至図９に
示す。このメモリセルは、一つのＭＯＳトランジスタか
らなり、図６に示すようなチャネル領域が均一に所定の
閾値電圧に設定される状態と、図６に対してメモリセル
のドレイン側に不純物１３を導入しドレイン側のチャネ
ル領域の一部の閾値電圧を図６の状態よりも高くした状
態（図７）と、メモリセルのソース側に不純物１４を導
入しソース側のチャネル領域の一部の閾値電圧を図６の
状態よりも高くした状態（図８）と、チャネル領域の全
部に不純物1 ５を導入し閾値電圧を図６の状態よりも高
くした状態（図９）との４つの状態に区別するようにし
て、１つのメモリセルに２ビット分のデータを記憶して
いる。このようにすることによって１つのメモリセルに
１ビット分を記憶するメモリセルに対して、同一記憶容
量の場合のメモリセルサイズを小さくしてコストを下げ
るようにしている。しかしながら、マスクＲＯＭは、製
造工程の途中でマスクによってデータを書き込むためユ
ーザーが注文してから入荷するまで時間がかかるという
欠点があり、また書き込むデータを間違った場合は書き
換えができないという欠点がある。
【０００３】
【発明が解決しようとする課題】この発明は上記のよう
な事情に基づいてなされたもので、上記の特願平６―１
１０２９に示されたメモリセルと同様の原理でデータが
書き込まれるが、ユーザーが自由に書き換え可能な不揮
発性半導体メモリを提供するものである。
な事情に基づいてなされたもので、上記の特願平６―１
１０２９に示されたメモリセルと同様の原理でデータが
書き込まれるが、ユーザーが自由に書き換え可能な不揮
発性半導体メモリを提供するものである。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、本願発明の不揮発性半導体メモリは、ゲート絶縁膜
中に電荷蓄積層を有するＭＯＳトランジスタをメモリセ
ルとする不揮発性半導体メモリにおいて、前記ＭＯＳト
ランジスタのドレイン側の前記電荷蓄積層に電子を蓄積
するか、前記ＭＯＳトランジスタのソース側の前記電荷
蓄積層に電子を蓄積するか、前記ＭＯＳトランジスタの
ドレイン側及びソース側の前記電荷蓄積層に電子を蓄積
するか、前記ＭＯＳトランジスタのドレイン側及びソー
ス側の前記電荷蓄積層に電子を蓄積しないか、によって
前記ＭＯＳトランジスタに２ビット分のデータを記憶す
るようにしたことを特徴とする。
に、本願発明の不揮発性半導体メモリは、ゲート絶縁膜
中に電荷蓄積層を有するＭＯＳトランジスタをメモリセ
ルとする不揮発性半導体メモリにおいて、前記ＭＯＳト
ランジスタのドレイン側の前記電荷蓄積層に電子を蓄積
するか、前記ＭＯＳトランジスタのソース側の前記電荷
蓄積層に電子を蓄積するか、前記ＭＯＳトランジスタの
ドレイン側及びソース側の前記電荷蓄積層に電子を蓄積
するか、前記ＭＯＳトランジスタのドレイン側及びソー
ス側の前記電荷蓄積層に電子を蓄積しないか、によって
前記ＭＯＳトランジスタに２ビット分のデータを記憶す
るようにしたことを特徴とする。
【０００５】さらに、本願発明の不揮発性半導体メモリ
は、前記ＭＯＳトランジスタのドレイン及びソースの電
位をゲートの電位よりも高くして、前記電荷蓄積層のド
レイン側及びソース側の電子を前記電荷蓄積層からドレ
イン及びソースに放出することにより前記ＭＯＳトラン
ジスタのドレイン側及びソース側の前記電荷蓄積層が電
子を蓄積しない状態に設定し、その後ゲート及びドレイ
ンに高電圧を与えドレインからソースに電流を流すこと
によってドレイン側の前記電荷蓄積層に電子を注入して
前記ＭＯＳトランジスタのドレイン側の前記電荷蓄積層
に電子を蓄積し、あるいはゲート及びソースに高電圧を
与えソースからドレインに電流を流すことによってソー
ス側の前記電荷蓄積層に電子を注入して前記ＭＯＳトラ
ンジスタのソース側の前記電荷蓄積層に電子を蓄積し、
その後電子が蓄積されている側のドレインあるいはソー
スの反対側のソースあるいはドレイン、及びゲートに高
電圧を供給して前記ＭＯＳトランジスタに電流を流して
前記電荷蓄積層に電子を注入することによって前記ＭＯ
Ｓトランジスタのドレイン側及びソース側の両方の前記
電荷蓄積層に電子を蓄積するようにしたことを特徴とす
る。
は、前記ＭＯＳトランジスタのドレイン及びソースの電
位をゲートの電位よりも高くして、前記電荷蓄積層のド
レイン側及びソース側の電子を前記電荷蓄積層からドレ
イン及びソースに放出することにより前記ＭＯＳトラン
ジスタのドレイン側及びソース側の前記電荷蓄積層が電
子を蓄積しない状態に設定し、その後ゲート及びドレイ
ンに高電圧を与えドレインからソースに電流を流すこと
によってドレイン側の前記電荷蓄積層に電子を注入して
前記ＭＯＳトランジスタのドレイン側の前記電荷蓄積層
に電子を蓄積し、あるいはゲート及びソースに高電圧を
与えソースからドレインに電流を流すことによってソー
ス側の前記電荷蓄積層に電子を注入して前記ＭＯＳトラ
ンジスタのソース側の前記電荷蓄積層に電子を蓄積し、
その後電子が蓄積されている側のドレインあるいはソー
スの反対側のソースあるいはドレイン、及びゲートに高
電圧を供給して前記ＭＯＳトランジスタに電流を流して
前記電荷蓄積層に電子を注入することによって前記ＭＯ
Ｓトランジスタのドレイン側及びソース側の両方の前記
電荷蓄積層に電子を蓄積するようにしたことを特徴とす
る。
【０００６】さらに、本願発明の不揮発性半導メモリ
は、前記ＭＯＳトランジスタの前記電荷蓄積層に電子を
蓄積するときは、前記電荷蓄積層への電子の注入と前記
ＭＯＳトランジスタからのデータの読み出しを交互に行
い、前記ＭＯＳトランジスタが所定の閾値に電圧に達し
たときに電子の注入を止めるようにしたことを特徴とす
る。
は、前記ＭＯＳトランジスタの前記電荷蓄積層に電子を
蓄積するときは、前記電荷蓄積層への電子の注入と前記
ＭＯＳトランジスタからのデータの読み出しを交互に行
い、前記ＭＯＳトランジスタが所定の閾値に電圧に達し
たときに電子の注入を止めるようにしたことを特徴とす
る。
【０００７】さらに、本願発明の不揮発性半導体メモリ
は、前記ＭＯＳトランジスタのドレインからソースに流
れる電流と、ソースからドレインに流れる電流の違いに
より、前記ＭＯＳトランジスタのドレイン側の前記電荷
蓄積層に電子が蓄積されているか、前記ＭＯＳトランジ
スタのソース側の前記電荷蓄積層に電子が蓄積されてい
るか、を検出することによ手前記ＭＯＳトランジスタに
記憶されているデータを読み出すことを特徴とする。
は、前記ＭＯＳトランジスタのドレインからソースに流
れる電流と、ソースからドレインに流れる電流の違いに
より、前記ＭＯＳトランジスタのドレイン側の前記電荷
蓄積層に電子が蓄積されているか、前記ＭＯＳトランジ
スタのソース側の前記電荷蓄積層に電子が蓄積されてい
るか、を検出することによ手前記ＭＯＳトランジスタに
記憶されているデータを読み出すことを特徴とする。
【０００８】さらに、本願発明の不揮発性半導体メモリ
は、前記ＭＯＳトランジスタは、第１導電型半導体基板
上に所定の距離を離して設けられた第２導電型半導体領
域からなるドレイン及びソース領域と、このドレイン及
びソース領域間のチャネル領域と、このチャネル領域上
に設けられたシリコン酸化膜と、このシリコン酸化膜上
に設けられた前記電荷蓄積層となるシリコン窒化膜と、
このシリコン窒化膜上に設けられたシリコン酸化膜と、
このシリコン酸化膜上に設けられたゲート電極からなる
ことを特徴とする。
は、前記ＭＯＳトランジスタは、第１導電型半導体基板
上に所定の距離を離して設けられた第２導電型半導体領
域からなるドレイン及びソース領域と、このドレイン及
びソース領域間のチャネル領域と、このチャネル領域上
に設けられたシリコン酸化膜と、このシリコン酸化膜上
に設けられた前記電荷蓄積層となるシリコン窒化膜と、
このシリコン窒化膜上に設けられたシリコン酸化膜と、
このシリコン酸化膜上に設けられたゲート電極からなる
ことを特徴とする。
【０００９】
【発明の実施の形態】この発明の実施例を図１乃至図５
を利用して説明する。図１乃至図５は、この発明に用い
るメモリセルとして使用するＭＯＳトランジスタの断面
図を示す。このＭＯＳトランジスタは、Ｐ型半導体基板
上に所定の距離を離して設けられたＮ型半導体領域から
なるドレイン及びソース領域と、このドレイン及びソー
ス領域間のチャネル領域と、このチャネル領域上に設け
られたシリコン酸化膜１と、このシリコン酸化膜１上に
設けられた電荷蓄積層となるシリコン窒化膜２と、この
シリコン窒化膜２上に設けられたシリコン酸化膜３と、
このシリコン酸化膜３上に設けられたゲート電極４から
なる。このようなトランジスタは一般的に知られてお
り、シリコン窒化膜２に電子を蓄積してデータを記憶す
るもので、例えば、米国特許第５，１６８，３３４号公
報に記載されている。
を利用して説明する。図１乃至図５は、この発明に用い
るメモリセルとして使用するＭＯＳトランジスタの断面
図を示す。このＭＯＳトランジスタは、Ｐ型半導体基板
上に所定の距離を離して設けられたＮ型半導体領域から
なるドレイン及びソース領域と、このドレイン及びソー
ス領域間のチャネル領域と、このチャネル領域上に設け
られたシリコン酸化膜１と、このシリコン酸化膜１上に
設けられた電荷蓄積層となるシリコン窒化膜２と、この
シリコン窒化膜２上に設けられたシリコン酸化膜３と、
このシリコン酸化膜３上に設けられたゲート電極４から
なる。このようなトランジスタは一般的に知られてお
り、シリコン窒化膜２に電子を蓄積してデータを記憶す
るもので、例えば、米国特許第５，１６８，３３４号公
報に記載されている。
【００１０】図２はこの発明の第１の書き込み状態を示
すもので、従来のマスクＲＯＭの図６の状態に対応す
る。この発明においては、ゲートを０Ｖにするとともに
ドレイン及びソースに高電圧を印加して、ドレイン及び
ソース近傍のシリコン窒化膜２からドレイン及びソース
に電子を放出して（図２の５及び６の領域）ドレイン側
及びソース側のチャネル領域の一部の閾値電圧を低い状
態に設定する。
すもので、従来のマスクＲＯＭの図６の状態に対応す
る。この発明においては、ゲートを０Ｖにするとともに
ドレイン及びソースに高電圧を印加して、ドレイン及び
ソース近傍のシリコン窒化膜２からドレイン及びソース
に電子を放出して（図２の５及び６の領域）ドレイン側
及びソース側のチャネル領域の一部の閾値電圧を低い状
態に設定する。
【００１１】図３はこの発明の第２の書き込み状態を示
すもので、従来のマスクＲＯＭの図７の状態に対応す
る。図２の状態に設定した後、ソースを０Ｖに、ドレイ
ン及びゲートを高電圧に設定し、ドレインからソースに
電流を流し、ドレイン近傍のチャネル領域からシリコン
窒化膜に電子を注入して、ドレイン側のチャネル領域の
一部の閾値電圧を高い状態に設定する（図３の７の領
域）。この時ソース側は閾値電圧が低い状態のままであ
る（図３の８の領域）。
すもので、従来のマスクＲＯＭの図７の状態に対応す
る。図２の状態に設定した後、ソースを０Ｖに、ドレイ
ン及びゲートを高電圧に設定し、ドレインからソースに
電流を流し、ドレイン近傍のチャネル領域からシリコン
窒化膜に電子を注入して、ドレイン側のチャネル領域の
一部の閾値電圧を高い状態に設定する（図３の７の領
域）。この時ソース側は閾値電圧が低い状態のままであ
る（図３の８の領域）。
【００１２】図４はこの発明の第３の書き込み状態を示
すもので、従来のマスクＲＯＭの図８の状態に対応す
る。図２の状態に設定した後、ドレインを０V に、ソー
ス及びゲートを高電圧に設定し、ソースからドレインに
電流を流し、ソース近傍のチャネル領域からシリコン窒
化膜に電子を注入して、ソース側のチャネル領域の一部
の閾値電圧を高い状態に設定する（図４の１０の領
域）。この時ドレイン側は閾値電圧が低い状態のままで
ある（図３の９の領域）。
すもので、従来のマスクＲＯＭの図８の状態に対応す
る。図２の状態に設定した後、ドレインを０V に、ソー
ス及びゲートを高電圧に設定し、ソースからドレインに
電流を流し、ソース近傍のチャネル領域からシリコン窒
化膜に電子を注入して、ソース側のチャネル領域の一部
の閾値電圧を高い状態に設定する（図４の１０の領
域）。この時ドレイン側は閾値電圧が低い状態のままで
ある（図３の９の領域）。
【００１３】図５はこの発明の第４の書き込み状態を示
すもので、従来のマスクＲＯＭの図９の状態に対応す
る。図３あるいは図４の状態に設定した後、電子が注入
されている側を０V に（図３の場合ドレイン、図４の場
合ソース）、電子が注入されていない側及びゲートを高
電圧に設定し、チャネルに電流を流し、シリコン窒化膜
に電子を注入して、ドレイン側及びソース側のチャネル
領域の一部の閾値電圧を高い状態に設定する（図５の１
１及び１２の領域）。
すもので、従来のマスクＲＯＭの図９の状態に対応す
る。図３あるいは図４の状態に設定した後、電子が注入
されている側を０V に（図３の場合ドレイン、図４の場
合ソース）、電子が注入されていない側及びゲートを高
電圧に設定し、チャネルに電流を流し、シリコン窒化膜
に電子を注入して、ドレイン側及びソース側のチャネル
領域の一部の閾値電圧を高い状態に設定する（図５の１
１及び１２の領域）。
【００１４】以上のようにチャネル領域を４つの状態に
設定して１つのメモリセルに２ビット分のデータを記憶
する。データの書き換えは、図２の状態に戻してから行
う。図３あるいは図４から図５の状態に書き込むときに
は、メモリセルの閾値電圧が高くなっているので、上記
の電子が注入されていない側及びゲートに印加する電圧
を、図２から図３、あるいは図２から図４の状態にする
ときに印加する電圧よりも高くする。
設定して１つのメモリセルに２ビット分のデータを記憶
する。データの書き換えは、図２の状態に戻してから行
う。図３あるいは図４から図５の状態に書き込むときに
は、メモリセルの閾値電圧が高くなっているので、上記
の電子が注入されていない側及びゲートに印加する電圧
を、図２から図３、あるいは図２から図４の状態にする
ときに印加する電圧よりも高くする。
【００１５】図３、図４あるいは図５の状態に設定する
場合は、一般のフラッシュメモリで行っているように、
電荷蓄積層への電子の注入とＭＯＳトランジスタからの
データの読み出しを交互に行い、ＭＯＳトランジスタが
所定の閾値に電圧に達したときに電気電子の注入を止め
るようにするのが望ましい。
場合は、一般のフラッシュメモリで行っているように、
電荷蓄積層への電子の注入とＭＯＳトランジスタからの
データの読み出しを交互に行い、ＭＯＳトランジスタが
所定の閾値に電圧に達したときに電気電子の注入を止め
るようにするのが望ましい。
【００１６】データの読み出しは、ソースを０V に、ゲ
ート及びドレインに所定の電圧を印加してメモリセルに
流れる電流の大きさでデータを検出するようにする。こ
の時のメモリセルに流れる電流は、図２＞図３＞図４＞
図５の大小関係になる。例えば図３の場合、ソースを０
Ｖに、ゲート及びドレインに所定の電圧を印加してメモ
リセルに流れる電流よりも、ドレインを０Ｖに、ゲート
及びソースに所定の電圧を印加してメモリセルに流れる
電流の方が小さい。すなわち電子が注入されている側を
０Ｖの方に接続した方が閾値電圧が高くなり電流が減少
するので、メモリセルのチャネルに流れる電流の向きを
変えて２度検出し、電流が増加するか、減少するかを検
出するようにすれば、図３及び図４の場合においてより
精度良くデータを読み出すことが出来る。
ート及びドレインに所定の電圧を印加してメモリセルに
流れる電流の大きさでデータを検出するようにする。こ
の時のメモリセルに流れる電流は、図２＞図３＞図４＞
図５の大小関係になる。例えば図３の場合、ソースを０
Ｖに、ゲート及びドレインに所定の電圧を印加してメモ
リセルに流れる電流よりも、ドレインを０Ｖに、ゲート
及びソースに所定の電圧を印加してメモリセルに流れる
電流の方が小さい。すなわち電子が注入されている側を
０Ｖの方に接続した方が閾値電圧が高くなり電流が減少
するので、メモリセルのチャネルに流れる電流の向きを
変えて２度検出し、電流が増加するか、減少するかを検
出するようにすれば、図３及び図４の場合においてより
精度良くデータを読み出すことが出来る。
【００１７】
【発明の効果】本願発明の不揮発性半導体メモリは、ゲ
ート絶縁膜中に電荷蓄積層を有するＭＯＳトランジスタ
をメモリセルとする不揮発性半導体メモリにおいて、Ｍ
ＯＳトランジスタのドレイン側の電荷蓄積層に電子を蓄
積するか、ＭＯＳトランジスタのソース側の電荷蓄積層
に電子を蓄積するか、ＭＯＳトランジスタのドレイン側
及びソース側の電荷蓄積層の両方に電子を蓄積するか、
ＭＯＳトランジスタのドレイン側及びソース側の電荷蓄
積層に電子を蓄積しないか、の４つの状態によって、Ｍ
ＯＳトランジスタに2 ビット分のデータを記憶ことが可
能であり、さらにデータの書替えを自由に行うことがで
きる。
ート絶縁膜中に電荷蓄積層を有するＭＯＳトランジスタ
をメモリセルとする不揮発性半導体メモリにおいて、Ｍ
ＯＳトランジスタのドレイン側の電荷蓄積層に電子を蓄
積するか、ＭＯＳトランジスタのソース側の電荷蓄積層
に電子を蓄積するか、ＭＯＳトランジスタのドレイン側
及びソース側の電荷蓄積層の両方に電子を蓄積するか、
ＭＯＳトランジスタのドレイン側及びソース側の電荷蓄
積層に電子を蓄積しないか、の４つの状態によって、Ｍ
ＯＳトランジスタに2 ビット分のデータを記憶ことが可
能であり、さらにデータの書替えを自由に行うことがで
きる。
【図１】本願発明のメモリセルとして用いるＭＯＳトラ
ンジスタの断面図である。
ンジスタの断面図である。
【図２】本願発明のメモリセルの第1 の書込み状態示す
図である。
図である。
【図３】本願発明のメモリセルの第２の書込み状態示す
図である。
図である。
【図４】本願発明のメモリセルの第３の書込み状態示す
図である。
図である。
【図５】本願発明のメモリセルの第４の書込み状態示す
図である。
図である。
【図６】従来の多値マスクＲＯＭの断面図である。
【図７】図６に示す多値マスクＲＯＭにおいて、ドレイ
ン側の閾値電圧を高く設定した場合の断面図である。
ン側の閾値電圧を高く設定した場合の断面図である。
【図８】図６に示す多値マスクＲＯＭにおいて、ソース
側の閾値電圧を高く設定した場合の断面図である。
側の閾値電圧を高く設定した場合の断面図である。
【図９】図６に示す多値マスクＲＯＭにおいて、チャネ
ル領域全体の閾値電圧を高く設定した場合の断面図であ
る。
ル領域全体の閾値電圧を高く設定した場合の断面図であ
る。
１ シリコン酸化膜 ２ シリコン窒化膜 ３ シリコン酸化膜 ４ ゲート電極 ５、６、８、９ 電子が放出された領域 ７、１０、１１、１２ 電子が注入された領域 １３、１４、１５ 不純物導入領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 29/78 ３７１ 29/788 29/792 Ｆターム(参考） 5B015 HH01 HH03 JJ32 KA10 KB92 QQ16 5B025 AA01 AB01 AC01 AD04 AD05 5F001 AA11 AA13 AB02 AC02 AC06 AD12 AE02 AE03 AE08 AF20 5F083 EP18 EP22 ER02 ER05 ER06 ER09 ER14 ER15 ER16 ER21 JA04 ZA21
Claims (5)
- 【請求項１】 ゲート絶縁膜中に電荷蓄積層を有するＭ
ＯＳトランジスタをメモリセルとする不揮発性半導体メ
モリにおいて、 前記ＭＯＳトランジスタのドレイン側の前記電荷蓄積層
に電子を蓄積するか、前記ＭＯＳトランジスタのソース
側の前記電荷蓄積層に電子を蓄積するか、前記ＭＯＳト
ランジスタのドレイン側及びソース側の前記電荷蓄積層
に電子を蓄積するか、前記ＭＯＳトランジスタのドレイ
ン側及びソース側の前記電荷蓄積層に電子を蓄積しない
か、によって前記ＭＯＳトランジスタに２ット分のデー
タを記憶するようにしたことを特徴とする不揮発性半導
体メモリ。 - 【請求項２】 前記ＭＯＳトランジスタのドレイン及び
ソースの電位をゲートの電位よりも高くして、前記電荷
蓄積層のドレイン側及びソース側の電子を前記電荷蓄積
層からドレイン及びソースに放出することにより前記Ｍ
ＯＳトランジスタのドレイン側及びソース側の前記電荷
蓄積層が電子を蓄積しない状態に設定し、その後ゲート
及びドレインに高電圧を与えドレインからソースに電流
を流すことによってドレイン側の前記電荷蓄積層に電子
を注入して前記ＭＯＳトランジスタのドレイン側の前記
電荷蓄積層に電子を蓄積し、あるいはゲート及びソース
に高電圧を与えソースからドレインに電流を流すことに
よってソース側の前記電荷蓄積層に電子を注入して前記
ＭＯＳトランジスタのソース側の前記電荷蓄積層に電子
を蓄積し、その後電子が蓄積されている側のドレインあ
るいはソースの反対側のソースあるいはドレイン、及び
ゲートに高電圧を供給して前記ＭＯＳトランジスタに電
流を流して前記電荷蓄積層に電子を注入することによっ
て前記ＭＯＳトランジスタのドレイン側及びソース側の
両方の前記電荷蓄積層に電子を蓄積するようにしたこと
を特徴とする請求項１に記載の不揮発性半導体メモリ。 - 【請求項３】 前記ＭＯＳトランジスタの前記電荷蓄積
層に電子を蓄積するときは、前記電荷蓄積層への電子の
注入と前記ＭＯＳトランジスタからのデータの読み出し
を交互に行い、前記ＭＯＳトランジスタが所定の閾値に
電圧に達したときに電気電子の注入を止めるようにした
ことを特徴とする請求項１に記載の不揮発性半導体メモ
リ。 - 【請求項４】 前記ＭＯＳトランジスタのドレインから
ソースに流れる電流と、ソースからドレインに流れる電
流の違いにより、前記ＭＯＳトランジスタのドレイン側
の前記電荷蓄積層に電子が蓄積されているか、前記ＭＯ
Ｓトランジスタのソース側の前記電荷蓄積層に電子が蓄
積されているか、を検出することによ手前記ＭＯＳトラ
ンジスタに記憶されているデータを読み出すことを特徴
とする請求項1 に記載の不揮発性半導体メモリ。 - 【請求項５】 前記ＭＯＳトランジスタは、第１導電型
半導体基板上に所定の距離を離して設けられた第２導電
型半導体領域からなるドレイン及びソース領域と、この
ドレイン及びソース領域間のチャネル領域と、このチャ
ネル領域上に設けられたシリコン酸化膜と、このシリコ
ン酸化膜上に設けられた前記電荷蓄積層となるシリコン
窒化膜と、このシリコン窒化膜上に設けられたシリコン
酸化膜と、このシリコン酸化膜上に設けられたゲート電
極からなることを特徴とする請求項1 に記載の不揮発性
半導体メモリ。
Priority Applications (1)
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|---|---|---|---|
| JP19833798A JP2000030471A (ja) | 1998-07-14 | 1998-07-14 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19833798A JP2000030471A (ja) | 1998-07-14 | 1998-07-14 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000030471A true JP2000030471A (ja) | 2000-01-28 |
Family
ID=16389447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19833798A Withdrawn JP2000030471A (ja) | 1998-07-14 | 1998-07-14 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000030471A (ja) |
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- 1998-07-14 JP JP19833798A patent/JP2000030471A/ja not_active Withdrawn
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