JPH1139886A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH1139886A JPH1139886A JP18792997A JP18792997A JPH1139886A JP H1139886 A JPH1139886 A JP H1139886A JP 18792997 A JP18792997 A JP 18792997A JP 18792997 A JP18792997 A JP 18792997A JP H1139886 A JPH1139886 A JP H1139886A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- memory cell
- drain
- data
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
Abstract
(57)【要約】
【課題】 メモリセルに２ビット以上のデータを記憶さ
せる場合について、データの読み出しに関するアクセス
タイムの短縮及び消費電流の低減を実現した半導体メモ
リを提供する。 【解決手段】 コントロールゲートとドレイン−ソース
間の伝導チャネルとの間にフローティングゲートを有す
るトランジスタＴ−ｈｉでメモリセルを構成し、トラン
ジスタＴ−ｈｉのスレッショルド電圧がフローティング
ゲートに蓄積された電荷量に応じて変化することを利用
して、データを記憶する半導体メモリにおいて、データ
の読み出しが行われるメモリセルを構成するトランジス
タＴ−ｈｉに対して、そのコントロールゲート−ドレイ
ン間を短絡した上で、所定の電流を供給する。
せる場合について、データの読み出しに関するアクセス
タイムの短縮及び消費電流の低減を実現した半導体メモ
リを提供する。 【解決手段】 コントロールゲートとドレイン−ソース
間の伝導チャネルとの間にフローティングゲートを有す
るトランジスタＴ−ｈｉでメモリセルを構成し、トラン
ジスタＴ−ｈｉのスレッショルド電圧がフローティング
ゲートに蓄積された電荷量に応じて変化することを利用
して、データを記憶する半導体メモリにおいて、データ
の読み出しが行われるメモリセルを構成するトランジス
タＴ−ｈｉに対して、そのコントロールゲート−ドレイ
ン間を短絡した上で、所定の電流を供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに関
し、特に、１つのメモリセルに２ビット以上のデータを
記憶させるものに有効なものである。
し、特に、１つのメモリセルに２ビット以上のデータを
記憶させるものに有効なものである。
【０００２】
【従来の技術】フラッシュメモリを例に挙げて従来技術
を説明する。フラッシュメモリは、図５の（ロ）に示す
ように、コントロールゲートＣＧとドレインＤ−ソース
Ｓ間のシリコン基板内の伝導チャネルとの間にフローテ
ィングゲート（周囲と絶縁されたゲート）ＦＧを有する
ＭＯＳ形ＦＥＴ（以下、単に「トランジスタ」と呼ぶ）
でメモリセルが構成されており（図５の（イ））、コン
トロールゲートからみたトランジスタのスレッショルド
電圧がフローティングゲートに蓄積されている電荷量に
よって変化することを利用して、データを記憶するメモ
リである。
を説明する。フラッシュメモリは、図５の（ロ）に示す
ように、コントロールゲートＣＧとドレインＤ−ソース
Ｓ間のシリコン基板内の伝導チャネルとの間にフローテ
ィングゲート（周囲と絶縁されたゲート）ＦＧを有する
ＭＯＳ形ＦＥＴ（以下、単に「トランジスタ」と呼ぶ）
でメモリセルが構成されており（図５の（イ））、コン
トロールゲートからみたトランジスタのスレッショルド
電圧がフローティングゲートに蓄積されている電荷量に
よって変化することを利用して、データを記憶するメモ
リである。
【０００３】そして、通常は、図６に示すように、トラ
ンジスタのフローティングゲートＦＧに蓄積する電荷量
を制御して、トランジスタのスレッショルド電圧を２つ
の状態に分布させることによって、１ビットのデータ
「０」、「１」を記憶させている、すなわち１ビット／
セルでデータを記憶させている。
ンジスタのフローティングゲートＦＧに蓄積する電荷量
を制御して、トランジスタのスレッショルド電圧を２つ
の状態に分布させることによって、１ビットのデータ
「０」、「１」を記憶させている、すなわち１ビット／
セルでデータを記憶させている。
【０００４】この場合は、上記２つの状態の分布を示す
スレッショルド電圧のほぼ中間の電圧であるリファレン
ス電圧をトランジスタのコントロールゲートＣＧに印加
することによって、そのメモリセルが「１」を記憶して
おり、トランジスタのスレッショルド電圧がリファレン
ス電圧より低ければ、トランジスタはＯＮとなり、一
方、そのメモリセルが「０」を記憶しており、トランジ
スタのスレッショルド電圧がリファレンス電圧よりも高
ければ、トランジスタはＯＦＦとなる。
スレッショルド電圧のほぼ中間の電圧であるリファレン
ス電圧をトランジスタのコントロールゲートＣＧに印加
することによって、そのメモリセルが「１」を記憶して
おり、トランジスタのスレッショルド電圧がリファレン
ス電圧より低ければ、トランジスタはＯＮとなり、一
方、そのメモリセルが「０」を記憶しており、トランジ
スタのスレッショルド電圧がリファレンス電圧よりも高
ければ、トランジスタはＯＦＦとなる。
【０００５】次いで、トランジスタのドレインＤが接続
されているビットラインＢＬに定電圧を印加する、ある
いは定電流を供給することによって、メモリセルに
「１」を記憶しているときにはビットラインＢＬは低い
電圧となり、メモリセルに「０」を記憶しているときに
はビットラインＢＬは高い電圧となって、メモリセルに
記憶しているデータに応じてビットラインには異なった
電圧が現れる。
されているビットラインＢＬに定電圧を印加する、ある
いは定電流を供給することによって、メモリセルに
「１」を記憶しているときにはビットラインＢＬは低い
電圧となり、メモリセルに「０」を記憶しているときに
はビットラインＢＬは高い電圧となって、メモリセルに
記憶しているデータに応じてビットラインには異なった
電圧が現れる。
【０００６】このようにしてビットラインに現れた電圧
をセンスアンプＳＡによって所定の電圧よりも高いか低
いかを判定することでデータの読み出しを行っている
（所定の電圧よりも高ければ「０」、低ければ「１」と
なる）。
をセンスアンプＳＡによって所定の電圧よりも高いか低
いかを判定することでデータの読み出しを行っている
（所定の電圧よりも高ければ「０」、低ければ「１」と
なる）。
【０００７】ここで、最近、メモリセルに２ビット以上
のデータを記憶させる技術、いわゆる多値技術の開発が
盛んになっている。例えば、４値、すなわち２ビット／
セルの場合は、図７に示すように、トランジスタのスレ
ッショルド電圧が４つの状態に分布するように、トラン
ジスタのフローティングゲートに蓄積する電荷量を制御
することによって、２ビットのデータ「００」、「０
１」、「１０」、「１１」を記憶させる。
のデータを記憶させる技術、いわゆる多値技術の開発が
盛んになっている。例えば、４値、すなわち２ビット／
セルの場合は、図７に示すように、トランジスタのスレ
ッショルド電圧が４つの状態に分布するように、トラン
ジスタのフローティングゲートに蓄積する電荷量を制御
することによって、２ビットのデータ「００」、「０
１」、「１０」、「１１」を記憶させる。
【０００８】このような２ビット／セルのメモリセルか
らデータを読み出すためには、上記４つの状態の分布を
示すスレッショルド電圧間のほぼ中間の電圧である、第
１リファレンス電圧、第２リファレンス電圧、及び第３
リファレンス電圧の３つのリファレンス電圧をトランジ
スタ１のコントロールゲートに印加する電圧として用意
する必要がある。
らデータを読み出すためには、上記４つの状態の分布を
示すスレッショルド電圧間のほぼ中間の電圧である、第
１リファレンス電圧、第２リファレンス電圧、及び第３
リファレンス電圧の３つのリファレンス電圧をトランジ
スタ１のコントロールゲートに印加する電圧として用意
する必要がある。
【０００９】そして、具体的にデータの読み出し動作に
ついて説明すると、まず、３つのリファレンス電圧のう
ちの中間の電圧である第２リファレンス電圧をトランジ
スタ１のコントロールゲートＣＧに印加するとともに、
上記１ビット／セルの場合と同じくビットラインの操作
を行う。
ついて説明すると、まず、３つのリファレンス電圧のう
ちの中間の電圧である第２リファレンス電圧をトランジ
スタ１のコントロールゲートＣＧに印加するとともに、
上記１ビット／セルの場合と同じくビットラインの操作
を行う。
【００１０】これにより、トランジスタのスレッショル
ド電圧が第２リファレンス電圧よりも高いか低いか、す
なわちメモリセルに記憶されているデータが「１１」ま
たは「０１」であるか、それとも「１０」または「０
０」であるかが判断されることになる。
ド電圧が第２リファレンス電圧よりも高いか低いか、す
なわちメモリセルに記憶されているデータが「１１」ま
たは「０１」であるか、それとも「１０」または「０
０」であるかが判断されることになる。
【００１１】次に、トランジスタのスレッショルド電圧
が第２リファレンス電圧よりも高かった場合は、３つの
リファレンス電圧のうちの最も高い電圧である第３リフ
ァレンス電圧をトランジスタのコントロールゲートＣＧ
に印加するとともに、上記１ビット／セルの場合と同じ
くビットラインＢＬの操作を行い、一方、トランジスタ
のスレッショルド電圧が第２リファレンス電圧よりも低
かった場合は、３つのリファレンス電圧のうちの最も低
い電圧である第１リファレンス電圧をトランジスタのコ
ントロールゲートＣＧに印加するとともに、上記１ビッ
ト／セルの場合と同じくビットラインＢＬの操作を行
う。
が第２リファレンス電圧よりも高かった場合は、３つの
リファレンス電圧のうちの最も高い電圧である第３リフ
ァレンス電圧をトランジスタのコントロールゲートＣＧ
に印加するとともに、上記１ビット／セルの場合と同じ
くビットラインＢＬの操作を行い、一方、トランジスタ
のスレッショルド電圧が第２リファレンス電圧よりも低
かった場合は、３つのリファレンス電圧のうちの最も低
い電圧である第１リファレンス電圧をトランジスタのコ
ントロールゲートＣＧに印加するとともに、上記１ビッ
ト／セルの場合と同じくビットラインＢＬの操作を行
う。
【００１２】これにより、トランジスタのスレッショル
ド電圧が、第３リファレンス電圧よりも高いか、第３リ
ファレンス電圧と第２リファレンス電圧との間である
か、第２リファレンス電圧と第１リファレンス電圧との
間であるか、それとも第１リファレンス電圧よりも低い
か、すなわちメモリセルに記憶されているデータが「０
０」であるか、「１０」であるか、「０１」であるか、
それとも「１１」であるかが判断される。
ド電圧が、第３リファレンス電圧よりも高いか、第３リ
ファレンス電圧と第２リファレンス電圧との間である
か、第２リファレンス電圧と第１リファレンス電圧との
間であるか、それとも第１リファレンス電圧よりも低い
か、すなわちメモリセルに記憶されているデータが「０
０」であるか、「１０」であるか、「０１」であるか、
それとも「１１」であるかが判断される。
【００１３】
【発明が解決しようとする課題】以上のように、２ビッ
ト／セルのメモリセルからデータを読み出すためには、
２段階の読み出し動作を行う必要があり、メモリセルに
記憶させるビット数が多くなればなるほど、データの読
み出しに必要な動作の段階数が増加することになる。
ト／セルのメモリセルからデータを読み出すためには、
２段階の読み出し動作を行う必要があり、メモリセルに
記憶させるビット数が多くなればなるほど、データの読
み出しに必要な動作の段階数が増加することになる。
【００１４】したがって、多値のメモリセル（２ビット
以上のデータを記憶したメモリセル）を有する半導体メ
モリでは、アクセスタイムが長く、また、消費電流が大
きいという問題があり、この問題はメモリセルに記憶さ
せるビット数が多くなればなるほど顕著なものとなる。
以上のデータを記憶したメモリセル）を有する半導体メ
モリでは、アクセスタイムが長く、また、消費電流が大
きいという問題があり、この問題はメモリセルに記憶さ
せるビット数が多くなればなるほど顕著なものとなる。
【００１５】そこで、本発明は、メモリセルに２ビット
以上のデータを記憶させる場合について、データの読み
出しに関するアクセスタイムの短縮及び消費電流の低減
を実現した半導体メモリを提供し、併せて、従来から問
題となっているドレインディスターブ及びリードディス
ターブという問題を解決することを目的とする。
以上のデータを記憶させる場合について、データの読み
出しに関するアクセスタイムの短縮及び消費電流の低減
を実現した半導体メモリを提供し、併せて、従来から問
題となっているドレインディスターブ及びリードディス
ターブという問題を解決することを目的とする。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体メモリでは、コントロールゲートと
ドレイン−ソース間の伝導チャネルとの間にフローティ
ングゲートを有するトランジスタでメモリセルを構成
し、前記トランジスタのスレッショルド電圧が前記フロ
ーティングゲートに蓄積された電荷量に応じて変化する
ことを利用して、データを記憶する半導体メモリにおい
て、データの読み出しが行われるメモリセルを構成する
トランジスタに対して、そのコントロールゲート−ドレ
イン間を短絡した上で、所定の電流を供給する。
め、本発明の半導体メモリでは、コントロールゲートと
ドレイン−ソース間の伝導チャネルとの間にフローティ
ングゲートを有するトランジスタでメモリセルを構成
し、前記トランジスタのスレッショルド電圧が前記フロ
ーティングゲートに蓄積された電荷量に応じて変化する
ことを利用して、データを記憶する半導体メモリにおい
て、データの読み出しが行われるメモリセルを構成する
トランジスタに対して、そのコントロールゲート−ドレ
イン間を短絡した上で、所定の電流を供給する。
【００１７】ここで、コントロールゲート−ドレイン間
が短絡されたＭＯＳ型ＦＥＴのコントロールゲート−ソ
ース間の電圧は、ドレイン−ソース間に流れる電流を一
定とすれば、そのＭＯＳ型ＦＥＴのスレッショルド電圧
によって変化するので、以上の構成により、フローティ
ングゲートに蓄積する電荷量を制御して、そのＭＯＳ型
ＦＥＴのスレッショルド電圧を２つ以上に分布させるこ
とによって、２ビット以上のデータを１つのメモリセル
に記憶させる場合であっても、データの読み出しを１段
階の動作で行うことができる。
が短絡されたＭＯＳ型ＦＥＴのコントロールゲート−ソ
ース間の電圧は、ドレイン−ソース間に流れる電流を一
定とすれば、そのＭＯＳ型ＦＥＴのスレッショルド電圧
によって変化するので、以上の構成により、フローティ
ングゲートに蓄積する電荷量を制御して、そのＭＯＳ型
ＦＥＴのスレッショルド電圧を２つ以上に分布させるこ
とによって、２ビット以上のデータを１つのメモリセル
に記憶させる場合であっても、データの読み出しを１段
階の動作で行うことができる。
【００１８】
【発明の実施の形態】以下に、本発明の実施形態を図面
を参照しながら説明する。図１は本発明の一実施形態で
ある半導体メモリのメモリアレイの回路図である。同図
において、Ｔ−ｘｙ（ｘ＝１、２、…、ｍ、ｙ＝１、
２、…、ｎで以下同じ）は、図５の（ロ）に示したよう
に、コントロールゲートＣＧとドレインＤ−ソースＳ間
の伝導チャネルとの間にフローティングゲートＦＧを有
するｎチャネルのＭＯＳ形ＦＥＴ（以下、「メモリセル
トランジスタ」と呼ぶ）、ＲＴ−ｘ、ＣＴ−ｙはｎチャ
ネルのＭＯＳ型ＦＥＴ（以下、ＲＴ−ｘについては「行
選択用トランジスタ」と呼び、ＣＴ−ｙについては「列
選択用トランジスタ」と呼ぶ）、ＷＬ−ｘはワードライ
ン、ＢＬ−ｙはビットライン、ＤＬはデータライン、Ｃ
Ｃは定電流回路、ＳＡ−１、ＳＡ−２、ＳＡ−３はセン
スアンプである。
を参照しながら説明する。図１は本発明の一実施形態で
ある半導体メモリのメモリアレイの回路図である。同図
において、Ｔ−ｘｙ（ｘ＝１、２、…、ｍ、ｙ＝１、
２、…、ｎで以下同じ）は、図５の（ロ）に示したよう
に、コントロールゲートＣＧとドレインＤ−ソースＳ間
の伝導チャネルとの間にフローティングゲートＦＧを有
するｎチャネルのＭＯＳ形ＦＥＴ（以下、「メモリセル
トランジスタ」と呼ぶ）、ＲＴ−ｘ、ＣＴ−ｙはｎチャ
ネルのＭＯＳ型ＦＥＴ（以下、ＲＴ−ｘについては「行
選択用トランジスタ」と呼び、ＣＴ−ｙについては「列
選択用トランジスタ」と呼ぶ）、ＷＬ−ｘはワードライ
ン、ＢＬ−ｙはビットライン、ＤＬはデータライン、Ｃ
Ｃは定電流回路、ＳＡ−１、ＳＡ−２、ＳＡ−３はセン
スアンプである。
【００１９】接続関係について説明すると、メモリセル
トランジスタＴ−ｘｙは、そのコントロールゲートがワ
ードラインＷＬ−ｘに接続されており、また、そのドレ
インがビットラインＢＬ−ｙに接続されており、また、
そのソースがトランジスタＴ−ｇを介してグランド電位
点に接続されている。トランジスタＴ−ｇはデータの読
み出し時にはＯＮとなっている。ワードラインＷＬ−ｘ
とデータラインＤＬとは行選択用トランジスタＲＴ−ｘ
のドレイン−ソース間を介して接続されており、また、
ビットラインＢＬ−ｙとデータラインＤＬとは列選択用
トランジスタＣＴ−ｙのドレイン−ソース間を介して接
続されている。また、定電流回路ＣＣはデータラインＤ
Ｌに接続されており、所定の電流Ｉ0を供給する。ま
た、データラインＤＬの一端には３つのセンスアンプＳ
Ａ−１、ＳＡ−２、ＳＡ−３が並列に接続されている。
行選択用トランジスタＲＴ−ｘのゲート、列選択用トラ
ンジスタＣＴ−ｙのゲートはそれぞれ不図示の行デコー
ダ、列デコーダの出力側に接続されている。
トランジスタＴ−ｘｙは、そのコントロールゲートがワ
ードラインＷＬ−ｘに接続されており、また、そのドレ
インがビットラインＢＬ−ｙに接続されており、また、
そのソースがトランジスタＴ−ｇを介してグランド電位
点に接続されている。トランジスタＴ−ｇはデータの読
み出し時にはＯＮとなっている。ワードラインＷＬ−ｘ
とデータラインＤＬとは行選択用トランジスタＲＴ−ｘ
のドレイン−ソース間を介して接続されており、また、
ビットラインＢＬ−ｙとデータラインＤＬとは列選択用
トランジスタＣＴ−ｙのドレイン−ソース間を介して接
続されている。また、定電流回路ＣＣはデータラインＤ
Ｌに接続されており、所定の電流Ｉ0を供給する。ま
た、データラインＤＬの一端には３つのセンスアンプＳ
Ａ−１、ＳＡ−２、ＳＡ−３が並列に接続されている。
行選択用トランジスタＲＴ−ｘのゲート、列選択用トラ
ンジスタＣＴ−ｙのゲートはそれぞれ不図示の行デコー
ダ、列デコーダの出力側に接続されている。
【００２０】そして、そのコントロールゲートからみた
メモリセルトランジスタＴ−ｘｙのスレッショルド電圧
が、図７に示した４つの状態１、２、３、４のいずれか
の分布に含まれるように、メモリセルトランジスタＴ−
ｘｙのフローティングゲートＦＧに電荷が蓄積されてい
る。そして、当該半導体メモリは、上記４つの状態１、
２、３、４にそれぞれ（１１）、（０１）、（１０）、
（００）を対応させることで、２ビット／セルでデータ
を記憶している。尚、以下、スレッショルド電圧が状態
１、２、３、４の分布に含まれることを、それぞれスレ
ッショルド電圧がＶTH1、ＶTH2、ＶTH3、ＶTH4であると
呼ぶ。
メモリセルトランジスタＴ−ｘｙのスレッショルド電圧
が、図７に示した４つの状態１、２、３、４のいずれか
の分布に含まれるように、メモリセルトランジスタＴ−
ｘｙのフローティングゲートＦＧに電荷が蓄積されてい
る。そして、当該半導体メモリは、上記４つの状態１、
２、３、４にそれぞれ（１１）、（０１）、（１０）、
（００）を対応させることで、２ビット／セルでデータ
を記憶している。尚、以下、スレッショルド電圧が状態
１、２、３、４の分布に含まれることを、それぞれスレ
ッショルド電圧がＶTH1、ＶTH2、ＶTH3、ＶTH4であると
呼ぶ。
【００２１】以上の構成の半導体メモリにおけるデータ
の読み出し動作について説明する。まず、不図示の行デ
コーダ、列デコーダにより、それぞれｍ個ある行選択用
トランジスタのうちのどれか１つの行選択用トランジス
タのゲート、ｎ個ある列選択用のトランジスタのうちの
どれか１つの列選択用トランジスタのゲートにハイレベ
ルの電圧が印加されて、複数存在するメモリセルトラン
ジスタの中から１つのメモリセルトランジスタが選択さ
れる。
の読み出し動作について説明する。まず、不図示の行デ
コーダ、列デコーダにより、それぞれｍ個ある行選択用
トランジスタのうちのどれか１つの行選択用トランジス
タのゲート、ｎ個ある列選択用のトランジスタのうちの
どれか１つの列選択用トランジスタのゲートにハイレベ
ルの電圧が印加されて、複数存在するメモリセルトラン
ジスタの中から１つのメモリセルトランジスタが選択さ
れる。
【００２２】今、行選択用トランジスタＲＴ−ｈ（ｈ＝
１〜ｍ）のゲートと列選択用トランジスタＣＴ−ｉ（ｉ
＝１〜ｎ）のゲートとにハイレベルの電圧が印加され
て、メモリセルトランジスタＴ−ｈｉが選択されたとす
ると、行選択用トランジスタＲＴ−ｈのドレイン−ソー
ス間、及び、列選択用トランジスタＣＴ−ｉのドレイン
−ソース間がＯＮとなり、図２に示すように、選択され
たメモリセルトランジスタＴ−ｈｉのみのコントロール
ゲート−ドレイン間が短絡された状態となる。
１〜ｍ）のゲートと列選択用トランジスタＣＴ−ｉ（ｉ
＝１〜ｎ）のゲートとにハイレベルの電圧が印加され
て、メモリセルトランジスタＴ−ｈｉが選択されたとす
ると、行選択用トランジスタＲＴ−ｈのドレイン−ソー
ス間、及び、列選択用トランジスタＣＴ−ｉのドレイン
−ソース間がＯＮとなり、図２に示すように、選択され
たメモリセルトランジスタＴ−ｈｉのみのコントロール
ゲート−ドレイン間が短絡された状態となる。
【００２３】ここで、そのコントロールゲート−ドレイ
ン間が短絡されたＭＯＳ型ＦＥＴでは、 ＩDS ＝ ｋ（ＶGS−ＶTH）2 の関係が成立する。但し、ＩDSはドレイン−ソース間の
電流、ＶGSはコントロールゲート−ソース間の電圧、Ｖ
THはトランジスタのスレッショルド電圧、ｋはトランジ
スタの構造によって決定する定数である。
ン間が短絡されたＭＯＳ型ＦＥＴでは、 ＩDS ＝ ｋ（ＶGS−ＶTH）2 の関係が成立する。但し、ＩDSはドレイン−ソース間の
電流、ＶGSはコントロールゲート−ソース間の電圧、Ｖ
THはトランジスタのスレッショルド電圧、ｋはトランジ
スタの構造によって決定する定数である。
【００２４】したがって、コントロールゲート−ドレイ
ン間が短絡されたメモリセルトランジスタＴ−ｈｉのド
レインが接続されているビットラインＢＬ−ｉには、定
電流回路ＣＣから所定の電流Ｉ0が供給されるので、図
３に示すように、メモリセルトランジスタＴ−ｈｉのス
レッショルド電圧に応じた電圧が現れることになる。
尚、メモリセルトランジスタＴ−ｈｉのスレッショルド
電圧がＶTH1、ＶTH2、ＶTH3、ＶTH4であるときに、ビッ
トラインＢＬ−ｉに現れる電圧をそれぞれＶBL1、
ＶBL2、ＶBL3、ＶBL4とする。
ン間が短絡されたメモリセルトランジスタＴ−ｈｉのド
レインが接続されているビットラインＢＬ−ｉには、定
電流回路ＣＣから所定の電流Ｉ0が供給されるので、図
３に示すように、メモリセルトランジスタＴ−ｈｉのス
レッショルド電圧に応じた電圧が現れることになる。
尚、メモリセルトランジスタＴ−ｈｉのスレッショルド
電圧がＶTH1、ＶTH2、ＶTH3、ＶTH4であるときに、ビッ
トラインＢＬ−ｉに現れる電圧をそれぞれＶBL1、
ＶBL2、ＶBL3、ＶBL4とする。
【００２５】ここで、ビットラインＢＬ−ｙの電圧をデ
ータラインＤＬを介して入力するセンスアンプＳＡ−
１、ＳＡ−２、ＳＡ−３は、入力がスレッショルド電圧
よりも高ければハイレベル（１）を、低ければローレベ
ル（０）を出力するアンプであって、それぞれのスレッ
ショルド電圧は、ＶBL1＜Ｖ1＜ＶBL2、ＶBL2＜Ｖ2＜Ｖ
BL3、ＶBL3＜Ｖ3＜ＶBL4である、Ｖ1、Ｖ2、Ｖ3となっ
ている。
ータラインＤＬを介して入力するセンスアンプＳＡ−
１、ＳＡ−２、ＳＡ−３は、入力がスレッショルド電圧
よりも高ければハイレベル（１）を、低ければローレベ
ル（０）を出力するアンプであって、それぞれのスレッ
ショルド電圧は、ＶBL1＜Ｖ1＜ＶBL2、ＶBL2＜Ｖ2＜Ｖ
BL3、ＶBL3＜Ｖ3＜ＶBL4である、Ｖ1、Ｖ2、Ｖ3となっ
ている。
【００２６】したがって、ビットラインＢＬ−ｉに現れ
た電圧は、センスアンプＳＡ−１、ＳＡ−２、ＳＡ−３
を介して、図４に示すように、ビットラインの電圧がＶ
BL1であるときには（０００）、ＶBL2であるときには
（１００）、ＶBL3であるときには（１１０）、ＶBL4で
あるときには（１１１）というように、３ビットのデー
タにＡ／Ｄ変換される。このようにして、ビットライン
ＢＬ−ｉに現れた電圧が検出されている。
た電圧は、センスアンプＳＡ−１、ＳＡ−２、ＳＡ−３
を介して、図４に示すように、ビットラインの電圧がＶ
BL1であるときには（０００）、ＶBL2であるときには
（１００）、ＶBL3であるときには（１１０）、ＶBL4で
あるときには（１１１）というように、３ビットのデー
タにＡ／Ｄ変換される。このようにして、ビットライン
ＢＬ−ｉに現れた電圧が検出されている。
【００２７】まとめると、上記実施形態の半導体メモリ
では、行デコーダ及び列デコーダにより選択されたメモ
リセルトランジスタのフローティングゲートに蓄積され
た電荷量（メモリセルトランジスタのスレッショルド電
圧）、すなわちメモリセルトランジスタが記憶している
２ビットのデータに応じた３ビットのデータ、具体的に
は、メモリセルトランジスタに記憶している２ビットの
データが（１１）であるときには（０００）、（０１）
であるときには（１００）、（１０）であるときには
（１１０）、（００）であるときには（１１１）がそれ
ぞれ得られることになり、１段階の動作でデータを読み
出すことができる。
では、行デコーダ及び列デコーダにより選択されたメモ
リセルトランジスタのフローティングゲートに蓄積され
た電荷量（メモリセルトランジスタのスレッショルド電
圧）、すなわちメモリセルトランジスタが記憶している
２ビットのデータに応じた３ビットのデータ、具体的に
は、メモリセルトランジスタに記憶している２ビットの
データが（１１）であるときには（０００）、（０１）
であるときには（１００）、（１０）であるときには
（１１０）、（００）であるときには（１１１）がそれ
ぞれ得られることになり、１段階の動作でデータを読み
出すことができる。
【００２８】尚、本発明の実施形態を２ビット／セルの
場合を例に上げて説明したが、当然のことながら、本発
明はこれに限定されるものでなく、より多くのビットを
１つのメモリセルに記憶させる場合であっても有効なも
のである。
場合を例に上げて説明したが、当然のことながら、本発
明はこれに限定されるものでなく、より多くのビットを
１つのメモリセルに記憶させる場合であっても有効なも
のである。
【００２９】したがって、２ビット以上のデータを１つ
のメモリセルに記憶させる場合であっても、１段階の動
作でデータの読み出しを行うことができ、データの読み
出しに関するアクセスタイムが短縮され、また、消費電
流が低減される。さらに、読み出し専用のメモリについ
ては、従来技術ではデータの読み出しに際して必要であ
ったメモリセルトランジスタのコントロールゲートへの
電圧印加及びその印加電圧の切り換えは不要となり、回
路面積の縮小及びコストの低減が可能となる。
のメモリセルに記憶させる場合であっても、１段階の動
作でデータの読み出しを行うことができ、データの読み
出しに関するアクセスタイムが短縮され、また、消費電
流が低減される。さらに、読み出し専用のメモリについ
ては、従来技術ではデータの読み出しに際して必要であ
ったメモリセルトランジスタのコントロールゲートへの
電圧印加及びその印加電圧の切り換えは不要となり、回
路面積の縮小及びコストの低減が可能となる。
【００３０】その他には、ドレインディスターブやリー
ドディスターブという従来からの問題を解決することが
できる。ドレインディスターブとは、ドレイン−ゲート
間の電圧により、弱いホットエレクトロンあるいはトン
ネル電流が発生注入し、フローティングゲートに蓄積さ
れた電荷量が変化することであり、また、リードディス
ターブとは、データの読み出し時にチャネルに電流が流
れることにより、弱いホットエレクトロンが発生注入
し、フローティングゲートに蓄積された電荷量が変化す
ることである。従来はドレインとゲートが独立であった
ため、ドレイン−ゲート間に電圧がかかっており、これ
が原因となってドレインディスターブを招いていたが、
本実施形態の半導体メモリでは、ドレインとゲートが同
電位となり、ドレインディスターブは発生しない。ま
た、定電流回路ＣＣから供給する電流を低く設定するこ
とで、リードディスターブを抑制することができる。
ドディスターブという従来からの問題を解決することが
できる。ドレインディスターブとは、ドレイン−ゲート
間の電圧により、弱いホットエレクトロンあるいはトン
ネル電流が発生注入し、フローティングゲートに蓄積さ
れた電荷量が変化することであり、また、リードディス
ターブとは、データの読み出し時にチャネルに電流が流
れることにより、弱いホットエレクトロンが発生注入
し、フローティングゲートに蓄積された電荷量が変化す
ることである。従来はドレインとゲートが独立であった
ため、ドレイン−ゲート間に電圧がかかっており、これ
が原因となってドレインディスターブを招いていたが、
本実施形態の半導体メモリでは、ドレインとゲートが同
電位となり、ドレインディスターブは発生しない。ま
た、定電流回路ＣＣから供給する電流を低く設定するこ
とで、リードディスターブを抑制することができる。
【００３１】
【発明の効果】以上説明したように、本発明の半導体メ
モリによれば、多値のメモリセルであっても、１段階の
動作でデータの読み出しを行うことができるので、アク
セスタイムの短縮及び消費電流の低減を実現することが
できる。さらに、データの読み出しに際して、従来技術
では必要であったメモリセルを構成するトランジスタの
コントロールゲートへの電圧印加及びその印加電圧の切
り換えは不要となるので、読み出し専用のメモリについ
ては、回路面積の縮小及びコストの低減が可能となる。
モリによれば、多値のメモリセルであっても、１段階の
動作でデータの読み出しを行うことができるので、アク
セスタイムの短縮及び消費電流の低減を実現することが
できる。さらに、データの読み出しに際して、従来技術
では必要であったメモリセルを構成するトランジスタの
コントロールゲートへの電圧印加及びその印加電圧の切
り換えは不要となるので、読み出し専用のメモリについ
ては、回路面積の縮小及びコストの低減が可能となる。
【００３２】その他には、従来から問題となっていたド
レインディスターブやリードディスターブという問題を
解決することができる。よって、２値のメモリセル、多
値のメモリセルを問わずに非常に有効なものである。
レインディスターブやリードディスターブという問題を
解決することができる。よって、２値のメモリセル、多
値のメモリセルを問わずに非常に有効なものである。
【図面の簡単な説明】
【図１】 本発明の一実施形態である半導体メモリのメ
モリアレイの回路図である。
モリアレイの回路図である。
【図２】 選択されたメモリセルトランジスタＴ−ｈｉ
の接続関係を示す図である。
の接続関係を示す図である。
【図３】 メモリセルトランジスタのスレッショルド電
圧とビットラインに現れる電圧との関係を示す図であ
る。
圧とビットラインに現れる電圧との関係を示す図であ
る。
【図４】 ビットラインの電圧とセンスアンプＳＡ−
１、ＳＡ−２、ＳＡ−３の出力との関係を示す図であ
る。
１、ＳＡ−２、ＳＡ−３の出力との関係を示す図であ
る。
【図５】 メモリセルを構成するトランジスタの構造を
示す図である。
示す図である。
【図６】 １ビット／セルのメモリセルトランジスタに
ついて、そのスレッショルド電圧の分布状態を示す図で
ある。
ついて、そのスレッショルド電圧の分布状態を示す図で
ある。
【図７】 ２ビット／セルのメモリセルトランジスタに
ついて、そのスレッショルド電圧の分布状態を示す図で
ある。
ついて、そのスレッショルド電圧の分布状態を示す図で
ある。
Ｔ−ｘｙ（ｘ＝１、２、…、ｍ、ｙ＝１、２、…、ｎ）
メモリセルトランジスタ ＲＴ−ｘ、ＣＴ−ｙ ｎチャネルのＭＯＳ型ＦＥＴ ＷＬ−ｘ ワードライン ＢＬ−ｙ ビットライン ＤＬ データライン ＣＣ 定電流回路 ＳＡ−１、ＳＡ−２、ＳＡ−３ センスアンプ
メモリセルトランジスタ ＲＴ−ｘ、ＣＴ−ｙ ｎチャネルのＭＯＳ型ＦＥＴ ＷＬ−ｘ ワードライン ＢＬ−ｙ ビットライン ＤＬ データライン ＣＣ 定電流回路 ＳＡ−１、ＳＡ−２、ＳＡ−３ センスアンプ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (3)
- 【請求項１】 コントロールゲートとドレイン−ソース
間の伝導チャネルとの間にフローティングゲートを有す
るトランジスタでメモリセルを構成し、前記トランジス
タのスレッショルド電圧が前記フローティングゲートに
蓄積された電荷量に応じて変化することを利用して、デ
ータを記憶する半導体メモリにおいて、 データの読み出しが行われるメモリセルを構成するトラ
ンジスタに対して、そのコントロールゲート−ドレイン
間を短絡した上で、所定の電流を供給することを特徴と
する半導体メモリ。 - 【請求項２】 前記所定の電流が供給されたトランジス
タが接続されているビットラインに現れる電圧を検出す
る手段を有することを特徴とする請求項１に記載の半導
体メモリ。 - 【請求項３】 前記所定の電流を低く設定したことを特
徴とする請求項１に記載の半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18792997A JPH1139886A (ja) | 1997-07-14 | 1997-07-14 | 半導体メモリ |
| US09/114,964 US6104636A (en) | 1997-07-14 | 1998-07-14 | Semiconductor memory which can store two or more bits of data in each memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18792997A JPH1139886A (ja) | 1997-07-14 | 1997-07-14 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1139886A true JPH1139886A (ja) | 1999-02-12 |
Family
ID=16214671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18792997A Pending JPH1139886A (ja) | 1997-07-14 | 1997-07-14 | 半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6104636A (ja) |
| JP (1) | JPH1139886A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365426B1 (ko) * | 1999-06-28 | 2002-12-18 | 주식회사 하이닉스반도체 | 고이득 저전류 센스 증폭기 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100525921B1 (ko) * | 2001-12-20 | 2005-11-02 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 |
| US6882567B1 (en) | 2002-12-06 | 2005-04-19 | Multi Level Memory Technology | Parallel programming of multiple-bit-per-cell memory cells on a continuous word line |
| US7257029B2 (en) * | 2005-07-25 | 2007-08-14 | Macronix International Co., Ltd. | Systems and methods for improved programming of flash based devices |
| US7327608B2 (en) * | 2006-03-28 | 2008-02-05 | Sandisk Corporation | Program time adjustment as function of program voltage for improved programming speed in programming method |
| US7330373B2 (en) * | 2006-03-28 | 2008-02-12 | Sandisk Corporation | Program time adjustment as function of program voltage for improved programming speed in memory system |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0453096A (ja) * | 1990-06-19 | 1992-02-20 | Toshiba Corp | アナログ記憶装置 |
| JP3626521B2 (ja) * | 1994-02-28 | 2005-03-09 | 三菱電機株式会社 | 基準電位発生回路、電位検出回路および半導体集積回路装置 |
| JPH08316343A (ja) * | 1995-05-17 | 1996-11-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US5815439A (en) * | 1996-04-30 | 1998-09-29 | Agate Semiconductor, Inc. | Stabilization circuits and techniques for storage and retrieval of single or multiple digital bits per memory cell |
| JP3740212B2 (ja) * | 1996-05-01 | 2006-02-01 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| JP3114620B2 (ja) * | 1996-05-30 | 2000-12-04 | 日本電気株式会社 | 半導体記憶装置 |
| KR100223868B1 (ko) * | 1996-07-12 | 1999-10-15 | 구본준 | 비휘발성 메모리를 프로그램하는 방법 |
-
1997
- 1997-07-14 JP JP18792997A patent/JPH1139886A/ja active Pending
-
1998
- 1998-07-14 US US09/114,964 patent/US6104636A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365426B1 (ko) * | 1999-06-28 | 2002-12-18 | 주식회사 하이닉스반도체 | 고이득 저전류 센스 증폭기 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6104636A (en) | 2000-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100256616B1 (ko) | 불휘발성 반도체 기억장치 | |
| US4761764A (en) | Programmable read only memory operable with reduced programming power consumption | |
| US6011747A (en) | Memory cell of non-volatile semiconductor memory device | |
| US6351415B1 (en) | Symmetrical non-volatile memory array architecture without neighbor effect | |
| US7054197B2 (en) | Method for reading a nonvolatile memory device and nonvolatile memory device implementing the reading method | |
| US6243292B1 (en) | Nonvolatile semiconductor memory device capable of reducing memory array area | |
| JP2002197876A (ja) | 不揮発性記憶装置の書込み方法 | |
| JPS62164300A (ja) | 電気的に消去可能なプログラム可能な半導体メモリ・セル | |
| EP1446807A4 (en) | DETECTION AMPLIFIER FOR MULTINIVE NON-VOLATILE INTEGRATED MEMORY DEVICES | |
| JPWO2007000809A1 (ja) | 半導体装置およびその制御方法 | |
| US5790466A (en) | Multiple precharging semiconductor memory device | |
| US6178114B1 (en) | Sensing apparatus and method for fetching multi-level cell data | |
| US6930922B2 (en) | Reading circuit, reference circuit, and semiconductor memory device | |
| JP2697665B2 (ja) | 半導体記憶装置及び半導体記憶装置からのデータ読み出し方法 | |
| JPH1139886A (ja) | 半導体メモリ | |
| EP1324344B1 (en) | Sense amplifier structure for multilevel non-volatile memory devices and corresponding reading method | |
| JPS63271798A (ja) | 消去可能なプログラマブル論理装置 | |
| US5253210A (en) | Paritioned bit line structure of EEPROM and method of reading data therefrom | |
| US6707725B2 (en) | Reference voltage generation circuit for semiconductor memory device, memory reading circuit including same, and electronic information device including the same | |
| US6418055B1 (en) | One-chip microcomputer | |
| US6195285B1 (en) | EEPROM device having a constant data writing duration | |
| JP2537236B2 (ja) | 不揮発性半導体メモリ | |
| US6034899A (en) | Memory cell of nonvolatile semiconductor memory device | |
| JP2007109360A (ja) | 半導体記憶装置の読み出し方法及び半導体記憶装置 | |
| JP2633817B2 (ja) | 不揮発性半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060919 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060926 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070619 |