KR100365426B1 - 고이득 저전류 센스 증폭기 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자에 있어서 이득을 증가시키고, 전류는 감소시켜서 안정적인 동작이 가능하도록 한 개선된 센스 증폭기에 관한 것으로, 제 1 및 제 2 입력 신호를 감지 증폭하여 제 1 및 제 2 출력 신호를 발생하기 위한 제 1 및 제 2 감지 증폭부와, 상기 제 1 및 제 2 감지 증폭부로 공급되는 전류 소오스를 제어 신호에 의해 제어하여 동작을 제어하고 상기 제 1 및 제 2 출력 신호를 상기 제어 신호에 의해 등화시키는 동작 제어부와, 상기 제 1 및 제 2 감지 증폭부와 상기 동작 제어부 사이에 접속되며, 상기 제 1 및 제 2 출력 신호에 대한 전압 이득을 증가시키고 전류를 감소시키는 안정화 수단을 포함하여 구성된 것을 특징으로 한다.

Description

고이득 저전류 센스 증폭기{High-Gain Low-Current sense amplifier}
본 발명은 반도체 메모리 소자에 관한 것으로서, 보다 구체적으로는 출력단 트랜지스터의 게이트-소오스 전압을 상대적으로 감소시킴으로써 이득을 증가시키고 전류는 감소시킨 개선된 센스 증폭기에 관한 것이다.
일반적으로 입력 전압의 크기에 따라 출력되는 전압을 증폭하기 위한 전류 미러형(Current Mirror Type) 센스 증폭기는 차동 증폭기(Differential Amplifier)로 구성되는데, 상기의 차동 증폭기는 PMOS 트랜지스터(P-channel Metal Oxide Semiconductor Transistor)와 NMOS 트랜지스터(N-channel Metal Oxide Semiconductor Transistor)로 이루어진다.
도 1은 종래의 차동 증폭기를 도시한 것이다. 도 1을 참조하면, 종래의 차동 증폭기(10)는 소오스(Source)에 전원(Vcc)이 각각 연결된 전류 미러형 제 1 및 제 2 PMOS 트랜지스터(P1, P2)와, 드레인(Drain)이 상기 제 1 및 제 2 PMOS 트랜지스터(P1, P2)의 드레인과 각각 연결된 제 1 및 제 2 NMOS 트랜지스터(N1, N2)로 이루어진다.
상기에서 제 1 PMOS 트랜지스터(P1)의 드레인과 제 2 PMOS 트랜지스터(P2)의 드레인에는 크기가 같은 전류가 흐르게 되어, 제 1 및 제 2 NMOS 트랜지스터(N1,N2)의 소오스가 연결된 제 1 노드(n1)는 일정한 전류가 흐르는 정전류원(Constant Current Source: I)을 형성하게 되는데, 이 때 상기 제 1 노드(n1)를 통하여 흐르는 정전류(I)는 상기 제 1 및 제 2 NMOS 트랜지스터(N1, N2)의 게이트(Gate)-소오스 전압(Vgs)과 문턱 전압(Threshold Voltage: Vtn)의 차이에 비례하여 흐르게 된다. 즉, 정전류 I = gm×(Vgs - Vtn)의 값을 가지게 된다. 이 때, gm은 인가되는 전압의 변화에 대한 출력 전류의 변화비를 나타내는 트랜스 컨덕턴스(Transconductance)이다.
그리고, 제 1 NMOS 트랜지스터(N1)와 제 2 NMOS 트랜지스터(N2)의 게이트에 인가되는 전압차(Vd)에 의해 출력 전압(Vout)이 정해지게 되는데, 이 때는 입력 전압(Vd)과 상기 트랜스 컨덕턴스(gm), 그리고 제 2 PMOS 트랜지스터(P2)의 출력 저항(rp2) 및 제 2 NMOS 트랜지스터(N2)의 출력 저항(rn2)에 비례하여 나타나게 된다. 즉, 출력 전압 Vout은 gm×Vd×(rp2∥rn2)게 비례하게 되고, 상기에서 트랜스 컨덕턴스(gm)는 I/(Vgs - Vtn)이 되기 때문에, 결국 출력 전압(Vout)은 입력 전압(Vd)이 인가될 때, 상기 제 2 NMOS 트랜지스터(N2)의 인가되는 게이트-소오스 전압(Vgs)에 의해 결정된다.
상기와 같은 차동 증폭기(10)를 구성 요소로 하는 종래의 전류 미러형 센스 증폭기를 도 2에 도시하였다. 도 2를 참조하면, 종래의 전류 미러형 센스 증폭기는 입력 데이터 비트 신호(Data Bit: DB)와 데이터 비트 바 신호(Data Bit Bar: DBb)를 입력받아 이를 감지 증폭하여 제 1 출력 신호(Out_1)를 발생하기 위한 제 1 감지 증폭부(20)와 입력 데이트 비트 신호(DB)와 데이터 비트 바 신호(DBb)를 입력받아 이를 감지 증폭하여 제 2 출력 신호(Out_2)를 발생하기 위한 제 2 감지 증폭부(30)를 포함한다.
또한, 종래의 센스 증폭기는 제 1 출력 신호(Out_1)와 제 2 출력 신호(Out_2)를 감지 증폭기 인에이블 신호(En)에 의해 등가(Equalize)시켜 주기위한 수단과 상기 제 1 및 제 2 감지 증폭부(20, 30)를 감지 증폭기 인에이블 신호(En)에 의해 동작시켜 주기 위한 수단으로 구성된 동작 제어부(40)를 더 포함한다.
상기 제 1 감지 증폭부(20) 및 제 2 감지 증폭부(30)는 데이터 비트 신호(DB)와 데이터 비트 바 신호(DBb)를 입력으로 하고, 구성 및 동작은 도 1에 도시된 차동 증폭기(10)의 구성 및 동작과 동일하다. 다만, 제 1 및 제 2 감지 증폭부(20, 30)는 데이터 센싱(Data Sensing) 시에는 하이(High) 상태의 감지 증폭기 인에이블 신호(En)에 의해 제 3 및 제 6 PMOS 트랜지스터(P3, P6)가 턴-오프(Turn-Off)되어 정상적인 증폭기로서 동작을 수행하고, 그 이외의 상태에서는 감지 증폭기 인에이블 신호(En)가 로우(Low) 상태로 되어 증폭기로서의 동작을 수행하지 않게 된다.
상기 동작 제어부(40)는 감지 증폭기 인에이블 신호(En)에 따라 제 1 및 제 2 감지 증폭부(20, 30)에서 출력되는 제 1 및 제 2 출력 신호(Out_1, Out_2)를 등가시켜주기 위한 PMOS 트랜지스터(P7)와 데이터가 감지될 때 상기 감지 증폭기 인에이블 신호(En)에 따라 상기 제 1 및 제 2 감지 증폭부(20, 30)를 동작시켜주기 위한 NMOS 트랜지스터(N5)로 이루어진다.
감지 증폭기 인에이블 신호(En)가 하이의 상태로 되면, 동작 제어부(40)의 NMOS 트랜지스터(N5)는 턴-온되고, PMOS 트랜지스터(P7)는 턴-오프되어, 제 1 및 제 2 감지 증폭부(20, 30)는 입력 신호인 데이터 비트 신호(DB)와 데이터 비트 바 신호(DBb)의 차를 감지 증폭하여 출력 신호(Out_1, Out_2)를 출력한다. 그러나, 감지 증폭기 인에이블 신호(En)가 로우의 상태로 되는 경우에는, 상기 동작 제어부(40)의 NMOS 트랜지스터(N5)가 턴-오프되고, PMOS 트랜지스터(P7)가 턴-온됨으로써 제 1 및 제 2 감지 증폭부(20, 30)는 감지 증폭 동작을 수행하지 않게 되고, 출력 신호(Out_1, Out_2)는 동일한 전압으로 등가된다.
그러나, 종래의 전류 미러형 센스 증폭기에 있어서, 데이터 비트 신호(DB)가 전원 전압 부근에서 변화하게 되면, 상기 센스 증폭기가 입력 전압의 변화에 따라 출력 전압을 제대로 증폭하지 못하거나, 입력 전압에 대한 출력 전압의 이득이 감소되게 된다. 상기와 같은 현상은 데이터 비트 신호(DB)의 전압이 높을수록 심하게 된다.
이러한 이득의 감소를 방지하기 위해 출력 단위가 큰 NMOS 트랜지스터나 PMOS 트랜지스터를 사용하게 되면, 결과적으로 이들 트랜지스터를 통하여 흐르는 전류가 증가하게 되어 전력 소모를 크게할 뿐만 아니라 센스 증폭기에 악영향을 미치게 된다.
따라서, 본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 출력단 트랜지스터의 게이트-소오스 전압을 상대적으로 감소시킴으로써, 이득을 증가시키고 전류는 감소시켜서 안정적으로 동작하는 센스 증폭기를 제공하는데 있다.
도 1은 종래의 차동 증폭기 회로도,
도 2는 상기 도 1의 차동 증폭기를 이용한 종래의 센스 증폭기 회로도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 소자의 개선된 센스 증폭기 회로도,
도 4a는 데이터 비트 신호가 2.6 볼트일 때의 종래의 센스 증폭기와 본 발명의 개선된 센스 증폭기에 있어서, 출력 전압에 대한 시뮬레이션 결과를 도시한 도면,
도 4b는 데이터 비트 신호가 5.7 볼트일 때의 종래의 센스 증폭기와 본 발명의 개선된 센스 증폭기에 있어서, 출력 전압에 대한 시뮬레이션 결과를 도시한 도면,
도 5a는 데이터 비트 신호가 2.6 볼트일 때의 종래의 센스 증폭기와 본 발명의 개선된 센스 증폭기에 있어서, 전류에 대한 시뮬레이션 결과를 도시한 도면,
도 5b는 데이터 비트 신호가 5.7 볼트일 때의 종래의 센스 증폭기와 본 발명의 개선된 센스 증폭기에 있어서, 전류에 대한 시뮬레이션 결과를 도시한 도면,
(도면의 주요 부분에 대한 부호의 명칭)
10: 차동 증폭기 20, 30: 감지 증폭부
40: 동작 제어부 50: 안정화 수단
P1, ... , P7: PMOS 트랜지스터 N1, ... , N9: NMOS 트랜지스터
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 센스 증폭기는, 제 1 및 제 2 입력 신호를 감지 증폭하여 제 1 및 제 2 출력 신호를 발생하기 위한 제 1 및 제 2 감지 증폭부와, 상기 제 1 및 제 2 감지 증폭부로 공급되는 전류 소오스를 제어 신호에 의해 제어하여 동작을 제어하고 상기 제 1 및 제 2 출력 신호를 상기 제어 신호에 의해 등화시키는 동작 제어부와, 상기 제 1 및 제 2 감지 증폭부와 상기 동작 제어부 사이에 접속되며, 상기 제 1 및 제 2 출력 신호에 대한 전압 이득을 증가시키고 전류를 감소시키는 안정화 수단을 포함하여 구성된 것을 특징으로 한다.본 발명의 실시예에 따른 센스 증폭기에 있어서, 상기 안정화 수단은 제 2 출력 신호에 의해서 제 1 출력단 트랜지스터의 게이트-소오스 전압을 상대적으로 감소시키기 위한 제 1 안정화 수단과 제 1 출력 신호에 의해서 제 2 출력단 트랜지스터의 게이트-소오스 전압을 상대적으로 감소시키기 위한 제 2 안정화 수단으로 이루어지는 것을 특징으로 한다.상기 제 1 안정화 수단은 제 2 출력단 트랜지스터를 통하여 제 2 출력 신호를 게이트의 입력으로 하는 NMOS 트랜지스터가 부분적으로 턴-온됨으로써 제 1 출력단 트랜지스터의 게이트-소오스 전압을 상대적으로 크게 감소시키는 것을 특징으로 한다.상기 제 2 안정화 수단은 제 1 출력단 트랜지스터를 통하여 제 1 출력 신호를 게이트의 입력으로 하는 NMOS 트랜지스터가 상기 제 1 안정화 수단의 NMOS 트랜지스터 보다 강하게 턴-온됨으로써 제 2 출력단 트랜지스터의 게이트-소오스 전압을 제 1 안정화 수단보다 적게 감소시키는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 소자의 센스 증폭기를 도시한 것이다. 도 3을 참조하면, 본 발명의 실시예에 따른 개선된 센스 증폭기는 입력 신호(DB, DBb)를 감지 증폭하여 제 1 출력 신호(P_Out_1)를 발생하기 위한 제 1 감지 증폭부(20) 및 입력 신호(DB, DBb)를 감지 증폭하여 제 2 출력 신호(P_Out_2)를 발생하기 위한 제 2 감지 증폭부(30)와; 상기 제 1 및 제 2 감지 증폭부(20, 30)의 동작을 제어하는 동작 제어부와(40)와; 입력 신호(DB, DBb)에 대한 출력 신호의 이득을 증가시키고, 전류는 감소시키는 안정화 수단(50)으로 이루어지는 것을 특징으로 한다.
상기 제 1 및 제 2 감지 증폭부(20, 30)와 동작 제어부(40)의 구성 및 동작은 도 2에서 도시된 종래의 센스 증폭기의 구성 및 동작과 동일하다.
상기 안정화 수단(50)은 상기 제 1 및 제 2 감지 증폭부(20, 30)와 동작 제어부(40) 사이에 연결되며, 상기 제 1 감지 증폭부(20)를 안정화시키기 위한 제 1 수단과 제 2 감지 증폭부(30)를 안정화시키기 위한 제 2 수단을 구비한다.
제 1 안정화 수단(51)은 제 1 감지 증폭부(20)와 동작 제어부(40) 사이에 연결되고, 상기 제 2 감지 증폭부(30)의 출력 신호(P_Out_2)에 따라 상기 제 1 감지 증폭부(20)를 안정화시키기 위한 것으로서, 제 1 감지 증폭부(20)의 제 1 및 제 2 NMOS 트랜지스터(N1, N2)의 소오스에 드레인이 각각 연결되고, 동작 제어부(40)의 제 5 NMOS 트랜지스터(N5)의 드레인에 소오스가 연결되는 제 6 및 제 7 NMOS 트랜지스터(N6, N7)로 구성된다.
제 2 안정화 수단(52)은 제 2 감지 증폭부(30)와 동작 제어부(40) 사이에 연결되고, 상기 제 1 감지 증폭부(30)의 출력 신호(P_Out_1)에 따라 상기 제 2 감지 증폭부(30)를 안정화시키기 위한 것으로서, 제 2 감지 증폭부(30)의 제 3 및 제 4 NMOS 트랜지스터(N3, N4)의 소오스에 드레인이 각각 연결되고, 동작 제어부(40)의 제 5 NMOS 트랜지스터(N5)의 드레인에 소오스가 연결되는 제 8 및 제 9 NMOS 트랜지스터(N8, N9)로 구성된다.
이 때, 상기 제 6 및 제 7 NMOS 트랜지스터(N6, N7)의 게이트는 상기 제 4 및 제 3 NMOS 트랜지스터(N4, N3)의 소오스와 각각 연결되어, 제 2 출력 신호(P_Out_2)가 상기 제 6 NMOS 트랜지스터(N6)의 게이트에 크로스 형태로 연결되고, 제 8 및 제 9 NMOS 트랜지스터(N8, N9)의 게이트는 상기 제 1 및 제 2 NMOS 트랜지스터(N1, N2)의 소오스와 각각 연결되어, 제 1 출력 신호(P_Out_1)가 상기 제 9 NMOS 트랜지스터(N9)의 게이트에 크로스 형태로 연결된다. 또한, 제 6 내지 제 9 NMOS트랜지스터(N6, ... , N9)의 소오스는 제 1 노드(n1)에 공통 연결된다.
먼저, 입력 신호(DB, DBb)에 의한 제 1 및 제 2 출력 신호(P_Out_1, P_Out_2)의 변화를 살펴보기로 한다.
입력 신호(DB, DBb)가 일정한 차이를 가지고 인가되면 상기 두 입력 신호(DB, DBb)의 차이에 해당하는 입력 전압에 의해 제 1 및 제 2 출력 신호(P_Out_1, P_Out_2)의 차이에 해당하는 전압이 나타나게 되는데, 이 때 출력 전압은 상기 제 1 및 제 2 출력단의 저항과 트랜스 컨덕턴스(gm)의 곱에 비례하게된다. 출력 저항은 일정하고, 트랜스 컨덕턴스(gm)는 I/(Vgs - Vtn)의 값을 가지기 때문에 결과적으로 출력 전압은 게이트-소오스 전압(Vgs)에 반비례하여 나타나게 된다.
데이터 비트 신호(DB)가 데이터 비트 바 신호(DBb)보다 일정한 정도로 높게 인가되는 경우에, 제 1 출력 신호(P_Out_1)는 하이 상태의 신호가 출력되고, 제 2 출력 신호(P_Out_2)는 로우 상태의 신호가 출력되어, 제 1 NMOS 트랜지스터(N1) 및 제 3 NMOS 트랜지스터(N3)의 소오스에 연결된 제 2 및 제 4 노드(n2, n4)가 제 2 NMOS 트랜지스터(N2) 및 제 4 NMOS 트랜지스터(N4)의 소오스에 연결된 제 3 및 제 5 노드(n3, n5)에 비해 전압이 높아지게 된다.
따라서, 제 1 및 제 4 NMOS 트랜지스터(N1, N4)는 본 발명에 의한 안정화 수단(50)이 제공되기 전에는 Vgs의 게이트-소오스 전압에 의해 증폭된 전압을 출력하였지만, 안정화 수단(50)에 의해 제 1 NMOS 트랜지스터(N1)의 게이트-소오스 전압은 크게 감소되고, 제 4 NMOS 트랜지스터(N4)의 게이트-소오스 전압은 적게 감소되어 제 1 출력 노드(P_Out_1)와 제 2 출력 노드(P_Out_2)의 전압 차는 증가하여, 결과적으로 이득이 증가하게 된다.
다음으로, 제 1 노드(n1)를 통하여 흐르는 전류를 살펴보면, 전류가 감소되기 위해서는 제 1 및 제 2 감지 증폭부(20, 30)의 제 1 내지 제 4 NMOS 트랜지스터(N1, ... , N4)를 통하여 흐르는 전류가 감소되어야 한다. 그런데, 상기의 제 1 및 제 2 감지 증폭부(20, 30)를 통하여 흐르는 전류는 각각 I = gm×(Vgs - Vtn)의 값으로 주어지는데, 상기에서 설명된 바와 같이 추가된 안정화 수단(50)에 의해서 제 1 내지 제 4 NMOS 트랜지스터(N1, ... , N4)의 게이트-소오스 전압이 감소되기 때문에 전류는 감소하게 되고, 상기 센스 증폭기는 더욱 안정하게 된다.
상기와 반대로, 데이터 비트 바 신호(DBb)가 데이터 비트 신호(DB)보다 일정한 정도로 크게 인가되는 경우에는 제 3 및 제 5 노드(n3, n5)의 전압이 제 2 및 제 4 노드(n2, n4)의 전압보다 높아져서, 제 4 NMOS 트랜지스터(N4)의 게이트-소오스 전압은 크게 감소하고 제 1 NMOS 트랜지스터(N1)의 게이트-소오스 전압은 적게 감소하게 된다. 따라서, 제 2 출력 노드(P_Out_2)에서는 하이 상태의 신호가 출력되고, 제 1 출력 노드(P_Out_1)에서는 로우 상태의 신호가 출력된다. 상기와 같은 경우에도, 제 1 내지 제 4 NMOS 트랜지스터(N1, ... , N4)의 게이트-소오스 전압은 종래의 센스 증폭기의 경우보다 감소하기 때문에 제 1 노드(n1)를 통해서 흐르는 전류는 감소하게 된다.
상기에서 설명한 본 발명에 따른 효과를 알아보기 위해, 입력 신호(DB, DBb)가 동일한 조건에서 종래의 센스 증폭기와 본 발명에 따른 개선된 센스 증폭기의 시뮬레이션 결과를 도 4와 도 5에 도시하였다.
도 4a는 데이터 비트 신호(DB)가 2.6 볼트로 일정하고, 데이터 비트 바 신호(DBb)가 변화하는 경우에 출력 전압의 변화를 도시한 것이다. 도 4a를 참조하면, 인에이블 신호(En)가 High의 상태로 인가되는 경우 종래의 센스 증폭기에 의한 이득(41)보다 본 발명의 개선된 센스 증폭기에 의한 이득(42)이 훨씬 증가했음을 알 수 있다.
도 4b는 데이터 비트 신호(DB)가 5.7 볼트로 일정하고, 데이터 비트 바신호(DBb)가 변화하는 경우에 출력 전압의 변화를 도시한 것이다. 도 4b를 참조하면, 데이터 비트 신호(DB)가 높을수록 종래의 센스 증폭기에 의한 출력 전압의 이득(43)은 오히려 감소하지만, 본 발명의 개선된 센스 증폭기에 의한 이득(44)은 증가함을 알 수 있다.
도 5a와 도 5b는 데이터 비트 신호(DB)가 각각 2.6 볼트와 5.7 볼트일 때 제 1 노드(n1)에서 흐르는 전류의 변화를 도시한 것이다. 도 5a와 도 5b를 참조하면, 종래의 센스 증폭기의 경우에 제 1 노드를 통하여 흐르는 전류(45, 47)에 비해 본 발명의 개선된 센스 증폭기에 의한 전류(46, 48)가 상당히 감소함을 알 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명의 개선된 센스 증폭기에 따르면, 출력단 트랜지스터의 게이트-소오스 전압을 상대적으로 감소시킴으로써 이득을 증가시키고 전류는 감소시켜서 센스 증폭기가 보다 안정적으로 동작되도록 하는 이점이 있다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (9)

  1. (정정)센스 증폭기에 있어서,
    제 1 및 제 2 입력 신호를 감지 증폭하여 제 1 및 제 2 출력 신호를 발생하기 위한 제 1 및 제 2 감지 증폭부와,
    상기 제 1 및 제 2 감지 증폭부로 공급되는 전류 소오스를 제어 신호에 의해 제어하여 동작을 제어하고 상기 제 1 및 제 2 출력 신호를 상기 제어 신호에 의해 등화시키는동작 제어부와;
    상기 제 1 및 제 2 감지 증폭부와 상기 동작 제어부 사이에 접속되며, 상기 제 1 및 제 2 출력 신호에대한 전압 이득을 증가시키고 전류를 감소시키는 안정화 수단을 포함하여 구성된 것을 특징으로 하는 반도체 메모리 소자의 센스 증폭기.
  2. (정정) 제 1 항에 있어서, 상기 제 1 감지 증폭부는,
    소오스에 전원이 인가되고 게이트가 서로 연결된 제 1 및 제 2 PMOS 트랜지스터와;
    상기 제 1 및 제 2 PMOS 트랜지스터와 드레인끼리 서로 연결된 제 1 및 제 2 NMOS 트랜지스터와;
    상기 제 1 NMOS 트랜지스터의 드레인과 제 2 NMOS 트랜지스터의 드레인을 연결하는 제 3 PMOS 트랜지스터로이루어지며,
    상기 제 3 PMOS 트랜지스터의 게이트에 감지 증폭기 인에이블 신호가 인가되고, 상기 제 1 NMOS 트랜지스터의 드레인으로 제 1 출력 신호가 출력되며, 상기 제 1 및 제 2 NMOS 트랜지스터의 소오스는 상기 안정화 수단으로 연결되는 것을 특징으로 하는 반도체 메모리 소자의 센스 증폭기.
  3. (정정) 제 1 항에 있어서, 상기 제 2 감지 증폭부는,
    소오스에 전원이 인가되고 게이트가 서로 연결된 제 1 및 제 2 PMOS 트랜지스터와;
    상기 제 1 및 제 2 PMOS 트랜지스터와 드레인끼리 서로 연결된 제 1 및 제 2 NMOS 트랜지스터와;
    상기 제 1 NMOS 트랜지스터의 드레인과 제 2 NMOS 트랜지스터의 드레인을 연결하는 제 3 PMOS 트랜지스터로이루어지며,
    상기 제 3 PMOS 트랜지스터의 게이트에 감지 증폭기 인에이블 신호가 인가되고, 상기 제 2 NMOS 트랜지스터의 드레인으로 제 2 출력 신호가 출력되며, 상기 제 1 및 제 2 NMOS 트랜지스터의 소오스는 상기 안정화 수단으로 연결되는 것을 특징으로 하는 반도체 메모리 소자의 센스 증폭기.
  4. 제 1 항에 있어서, 상기 동작 제어부는,
    드레인이 상기 안정화 수단에 연결되고, 소오스는 접지 전원에 연결되며, 게이트에 감지 증폭기 인에이블 신호를 입력받는 NMOS 트랜지스터와;
    상기 제 1 감지 증폭부의 제 1 출력 신호와 제 2 감지 증폭부의 제 2 출력 신호를 연결하고, 게이트에 감지 증폭기 인에이블 신호를 입력받는 PMOS 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 센스 증폭기.
  5. 제 1 항에 있어서, 상기 안정화 수단은,
    상기 제 1 및 제 2 감지 증폭부와 동작 제어부 사이에 연결되며, 상기 제 1 감지 증폭부를 안정화시키기 위한 제 1 안정화 수단과;
    상기 제 2 감지 증폭부를 안정화시키기 위한 제 2 안정화 수단으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 센스 증폭기.
  6. 제 5 항에 있어서, 상기 제 1 안정화 수단은,
    제 2 출력 신호를 이용하여 제 1 출력단 트랜지스터의 게이트-소오스 전압을 상대적으로 크게 감소시킴으로써 이득을 증가시키고 전류는 감소시켜서 안정적인 동작이 가능하도록 하는 것을 특징으로 하는 반도체 메모리 소자의 센스 증폭기.
  7. 제 6 항에 있어서, 상기 제 1 안정화 수단은,
    상기 제 1 감지 증폭부와 동작 제어부 사이에 연결되며, 제 1 감지 증폭부의 제 1 및 제 2 NMOS 트랜지스터의 소오스에 드레인이 각각 연결되고, 동작 제어부의 NMOS 트랜지스터의 드레인에 소오스가 연결되는 제 1 및 제 2 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 소자의 센스 증폭기.
  8. 제 5 항에 있어서, 상기 제 2 안정화 수단은,
    제 1 출력 신호를 이용하여 제 2 출력단 트랜지스터의 게이트-소오스 전압을 상대적으로 작게 감소시킴으로써 이득을 증가시키고 전류는 감소시켜서 안정적인 동작이 가능하도록 하는 것을 특징으로 하는 반도체 메모리 소자의 센스 증폭기.
  9. 제 8 항에 있어서, 상기 제 2 안정화 수단은,
    상기 제 2 감지 증폭부와 동작 제어부 사이에 연결되며, 제 2 감지 증폭부의 제 1 및 제 2 NMOS 트랜지스터의 소오스에 드레인이 각각 연결되고, 동작 제어부의 NMOS 트랜지스터의 드레인에 소오스가 연결되는 제 1 및 제 2 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 소자의 센스 증폭기.
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