JPH11154832A - 差動増幅回路及びオペアンプ回路 - Google Patents
差動増幅回路及びオペアンプ回路Info
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- JPH11154832A JPH11154832A JP9318168A JP31816897A JPH11154832A JP H11154832 A JPH11154832 A JP H11154832A JP 9318168 A JP9318168 A JP 9318168A JP 31816897 A JP31816897 A JP 31816897A JP H11154832 A JPH11154832 A JP H11154832A
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- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
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- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
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Abstract
(57)【要約】
【課題】入出力間オフセット電圧の発生を抑制し、リニ
アな入出力特性を備えた差動増幅回路を提供する。 【解決手段】第一の入力トランジスタＴr5のドレインが
第二の出力トランジスタＴr27 のゲートに接続される。
差電圧検出回路３は、第一及び第二の入力トランジスタ
Ｔr5, Ｔr6のドレイン電圧の差に基づいて、第一の出力
トランジスタＴr26 のドレイン電流を制御して、第一及
び第二の入力トランジスタＴr5, Ｔr6のドレイン電圧を
一致させるように動作する。
アな入出力特性を備えた差動増幅回路を提供する。 【解決手段】第一の入力トランジスタＴr5のドレインが
第二の出力トランジスタＴr27 のゲートに接続される。
差電圧検出回路３は、第一及び第二の入力トランジスタ
Ｔr5, Ｔr6のドレイン電圧の差に基づいて、第一の出力
トランジスタＴr26 のドレイン電流を制御して、第一及
び第二の入力トランジスタＴr5, Ｔr6のドレイン電圧を
一致させるように動作する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に搭載される差動増幅回路に関するものである。
装置に搭載される差動増幅回路に関するものである。
【０００２】半導体集積回路装置には、基本動作回路と
して差動増幅回路で構成されるコンパレータ回路及びオ
ペアンプ回路が広く使用されている。半導体集積回路装
置の高集積化及び低消費電力化にともない、これらの基
本動作回路の諸特性の向上が益々必要となっている。
して差動増幅回路で構成されるコンパレータ回路及びオ
ペアンプ回路が広く使用されている。半導体集積回路装
置の高集積化及び低消費電力化にともない、これらの基
本動作回路の諸特性の向上が益々必要となっている。
【０００３】
【従来の技術】ＭＯＳトランジスタで構成されるオペア
ンプ回路の第一の従来例を図３に示す。
ンプ回路の第一の従来例を図３に示す。
【０００４】電流源１は、ＮチャネルＭＯＳトランジス
タＴr1のドレインに定電流を供給する。前記トランジス
タＴr1のドレインはトランジスタＴr1，Ｔr2のゲートに
接続され、両トランジスタＴr1，Ｔr2のソースはグラン
ドＧＮＤに接続される。
タＴr1のドレインに定電流を供給する。前記トランジス
タＴr1のドレインはトランジスタＴr1，Ｔr2のゲートに
接続され、両トランジスタＴr1，Ｔr2のソースはグラン
ドＧＮＤに接続される。
【０００５】ＰチャネルＭＯＳトランジスタＴr3，Ｔr4
のソースは電源Ｖccに接続され、両トランジスタＴr3，
Ｔr4のゲートは互いに接続されるとともに、同トランジ
スタＴr3のドレインに接続される。そして、トランジス
タＴr3のドレインが前記トランジスタＴr2のドレインに
接続される。
のソースは電源Ｖccに接続され、両トランジスタＴr3，
Ｔr4のゲートは互いに接続されるとともに、同トランジ
スタＴr3のドレインに接続される。そして、トランジス
タＴr3のドレインが前記トランジスタＴr2のドレインに
接続される。
【０００６】従って、前記トランジスタＴr1，Ｔr2によ
りカレントミラー回路が構成されるとともに、トランジ
スタＴr3，Ｔr4によりカレントミラー回路が構成され
て、同トランジスタＴr4は定電流源として動作して、電
流源１に流れる電流と等しいドレイン電流が流れる。
りカレントミラー回路が構成されるとともに、トランジ
スタＴr3，Ｔr4によりカレントミラー回路が構成され
て、同トランジスタＴr4は定電流源として動作して、電
流源１に流れる電流と等しいドレイン電流が流れる。
【０００７】前記トランジスタＴr4のドレインは、Ｐチ
ャネルＭＯＳトランジスタＴr5，Ｔr6のソースに接続さ
れる。前記トランジスタＴr5のドレインであるノードＮ
１は、ＮチャネルＭＯＳトランジスタＴr7のドレインに
接続され、同トランジスタＴr7のソースはグランドＧＮ
Ｄに接続される。
ャネルＭＯＳトランジスタＴr5，Ｔr6のソースに接続さ
れる。前記トランジスタＴr5のドレインであるノードＮ
１は、ＮチャネルＭＯＳトランジスタＴr7のドレインに
接続され、同トランジスタＴr7のソースはグランドＧＮ
Ｄに接続される。
【０００８】前記トランジスタＴr6のドレインは、Ｎチ
ャネルＭＯＳトランジスタＴr8のドレイン及びトランジ
スタＴr7，Ｔr8のゲートに接続され、同トランジスタＴ
r8のソースはグランドＧＮＤに接続される。
ャネルＭＯＳトランジスタＴr8のドレイン及びトランジ
スタＴr7，Ｔr8のゲートに接続され、同トランジスタＴ
r8のソースはグランドＧＮＤに接続される。
【０００９】前記トランジスタＴr5，Ｔr6のゲートには
入力信号Ｖin1 ，Ｖin2 が入力される。従って、トラン
ジスタＴr5〜Ｔr8はトランジスタＴr4から供給される定
電流に基づいて活性化する差動入力回路を構成する。
入力信号Ｖin1 ，Ｖin2 が入力される。従って、トラン
ジスタＴr5〜Ｔr8はトランジスタＴr4から供給される定
電流に基づいて活性化する差動入力回路を構成する。
【００１０】前記ノードＮ１は、ＮチャネルＭＯＳトラ
ンジスタＴr10 のゲートに接続され、同トランジスタＴ
r10 のドレインはＰチャネルＭＯＳトランジスタＴr9を
介して電源Ｖccに接続され、ソースはグランドＧＮＤに
接続される。
ンジスタＴr10 のゲートに接続され、同トランジスタＴ
r10 のドレインはＰチャネルＭＯＳトランジスタＴr9を
介して電源Ｖccに接続され、ソースはグランドＧＮＤに
接続される。
【００１１】前記トランジスタＴr9のゲートは、前記ト
ランジスタＴr3，Ｔr4のゲートに接続される。従って、
トランジスタＴr9はトランジスタＴr3，Ｔr4と同一のド
レイン電流をアイドリング電流として流す。
ランジスタＴr3，Ｔr4のゲートに接続される。従って、
トランジスタＴr9はトランジスタＴr3，Ｔr4と同一のド
レイン電流をアイドリング電流として流す。
【００１２】前記トランジスタＴr10 のドレインが出力
端子Ｔｏに接続され、その出力端子Ｔｏから出力信号Ｖ
out が出力される。そして、出力信号Ｖout が前記入力
信号Ｖin2 として前記トランジスタＴr6のゲートに入力
される。
端子Ｔｏに接続され、その出力端子Ｔｏから出力信号Ｖ
out が出力される。そして、出力信号Ｖout が前記入力
信号Ｖin2 として前記トランジスタＴr6のゲートに入力
される。
【００１３】このように構成されたオペアンプ回路で
は、入力信号Ｖin1 が入力信号Ｖin2すなわち出力信号
Ｖout より高レベルとなると、ノードＮ１が低下して、
トランジスタＴr7のドレイン電流が減少する。すると、
出力端子Ｔｏから出力される出力信号Ｖout の電圧レベ
ルが上昇する。
は、入力信号Ｖin1 が入力信号Ｖin2すなわち出力信号
Ｖout より高レベルとなると、ノードＮ１が低下して、
トランジスタＴr7のドレイン電流が減少する。すると、
出力端子Ｔｏから出力される出力信号Ｖout の電圧レベ
ルが上昇する。
【００１４】また、入力信号Ｖin1 が入力信号Ｖin2 よ
り低レベルとなると、ノードＮ１の電位が上昇して、ト
ランジスタＴr7のドレイン電流が増大する。すると、出
力端子Ｔｏから出力される出力信号Ｖout の電圧レベル
が低下する。
り低レベルとなると、ノードＮ１の電位が上昇して、ト
ランジスタＴr7のドレイン電流が増大する。すると、出
力端子Ｔｏから出力される出力信号Ｖout の電圧レベル
が低下する。
【００１５】このような動作により、入力信号Ｖin1 と
出力信号Ｖout の電圧レベルが一致するように動作す
る。図４は、オペアンプ回路の第二の従来例を示す。こ
のオペアンプ回路は、前記第一の従来例の構成に、Ｎチ
ャネルＭＯＳトランジスタＴr11 ，Ｔr14 及びＰチャネ
ルＭＯＳトランジスタＴr12 ，Ｔr13 ，Ｔr15 を加えた
ものであり、ノードＮ１の電位に基づいてトランジスタ
Ｔr9から供給されるドレイン電流を制御する構成とした
ものである。
出力信号Ｖout の電圧レベルが一致するように動作す
る。図４は、オペアンプ回路の第二の従来例を示す。こ
のオペアンプ回路は、前記第一の従来例の構成に、Ｎチ
ャネルＭＯＳトランジスタＴr11 ，Ｔr14 及びＰチャネ
ルＭＯＳトランジスタＴr12 ，Ｔr13 ，Ｔr15 を加えた
ものであり、ノードＮ１の電位に基づいてトランジスタ
Ｔr9から供給されるドレイン電流を制御する構成とした
ものである。
【００１６】ノードＮ１は、前記トランジスタＴr11 の
ゲートに接続され、同トランジスタＴr11 のソースはグ
ランドＧＮＤに接続される。前記トランジスタＴr11 の
ドレインは、前記トランジスタＴr12 のドレイン及びト
ランジスタＴr12 ，Ｔr13 のゲートに接続される。前記
トランジスタＴr12 ，Ｔr13 のソースは電源Ｖccに接続
される。
ゲートに接続され、同トランジスタＴr11 のソースはグ
ランドＧＮＤに接続される。前記トランジスタＴr11 の
ドレインは、前記トランジスタＴr12 のドレイン及びト
ランジスタＴr12 ，Ｔr13 のゲートに接続される。前記
トランジスタＴr12 ，Ｔr13 のソースは電源Ｖccに接続
される。
【００１７】従って、トランジスタＴr12 ，Ｔr13 はカ
レントミラー回路を構成し、トランジスタＴr11 に流れ
るドレイン電流と等しいドレイン電流がトランジスタＴ
r12，Ｔr13 に流れる。
レントミラー回路を構成し、トランジスタＴr11 に流れ
るドレイン電流と等しいドレイン電流がトランジスタＴ
r12，Ｔr13 に流れる。
【００１８】前記トランジスタＴr13 のドレインは、前
記トランジスタＴr14 のドレインに接続され、同トラン
ジスタＴr14 のソースはグランドＧＮＤに接続され、ゲ
ートは前記トランジスタＴr1，Ｔr2のゲートに接続され
る。従って、トランジスタＴr14 のドレイン電流はトラ
ンジスタＴr1，Ｔr2のドレイン電流と同一の定電流とな
る。
記トランジスタＴr14 のドレインに接続され、同トラン
ジスタＴr14 のソースはグランドＧＮＤに接続され、ゲ
ートは前記トランジスタＴr1，Ｔr2のゲートに接続され
る。従って、トランジスタＴr14 のドレイン電流はトラ
ンジスタＴr1，Ｔr2のドレイン電流と同一の定電流とな
る。
【００１９】前記トランジスタＴr14 のドレインは、前
記トランジスタＴr15 のドレイン及びトランジスタＴr1
5 ，Ｔr9のゲートに接続され、同トランジスタＴr15 の
ソースは電源Ｖccに接続される。
記トランジスタＴr15 のドレイン及びトランジスタＴr1
5 ，Ｔr9のゲートに接続され、同トランジスタＴr15 の
ソースは電源Ｖccに接続される。
【００２０】このように構成されたオペアンプ回路で
は、入力信号Ｖin1 が同Ｖin2 より高レベルとなってノ
ードＮ１の電位が低下すると、トランジスタＴr10 のド
レイン電流が減少する。
は、入力信号Ｖin1 が同Ｖin2 より高レベルとなってノ
ードＮ１の電位が低下すると、トランジスタＴr10 のド
レイン電流が減少する。
【００２１】このとき、トランジスタＴr11 のドレイン
電流が減少して、トランジスタＴr12 ，Ｔr13 のドレイ
ン電流が減少することから、トランジスタＴr15 のドレ
イン電流が増大する。従って、トランジスタＴr9のドレ
イン電流が増大し、出力信号Ｖout の電圧レベルが上昇
する。
電流が減少して、トランジスタＴr12 ，Ｔr13 のドレイ
ン電流が減少することから、トランジスタＴr15 のドレ
イン電流が増大する。従って、トランジスタＴr9のドレ
イン電流が増大し、出力信号Ｖout の電圧レベルが上昇
する。
【００２２】また、入力信号Ｖin1 が同Ｖin2 より低レ
ベルとなってノードＮ１の電位が上昇すると、トランジ
スタＴr10 のドレイン電流が増大する。このとき、トラ
ンジスタＴr11 のドレイン電流が増大して、トランジス
タＴr12 ，Ｔr13 のドレイン電流が増大することから、
トランジスタＴr15 のドレイン電流が減少する。従っ
て、トランジスタＴr9のドレイン電流が減少し、出力信
号Ｖout の電圧レベルが低下する。
ベルとなってノードＮ１の電位が上昇すると、トランジ
スタＴr10 のドレイン電流が増大する。このとき、トラ
ンジスタＴr11 のドレイン電流が増大して、トランジス
タＴr12 ，Ｔr13 のドレイン電流が増大することから、
トランジスタＴr15 のドレイン電流が減少する。従っ
て、トランジスタＴr9のドレイン電流が減少し、出力信
号Ｖout の電圧レベルが低下する。
【００２３】このようにして、ノードＮ１の電位の変化
に基づいて、トランジスタＴr7，Ｔr10 がプッシュプル
動作し、入力信号Ｖin1 と出力信号Ｖout の電圧レベル
が一致するように動作する。そして、負荷に応じてトラ
ンジスタＴr9，Ｔr10 のドレイン電流が制御されて、動
作速度の高速化及び消費電力の低減が図られる。
に基づいて、トランジスタＴr7，Ｔr10 がプッシュプル
動作し、入力信号Ｖin1 と出力信号Ｖout の電圧レベル
が一致するように動作する。そして、負荷に応じてトラ
ンジスタＴr9，Ｔr10 のドレイン電流が制御されて、動
作速度の高速化及び消費電力の低減が図られる。
【００２４】
【発明が解決しようとする課題】上記のような入力差動
対を備えたオペアンプ回路では、差動対を構成するトラ
ンジスタのゲート・ソース間電圧Ｖgsの差により、入力
信号Ｖin1 と出力信号Ｖout との間にオフセット電圧が
発生する。
対を備えたオペアンプ回路では、差動対を構成するトラ
ンジスタのゲート・ソース間電圧Ｖgsの差により、入力
信号Ｖin1 と出力信号Ｖout との間にオフセット電圧が
発生する。
【００２５】ゲート・ソース間電圧Ｖgsの差は、トラン
ジスタのサイズが同一であれば、そのドレイン・ソース
間電圧Ｖds及びドレイン電流の差によって発生する。上
記オペアンプ回路では、トランジスタＴr6のドレイン電
圧はトランジスタＴr8のゲート・ソース間電圧で決定さ
れる。このトランジスタＴr8のゲート・ソース間電圧
は、トランジスタＴr4からトランジスタＴr5，Ｔr6に分
配される電流値によって決定され、その電流値は「０」
からトランジスタＴr4のドレイン電流までの範囲で変動
する。
ジスタのサイズが同一であれば、そのドレイン・ソース
間電圧Ｖds及びドレイン電流の差によって発生する。上
記オペアンプ回路では、トランジスタＴr6のドレイン電
圧はトランジスタＴr8のゲート・ソース間電圧で決定さ
れる。このトランジスタＴr8のゲート・ソース間電圧
は、トランジスタＴr4からトランジスタＴr5，Ｔr6に分
配される電流値によって決定され、その電流値は「０」
からトランジスタＴr4のドレイン電流までの範囲で変動
する。
【００２６】一方、トランジスタＴr5のドレイン電圧
は、出力トランジスタＴr10 のゲート・ソース間電圧で
決定される。出力トランジスタＴr10 のゲート・ソース
間電圧は、同トランジスタＴr10 のドレイン電圧及びド
レイン電流に基づいて決定される。
は、出力トランジスタＴr10 のゲート・ソース間電圧で
決定される。出力トランジスタＴr10 のゲート・ソース
間電圧は、同トランジスタＴr10 のドレイン電圧及びド
レイン電流に基づいて決定される。
【００２７】そして、トランジスタＴr10 のドレイン電
圧、すなわち出力電圧は電源ＶccとグランドＧＮＤとの
間で大きく変動し、トランジスタＴr10 のドレイン電流
も出力端子Ｔo に接続される負荷により、「０」からト
ランジスタＴr10 の最大ドレイン電流までの範囲内で大
きく変動する。
圧、すなわち出力電圧は電源ＶccとグランドＧＮＤとの
間で大きく変動し、トランジスタＴr10 のドレイン電流
も出力端子Ｔo に接続される負荷により、「０」からト
ランジスタＴr10 の最大ドレイン電流までの範囲内で大
きく変動する。
【００２８】すると、入力差動対を構成するトランジス
タＴr5，Ｔr6のドレイン電圧の決定要素には互いに相関
関係がなく、同トランジスタＴr5，Ｔr6のドレイン・ソ
ース間電圧に差が生じ、ドレイン電流に差が生じ、ゲー
ト・ソース間電圧に差が生じる。
タＴr5，Ｔr6のドレイン電圧の決定要素には互いに相関
関係がなく、同トランジスタＴr5，Ｔr6のドレイン・ソ
ース間電圧に差が生じ、ドレイン電流に差が生じ、ゲー
ト・ソース間電圧に差が生じる。
【００２９】従って、入力信号Ｖin1 と出力信号Ｖout
との間にオフセット電圧が生じるという問題点がある。
また、トランジスタＴr8とトランジスタＴr10 のゲート
・ソース間電圧が等しくなるように負荷条件を調整すれ
ば、オフセット電圧を解消可能であるが、実使用時に
は、負荷変動を所定の条件内に納めることは困難であ
り、オフセット電圧を解消することはできない。
との間にオフセット電圧が生じるという問題点がある。
また、トランジスタＴr8とトランジスタＴr10 のゲート
・ソース間電圧が等しくなるように負荷条件を調整すれ
ば、オフセット電圧を解消可能であるが、実使用時に
は、負荷変動を所定の条件内に納めることは困難であ
り、オフセット電圧を解消することはできない。
【００３０】また、オフセット電圧は入力信号の変動に
対し一定ではないので、入力信号がリニアに変動して
も、出力信号がリニアには追従しない。従って、リニア
な入出力特性を得ることができないという問題点があ
る。
対し一定ではないので、入力信号がリニアに変動して
も、出力信号がリニアには追従しない。従って、リニア
な入出力特性を得ることができないという問題点があ
る。
【００３１】この発明の目的は、入出力間オフセット電
圧の発生を抑制し、リニアな入出力特性を備えた差動増
幅回路を提供することにある。
圧の発生を抑制し、リニアな入出力特性を備えた差動増
幅回路を提供することにある。
【００３２】
【課題を解決するための手段】図１は、請求項１の原理
説明図である。すなわち、差動入力回路２は、第一及び
第二の入力トランジスタＴr5, Ｔr6に入力される入力信
号Ｖin1 ，Ｖin2 の電位差を増幅して出力する。出力端
子Ｔo に第一及び第二の出力トランジスタＴr26 ，Ｔr2
7 が接続される。前記第一及び第二の入力トランジスタ
Ｔr5, Ｔr6のドレイン電圧に基づいて、前記第一及び第
二の出力トランジスタＴr26 ，Ｔr27 を動作させて、前
記出力端子電圧Ｖout を引き上げるプルアップ動作と、
前記出力端子電圧Ｖout を引き下げるプルダウン動作と
が行われる。前記第一の入力トランジスタＴr5のドレイ
ンが前記第二の出力トランジスタＴr27 のゲートに接続
される。差電圧検出回路３は、前記第一及び第二の入力
トランジスタＴr5, Ｔr6のドレイン電圧の差に基づい
て、前記第一の出力トランジスタＴr26 のドレイン電流
を制御して、第一及び第二の入力トランジスタＴr5, Ｔ
r6のドレイン電圧を一致させるように動作する。
説明図である。すなわち、差動入力回路２は、第一及び
第二の入力トランジスタＴr5, Ｔr6に入力される入力信
号Ｖin1 ，Ｖin2 の電位差を増幅して出力する。出力端
子Ｔo に第一及び第二の出力トランジスタＴr26 ，Ｔr2
7 が接続される。前記第一及び第二の入力トランジスタ
Ｔr5, Ｔr6のドレイン電圧に基づいて、前記第一及び第
二の出力トランジスタＴr26 ，Ｔr27 を動作させて、前
記出力端子電圧Ｖout を引き上げるプルアップ動作と、
前記出力端子電圧Ｖout を引き下げるプルダウン動作と
が行われる。前記第一の入力トランジスタＴr5のドレイ
ンが前記第二の出力トランジスタＴr27 のゲートに接続
される。差電圧検出回路３は、前記第一及び第二の入力
トランジスタＴr5, Ｔr6のドレイン電圧の差に基づい
て、前記第一の出力トランジスタＴr26 のドレイン電流
を制御して、第一及び第二の入力トランジスタＴr5, Ｔ
r6のドレイン電圧を一致させるように動作する。
【００３３】請求項２では、前記差電圧検出回路は、前
記第一及び第二の入力トランジスタのドレインの電位差
を増幅して出力する差動増幅回路で構成される。請求項
３では、前記第一の出力トランジスタは前記プルアップ
動作を行うとともに、前記第二の出力トランジスタは前
記プルダウン動作を行う構成とし、前記差電圧検出回路
は、前記第一の入力トランジスタのドレイン電圧が第二
の入力トランジスタのドレイン電圧より高いとき、第一
の出力トランジスタドレイン電流を減少させ、前記第一
の入力トランジスタのドレイン電圧が第二の入力トラン
ジスタのドレイン電圧より低いとき、第一の出力トラン
ジスタのドレイン電流を増大させるように動作する。
記第一及び第二の入力トランジスタのドレインの電位差
を増幅して出力する差動増幅回路で構成される。請求項
３では、前記第一の出力トランジスタは前記プルアップ
動作を行うとともに、前記第二の出力トランジスタは前
記プルダウン動作を行う構成とし、前記差電圧検出回路
は、前記第一の入力トランジスタのドレイン電圧が第二
の入力トランジスタのドレイン電圧より高いとき、第一
の出力トランジスタドレイン電流を減少させ、前記第一
の入力トランジスタのドレイン電圧が第二の入力トラン
ジスタのドレイン電圧より低いとき、第一の出力トラン
ジスタのドレイン電流を増大させるように動作する。
【００３４】請求項４では、前記差電圧検出回路は、前
記第一の出力トランジスタのドレイン電流に基づいて前
記第二の出力トランジスタのドレイン電流を制御して、
該第二の出力トランジスタのゲート・ソース間電圧を制
御することにより、前記入力トランジスタのドレイン電
位を一致させる。
記第一の出力トランジスタのドレイン電流に基づいて前
記第二の出力トランジスタのドレイン電流を制御して、
該第二の出力トランジスタのゲート・ソース間電圧を制
御することにより、前記入力トランジスタのドレイン電
位を一致させる。
【００３５】請求項５では、請求項１乃至４のいずれか
に記載の差動増幅回路の出力端子電圧が、前記第一及び
第二の入力トランジスタのいずれかに入力されて、オペ
アンプ回路が構成される。
に記載の差動増幅回路の出力端子電圧が、前記第一及び
第二の入力トランジスタのいずれかに入力されて、オペ
アンプ回路が構成される。
【００３６】請求項６では、差動入力回路は、第一及び
第二の入力トランジスタに入力される入力信号の電位差
を増幅して出力する。出力端子に第一及び第二の出力ト
ランジスタが接続される。前記第一及び第二の入力トラ
ンジスタのドレイン電流に基づいて、前記第一及び第二
の出力トランジスタが動作して、前記出力端子電圧を引
き上げるプルアップ動作と、前記出力端子電圧を引き下
げるプルダウン動作とが行われる。前記第一の入力トラ
ンジスタのドレインが前記第二の出力トランジスタのゲ
ートに接続される。差電流検出回路は、前記第一及び第
二の入力トランジスタのドレイン電流の差に基づいて、
前記第一の出力トランジスタのドレイン電流を制御し
て、第一及び第二の入力トランジスタのドレイン電流を
一致させるように動作する。
第二の入力トランジスタに入力される入力信号の電位差
を増幅して出力する。出力端子に第一及び第二の出力ト
ランジスタが接続される。前記第一及び第二の入力トラ
ンジスタのドレイン電流に基づいて、前記第一及び第二
の出力トランジスタが動作して、前記出力端子電圧を引
き上げるプルアップ動作と、前記出力端子電圧を引き下
げるプルダウン動作とが行われる。前記第一の入力トラ
ンジスタのドレインが前記第二の出力トランジスタのゲ
ートに接続される。差電流検出回路は、前記第一及び第
二の入力トランジスタのドレイン電流の差に基づいて、
前記第一の出力トランジスタのドレイン電流を制御し
て、第一及び第二の入力トランジスタのドレイン電流を
一致させるように動作する。
【００３７】（作用）請求項１では、第一及び第二の入
力トランジスタＴr5，Ｔr6のドレイン電圧に差が生じる
と、差電圧検出回路３により第一及び第二の入力トラン
ジスタＴr5，Ｔr6のドレイン電圧が一致するように第一
の出力トランジスタＴr26 のドレイン電流が制御され
る。
力トランジスタＴr5，Ｔr6のドレイン電圧に差が生じる
と、差電圧検出回路３により第一及び第二の入力トラン
ジスタＴr5，Ｔr6のドレイン電圧が一致するように第一
の出力トランジスタＴr26 のドレイン電流が制御され
る。
【００３８】請求項２では、差動増幅回路で構成される
差電圧検出回路の動作により、第一及び第二の入力トラ
ンジスタのドレイン電圧が一致するように第一の出力ト
ランジスタのドレイン電流が制御される。
差電圧検出回路の動作により、第一及び第二の入力トラ
ンジスタのドレイン電圧が一致するように第一の出力ト
ランジスタのドレイン電流が制御される。
【００３９】請求項３では、第一の入力トランジスタの
ドレイン電圧が第二の入力トランジスタのドレイン電圧
より高いとき、第一の出力トランジスタのゲート電圧が
上昇してドレイン電流が減少することにより、第一の入
力トランジスタのドレイン電位が低下し、前記第一の入
力トランジスタのドレイン電圧が第二の入力トランジス
タのドレイン電圧より低いとき、第一の出力トランジス
タのゲート電圧が低下してドレイン電流が増大すること
により、第一の入力トランジスタのドレイン電圧が上昇
する。
ドレイン電圧が第二の入力トランジスタのドレイン電圧
より高いとき、第一の出力トランジスタのゲート電圧が
上昇してドレイン電流が減少することにより、第一の入
力トランジスタのドレイン電位が低下し、前記第一の入
力トランジスタのドレイン電圧が第二の入力トランジス
タのドレイン電圧より低いとき、第一の出力トランジス
タのゲート電圧が低下してドレイン電流が増大すること
により、第一の入力トランジスタのドレイン電圧が上昇
する。
【００４０】請求項４では、第一の入力トランジスタの
ドレイン電圧が第二の入力トランジスタのドレイン電圧
より高いとき、第一の出力トランジスタのドレイン電流
が減少して第二の出力トランジスタのゲート・ソース間
電圧が低下することにより、第一の入力トランジスタの
ドレイン電圧が低下し、前記第一の入力トランジスタの
ドレイン電圧が第二の入力トランジスタのドレイン電圧
より低いとき、第一の出力トランジスタのドレイン電流
が増大して第二の出力トランジスタのゲート・ソース間
電圧が上昇することにより、第一の入力トランジスタの
ドレイン電圧が上昇する。
ドレイン電圧が第二の入力トランジスタのドレイン電圧
より高いとき、第一の出力トランジスタのドレイン電流
が減少して第二の出力トランジスタのゲート・ソース間
電圧が低下することにより、第一の入力トランジスタの
ドレイン電圧が低下し、前記第一の入力トランジスタの
ドレイン電圧が第二の入力トランジスタのドレイン電圧
より低いとき、第一の出力トランジスタのドレイン電流
が増大して第二の出力トランジスタのゲート・ソース間
電圧が上昇することにより、第一の入力トランジスタの
ドレイン電圧が上昇する。
【００４１】請求項５では、出力端子電圧が第一及び第
二の入力トランジスタのいずれかに入力されて、オペア
ンプ回路が構成される。請求項６では、第一及び第二の
入力トランジスタのドレイン電流に差が生じると、差電
流検出回路により第一及び第二の入力トランジスタのド
レイン電流が一致するように第一の出力トランジスタの
ドレイン電流が制御される。
二の入力トランジスタのいずれかに入力されて、オペア
ンプ回路が構成される。請求項６では、第一及び第二の
入力トランジスタのドレイン電流に差が生じると、差電
流検出回路により第一及び第二の入力トランジスタのド
レイン電流が一致するように第一の出力トランジスタの
ドレイン電流が制御される。
【００４２】
【発明の実施の形態】図２は、この発明を具体化した一
実施の形態のオペアンプ回路を示す。トランジスタＴr1
〜Ｔr8で構成される差動入力回路は前記従来例と同一構
成である。
実施の形態のオペアンプ回路を示す。トランジスタＴr1
〜Ｔr8で構成される差動入力回路は前記従来例と同一構
成である。
【００４３】前記トランジスタＴr5，Ｔr7のドレインで
あるノードＮ２は、ＮチャネルＭＯＳトランジスタＴr2
1 のゲートに接続され、前記トランジスタＴr6，Ｔr8の
ドレインであるノードＮ３は、ＮチャネルＭＯＳトラン
ジスタＴr22 のゲートに接続される。
あるノードＮ２は、ＮチャネルＭＯＳトランジスタＴr2
1 のゲートに接続され、前記トランジスタＴr6，Ｔr8の
ドレインであるノードＮ３は、ＮチャネルＭＯＳトラン
ジスタＴr22 のゲートに接続される。
【００４４】前記トランジスタＴr21 ，Ｔr22 のソース
は、ＮチャネルＭＯＳトランジスタＴr25 を介してグラ
ンドＧＮＤに接続され、同トランジスタＴr25 のゲート
は前記トランジスタＴr1，Ｔr2のゲートに接続される。
従って、トランジスタＴr25はトランジスタＴr1，Ｔr2
と同一のドレイン電流を流す定電流源として動作する。
は、ＮチャネルＭＯＳトランジスタＴr25 を介してグラ
ンドＧＮＤに接続され、同トランジスタＴr25 のゲート
は前記トランジスタＴr1，Ｔr2のゲートに接続される。
従って、トランジスタＴr25はトランジスタＴr1，Ｔr2
と同一のドレイン電流を流す定電流源として動作する。
【００４５】ＰチャネルＭＯＳトランジスタＴr23 ，Ｔ
r24 のソースは、電源Ｖccに接続され、ゲートは互いに
接続されるとともに、同トランジスタＴr23 のドレイン
に接続される。そして、トランジスタＴr23 のドレイン
が前記トランジスタＴr21 のドレインに接続され、トラ
ンジスタＴr24 のドレインがトランジスタＴr22 のドレ
インに接続される。
r24 のソースは、電源Ｖccに接続され、ゲートは互いに
接続されるとともに、同トランジスタＴr23 のドレイン
に接続される。そして、トランジスタＴr23 のドレイン
が前記トランジスタＴr21 のドレインに接続され、トラ
ンジスタＴr24 のドレインがトランジスタＴr22 のドレ
インに接続される。
【００４６】従って、トランジスタＴr21 〜Ｔr25 によ
り差動増幅回路が構成され、この差動増幅回路は、ノー
ドＮ２，Ｎ３の差電圧を検出する差電圧検出回路として
動作する。そして、ノードＮ２の電位がノードＮ３の電
位より高くなると、前記トランジスタＴr22 ，Ｔr24 の
ドレインであるノードＮ４の電位が上昇し、ノードＮ２
の電位がノードＮ３の電位より低くなると、前記トラン
ジスタＴr22 ，Ｔr24のドレインであるノードＮ４の電
位が低下する。
り差動増幅回路が構成され、この差動増幅回路は、ノー
ドＮ２，Ｎ３の差電圧を検出する差電圧検出回路として
動作する。そして、ノードＮ２の電位がノードＮ３の電
位より高くなると、前記トランジスタＴr22 ，Ｔr24 の
ドレインであるノードＮ４の電位が上昇し、ノードＮ２
の電位がノードＮ３の電位より低くなると、前記トラン
ジスタＴr22 ，Ｔr24のドレインであるノードＮ４の電
位が低下する。
【００４７】前記トランジスタＴr22 ，Ｔr24 のドレイ
ンであるノードＮ４は、ＰチャネルＭＯＳトランジスタ
で構成されるプルアップ側の出力トランジスタＴr26 の
ゲートに接続され、同トランジスタＴr26 のソースは電
源Ｖccに接続され、ドレインは出力端子Ｔo に接続され
る。
ンであるノードＮ４は、ＰチャネルＭＯＳトランジスタ
で構成されるプルアップ側の出力トランジスタＴr26 の
ゲートに接続され、同トランジスタＴr26 のソースは電
源Ｖccに接続され、ドレインは出力端子Ｔo に接続され
る。
【００４８】前記ノードＮ２は、ＮチャネルＭＯＳトラ
ンジスタで構成されるプルダウン側の出力トランジスタ
Ｔr27 のゲートに接続され、同トランジスタＴr27 のド
レインは出力端子Ｔo に接続され、ソースはグランドＧ
ＮＤに接続される。
ンジスタで構成されるプルダウン側の出力トランジスタ
Ｔr27 のゲートに接続され、同トランジスタＴr27 のド
レインは出力端子Ｔo に接続され、ソースはグランドＧ
ＮＤに接続される。
【００４９】次に、上記のように構成されたオペアンプ
回路の動作を説明する。出力信号Ｖout が入力信号Ｖin
1 の電圧レベルに収束している状態から、入力信号Ｖin
1 の電圧レベルが上昇すると、トランジスタＴr5のドレ
イン電流が減少して、トランジスタＴr6のドレイン電流
より小さくなる。すると、ノードＮ２の電圧レベルが低
下し、トランジスタＴr27 はオフされる。
回路の動作を説明する。出力信号Ｖout が入力信号Ｖin
1 の電圧レベルに収束している状態から、入力信号Ｖin
1 の電圧レベルが上昇すると、トランジスタＴr5のドレ
イン電流が減少して、トランジスタＴr6のドレイン電流
より小さくなる。すると、ノードＮ２の電圧レベルが低
下し、トランジスタＴr27 はオフされる。
【００５０】このとき、ノードＮ３の電位はノードＮ２
の電位より高くなり、差電圧検出回路の動作に基づいて
ノードＮ４の電位が低下し、出力トランジスタＴr26 が
オンされる。この結果、出力信号Ｖout の電圧レベルが
上昇する。
の電位より高くなり、差電圧検出回路の動作に基づいて
ノードＮ４の電位が低下し、出力トランジスタＴr26 が
オンされる。この結果、出力信号Ｖout の電圧レベルが
上昇する。
【００５１】出力信号Ｖout が入力信号Ｖin1 の電圧レ
ベルに収束している状態から、入力信号Ｖin1 の電圧レ
ベルが低下すると、トランジスタＴr5のドレイン電流が
増大して、トランジスタＴr6のドレイン電流より大きく
なる。すると、ノードＮ２の電圧レベルが上昇し、トラ
ンジスタＴr27 はオンされる。
ベルに収束している状態から、入力信号Ｖin1 の電圧レ
ベルが低下すると、トランジスタＴr5のドレイン電流が
増大して、トランジスタＴr6のドレイン電流より大きく
なる。すると、ノードＮ２の電圧レベルが上昇し、トラ
ンジスタＴr27 はオンされる。
【００５２】このとき、ノードＮ３の電位はノードＮ２
の電位より低くなり、差電圧検出回路の動作に基づいて
ノードＮ４の電位が上昇し、出力トランジスタＴr26 が
オフされる。この結果、出力信号Ｖout の電圧レベルが
低下する。
の電位より低くなり、差電圧検出回路の動作に基づいて
ノードＮ４の電位が上昇し、出力トランジスタＴr26 が
オフされる。この結果、出力信号Ｖout の電圧レベルが
低下する。
【００５３】出力信号Ｖout が入力信号Ｖin1 の電圧レ
ベルに収束している状態で、トランジスタＴr5，Ｔr6の
ドレイン電位、すなわちノードＮ２，Ｎ３に電位差が生
じていると、差電圧検出回路の動作によりその電位差が
解消される。
ベルに収束している状態で、トランジスタＴr5，Ｔr6の
ドレイン電位、すなわちノードＮ２，Ｎ３に電位差が生
じていると、差電圧検出回路の動作によりその電位差が
解消される。
【００５４】ノードＮ２の電位がノードＮ３の電位より
高い場合には、ノードＮ４の電位が上昇して、トランジ
スタＴr26 からトランジスタＴr27 に供給されるドレイ
ン電流が減少する。すると、トランジスタＴr27 のドレ
イン電流が減少して、同トランジスタＴr27 のゲート・
ソース間電圧が低下する。この結果、ノードＮ２の電位
が低下する。
高い場合には、ノードＮ４の電位が上昇して、トランジ
スタＴr26 からトランジスタＴr27 に供給されるドレイ
ン電流が減少する。すると、トランジスタＴr27 のドレ
イン電流が減少して、同トランジスタＴr27 のゲート・
ソース間電圧が低下する。この結果、ノードＮ２の電位
が低下する。
【００５５】ノードＮ２の電位がノードＮ３の電位より
低い場合には、ノードＮ４の電位が低下して、トランジ
スタＴr26 からトランジスタＴr27 に供給されるドレイ
ン電流が増大する。すると、トランジスタＴr27 のドレ
イン電流が増大して、同トランジスタＴr27 のゲート・
ソース間電圧が上昇する。この結果、ノードＮ２の電位
が上昇する。
低い場合には、ノードＮ４の電位が低下して、トランジ
スタＴr26 からトランジスタＴr27 に供給されるドレイ
ン電流が増大する。すると、トランジスタＴr27 のドレ
イン電流が増大して、同トランジスタＴr27 のゲート・
ソース間電圧が上昇する。この結果、ノードＮ２の電位
が上昇する。
【００５６】このような動作により、ノードＮ２，Ｎ３
の電位は同一電位に収束する。すると、トランジスタＴ
r5，Ｔr6のドレイン電位が同一となることから、トラン
ジスタＴr5，Ｔr6のソース・ドレイン間電圧及びドレイ
ン電流が同一となる。この結果、トランジスタＴr5，Ｔ
r6のゲート・ソース間電圧が同一とすることができるの
で、入力信号Ｖin1 と出力信号Ｖout とのオフセット電
圧を解消することができる。また、オフセット電圧の解
消によりリニアな入出力特性を得ることができる。
の電位は同一電位に収束する。すると、トランジスタＴ
r5，Ｔr6のドレイン電位が同一となることから、トラン
ジスタＴr5，Ｔr6のソース・ドレイン間電圧及びドレイ
ン電流が同一となる。この結果、トランジスタＴr5，Ｔ
r6のゲート・ソース間電圧が同一とすることができるの
で、入力信号Ｖin1 と出力信号Ｖout とのオフセット電
圧を解消することができる。また、オフセット電圧の解
消によりリニアな入出力特性を得ることができる。
【００５７】なお、本発明は次に示す形態で実施するこ
ともできる。 ○トランジスタＴr5，Ｔr6のドレイン電流の差を差電流
検出回路で検出し、その差電流検出回路の出力信号に基
づいて、出力トランジスタＴr26 のドレイン電流を制御
する。 ○入力信号Ｖin1 , Ｖin2 が入力される差動入力回路
を、入力トランジスタがＮチャネルＭＯＳトランジスタ
で構成される差動回路とすること。 ○差電圧検出回路でプルダウン側の出力トランジスタの
ドレイン電流を制御して、プルアップ側の出力トランジ
スタのゲート・ソース間電圧を制御することにより、入
力トランジスタのドレイン電圧を一致させるようにする
こと。 ○プルアップ側及びプルダウン側出力トランジスタをと
もにＮチャネルＭＯＳトランジスタで構成し、プルアッ
プ側及びプルダウン側出力トランジスタの一方の出力ト
ランジスタのドレイン電流を差電圧検出回路で制御し
て、他方の出力トランジスタのゲート・ソース間電圧を
制御することにより、入力トランジスタのドレイン電圧
を一致させるようにすること。
ともできる。 ○トランジスタＴr5，Ｔr6のドレイン電流の差を差電流
検出回路で検出し、その差電流検出回路の出力信号に基
づいて、出力トランジスタＴr26 のドレイン電流を制御
する。 ○入力信号Ｖin1 , Ｖin2 が入力される差動入力回路
を、入力トランジスタがＮチャネルＭＯＳトランジスタ
で構成される差動回路とすること。 ○差電圧検出回路でプルダウン側の出力トランジスタの
ドレイン電流を制御して、プルアップ側の出力トランジ
スタのゲート・ソース間電圧を制御することにより、入
力トランジスタのドレイン電圧を一致させるようにする
こと。 ○プルアップ側及びプルダウン側出力トランジスタをと
もにＮチャネルＭＯＳトランジスタで構成し、プルアッ
プ側及びプルダウン側出力トランジスタの一方の出力ト
ランジスタのドレイン電流を差電圧検出回路で制御し
て、他方の出力トランジスタのゲート・ソース間電圧を
制御することにより、入力トランジスタのドレイン電圧
を一致させるようにすること。
【００５８】
【発明の効果】以上詳述したように、この発明は入出力
間オフセット電圧の発生を抑制し、リニアな入出力特性
を備えた差動増幅回路を提供することができる。
間オフセット電圧の発生を抑制し、リニアな入出力特性
を備えた差動増幅回路を提供することができる。
【図１】 本発明の原理説明図である。
【図２】 一実施の形態を示す回路図である。
【図３】 第一の従来例を示す回路図である。
【図４】 第二の従来例を示す回路図である。
２ 差動入力回路 ３ 差電圧検出回路 Ｔr5，Ｔr6 第一及び第二の入力トランジスタ Ｖin1 ，Ｖin2 入力信号 Ｔo 出力端子 Ｔr26 第一の出力トランジスタ Ｔr27 第二の出力トランジスタ Ｖout 出力端子電圧
Claims (6)
- 【請求項１】 第一及び第二の入力トランジスタに入力
される入力信号の電位差を増幅して出力する差動入力回
路を備え、 出力端子に第一及び第二の出力トランジスタを接続し、 前記第一及び第二の入力トランジスタのドレイン電圧に
基づいて、前記第一及び第二の出力トランジスタを動作
させて、前記出力端子電圧を引き上げるプルアップ動作
と、前記出力端子電圧を引き下げるプルダウン動作とを
行う差動増幅回路であって、 前記第一の入力トランジスタのドレインを前記第二の出
力トランジスタのゲートに接続し、 前記第一及び第二の入力トランジスタのドレイン電圧の
差に基づいて、前記第一の出力トランジスタのドレイン
電流を制御して、第一及び第二の入力トランジスタのド
レイン電圧を一致させるように動作する差電圧検出回路
を備えたことを特徴とする差動増幅回路。 - 【請求項２】 前記差電圧検出回路は、前記第一及び第
二の入力トランジスタのドレインの電位差を増幅して出
力する差動増幅回路で構成したことを特徴とする請求項
１記載の差動増幅回路。 - 【請求項３】 前記第一の出力トランジスタは前記プル
アップ動作を行うとともに、前記第二の出力トランジス
タは前記プルダウン動作を行う構成とし、前記差電圧検
出回路は、前記第一の入力トランジスタのドレイン電圧
が第二の入力トランジスタのドレイン電圧より高いと
き、第一の出力トランジスタドレイン電流を減少させ、
前記第一の入力トランジスタのドレイン電圧が第二の入
力トランジスタのドレイン電圧より低いとき、第一の出
力トランジスタのドレイン電流を増大させるように動作
することを特徴とする請求項１乃至２のいずれかに記載
の差動増幅回路。 - 【請求項４】 前記差電圧検出回路は、前記第一の出力
トランジスタのドレイン電流に基づいて前記第二の出力
トランジスタのドレイン電流を制御して、該第二の出力
トランジスタのゲート・ソース間電圧を制御することに
より、前記入力トランジスタのドレイン電位を一致させ
ることを特徴とする請求項３記載の差動増幅回路。 - 【請求項５】 請求項１乃至４のいずれかに記載の差動
増幅回路の出力端子電圧を、前記第一及び第二の入力ト
ランジスタのいずれかに入力したことを特徴とするオペ
アンプ回路。 - 【請求項６】 第一及び第二の入力トランジスタに入力
される入力信号の電位差を増幅して出力する差動入力回
路を備え、 出力端子に第一及び第二の出力トランジスタを接続し、 前記第一及び第二の入力トランジスタのドレイン電流に
基づいて、前記第一及び第二の出力トランジスタを動作
させて、前記出力端子電圧を引き上げるプルアップ動作
と、前記出力端子電圧を引き下げるプルダウン動作とを
行う差動増幅回路であって、 前記第一の入力トランジスタのドレインを前記第二の出
力トランジスタのゲートに接続し、 前記第一及び第二の入力トランジスタのドレイン電流の
差に基づいて、前記第一の出力トランジスタのドレイン
電流を制御して、第一及び第二の入力トランジスタのド
レイン電流を一致させるように動作する差電流検出回路
を備えたことを特徴とする差動増幅回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31816897A JP3920427B2 (ja) | 1997-11-19 | 1997-11-19 | 差動増幅回路及びオペアンプ回路 |
| US09/060,979 US5999054A (en) | 1997-11-19 | 1998-04-16 | Differential amplifier circuit |
| FR9807160A FR2771227B1 (fr) | 1997-11-19 | 1998-06-08 | Amplificateur differentiel integre a reponse lineaire |
| KR1019980028342A KR100313821B1 (ko) | 1997-11-19 | 1998-07-14 | 차동증폭회로및op앰프회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31816897A JP3920427B2 (ja) | 1997-11-19 | 1997-11-19 | 差動増幅回路及びオペアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11154832A true JPH11154832A (ja) | 1999-06-08 |
| JP3920427B2 JP3920427B2 (ja) | 2007-05-30 |
Family
ID=18096240
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31816897A Expired - Fee Related JP3920427B2 (ja) | 1997-11-19 | 1997-11-19 | 差動増幅回路及びオペアンプ回路 |
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|---|---|
| US (1) | US5999054A (ja) |
| JP (1) | JP3920427B2 (ja) |
| KR (1) | KR100313821B1 (ja) |
| FR (1) | FR2771227B1 (ja) |
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