JPH11154832A - 差動増幅回路及びオペアンプ回路 - Google Patents

差動増幅回路及びオペアンプ回路

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JPH11154832A
JPH11154832A JP9318168A JP31816897A JPH11154832A JP H11154832 A JPH11154832 A JP H11154832A JP 9318168 A JP9318168 A JP 9318168A JP 31816897 A JP31816897 A JP 31816897A JP H11154832 A JPH11154832 A JP H11154832A
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    • H03F3/3001Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors

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Abstract

(57)【要約】 【課題】入出力間オフセット電圧の発生を抑制し、リニ
アな入出力特性を備えた差動増幅回路を提供する。 【解決手段】第一の入力トランジスタTr5のドレインが
第二の出力トランジスタTr27 のゲートに接続される。
差電圧検出回路3は、第一及び第二の入力トランジスタ
Tr5, Tr6のドレイン電圧の差に基づいて、第一の出力
トランジスタTr26 のドレイン電流を制御して、第一及
び第二の入力トランジスタTr5, Tr6のドレイン電圧を
一致させるように動作する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、半導体集積回路
装置に搭載される差動増幅回路に関するものである。
【0002】半導体集積回路装置には、基本動作回路と
して差動増幅回路で構成されるコンパレータ回路及びオ
ペアンプ回路が広く使用されている。半導体集積回路装
置の高集積化及び低消費電力化にともない、これらの基
本動作回路の諸特性の向上が益々必要となっている。
【0003】
【従来の技術】MOSトランジスタで構成されるオペア
ンプ回路の第一の従来例を図3に示す。
【0004】電流源1は、NチャネルMOSトランジス
タTr1のドレインに定電流を供給する。前記トランジス
タTr1のドレインはトランジスタTr1,Tr2のゲートに
接続され、両トランジスタTr1,Tr2のソースはグラン
ドGNDに接続される。
【0005】PチャネルMOSトランジスタTr3,Tr4
のソースは電源Vccに接続され、両トランジスタTr3,
Tr4のゲートは互いに接続されるとともに、同トランジ
スタTr3のドレインに接続される。そして、トランジス
タTr3のドレインが前記トランジスタTr2のドレインに
接続される。
【0006】従って、前記トランジスタTr1,Tr2によ
りカレントミラー回路が構成されるとともに、トランジ
スタTr3,Tr4によりカレントミラー回路が構成され
て、同トランジスタTr4は定電流源として動作して、電
流源1に流れる電流と等しいドレイン電流が流れる。
【0007】前記トランジスタTr4のドレインは、Pチ
ャネルMOSトランジスタTr5,Tr6のソースに接続さ
れる。前記トランジスタTr5のドレインであるノードN
1は、NチャネルMOSトランジスタTr7のドレインに
接続され、同トランジスタTr7のソースはグランドGN
Dに接続される。
【0008】前記トランジスタTr6のドレインは、Nチ
ャネルMOSトランジスタTr8のドレイン及びトランジ
スタTr7,Tr8のゲートに接続され、同トランジスタT
r8のソースはグランドGNDに接続される。
【0009】前記トランジスタTr5,Tr6のゲートには
入力信号Vin1 ,Vin2 が入力される。従って、トラン
ジスタTr5〜Tr8はトランジスタTr4から供給される定
電流に基づいて活性化する差動入力回路を構成する。
【0010】前記ノードN1は、NチャネルMOSトラ
ンジスタTr10 のゲートに接続され、同トランジスタT
r10 のドレインはPチャネルMOSトランジスタTr9を
介して電源Vccに接続され、ソースはグランドGNDに
接続される。
【0011】前記トランジスタTr9のゲートは、前記ト
ランジスタTr3,Tr4のゲートに接続される。従って、
トランジスタTr9はトランジスタTr3,Tr4と同一のド
レイン電流をアイドリング電流として流す。
【0012】前記トランジスタTr10 のドレインが出力
端子Toに接続され、その出力端子Toから出力信号V
out が出力される。そして、出力信号Vout が前記入力
信号Vin2 として前記トランジスタTr6のゲートに入力
される。
【0013】このように構成されたオペアンプ回路で
は、入力信号Vin1 が入力信号Vin2すなわち出力信号
Vout より高レベルとなると、ノードN1が低下して、
トランジスタTr7のドレイン電流が減少する。すると、
出力端子Toから出力される出力信号Vout の電圧レベ
ルが上昇する。
【0014】また、入力信号Vin1 が入力信号Vin2 よ
り低レベルとなると、ノードN1の電位が上昇して、ト
ランジスタTr7のドレイン電流が増大する。すると、出
力端子Toから出力される出力信号Vout の電圧レベル
が低下する。
【0015】このような動作により、入力信号Vin1 と
出力信号Vout の電圧レベルが一致するように動作す
る。図4は、オペアンプ回路の第二の従来例を示す。こ
のオペアンプ回路は、前記第一の従来例の構成に、Nチ
ャネルMOSトランジスタTr11 ,Tr14 及びPチャネ
ルMOSトランジスタTr12 ,Tr13 ,Tr15 を加えた
ものであり、ノードN1の電位に基づいてトランジスタ
Tr9から供給されるドレイン電流を制御する構成とした
ものである。
【0016】ノードN1は、前記トランジスタTr11 の
ゲートに接続され、同トランジスタTr11 のソースはグ
ランドGNDに接続される。前記トランジスタTr11 の
ドレインは、前記トランジスタTr12 のドレイン及びト
ランジスタTr12 ,Tr13 のゲートに接続される。前記
トランジスタTr12 ,Tr13 のソースは電源Vccに接続
される。
【0017】従って、トランジスタTr12 ,Tr13 はカ
レントミラー回路を構成し、トランジスタTr11 に流れ
るドレイン電流と等しいドレイン電流がトランジスタT
r12,Tr13 に流れる。
【0018】前記トランジスタTr13 のドレインは、前
記トランジスタTr14 のドレインに接続され、同トラン
ジスタTr14 のソースはグランドGNDに接続され、ゲ
ートは前記トランジスタTr1,Tr2のゲートに接続され
る。従って、トランジスタTr14 のドレイン電流はトラ
ンジスタTr1,Tr2のドレイン電流と同一の定電流とな
る。
【0019】前記トランジスタTr14 のドレインは、前
記トランジスタTr15 のドレイン及びトランジスタTr1
5 ,Tr9のゲートに接続され、同トランジスタTr15 の
ソースは電源Vccに接続される。
【0020】このように構成されたオペアンプ回路で
は、入力信号Vin1 が同Vin2 より高レベルとなってノ
ードN1の電位が低下すると、トランジスタTr10 のド
レイン電流が減少する。
【0021】このとき、トランジスタTr11 のドレイン
電流が減少して、トランジスタTr12 ,Tr13 のドレイ
ン電流が減少することから、トランジスタTr15 のドレ
イン電流が増大する。従って、トランジスタTr9のドレ
イン電流が増大し、出力信号Vout の電圧レベルが上昇
する。
【0022】また、入力信号Vin1 が同Vin2 より低レ
ベルとなってノードN1の電位が上昇すると、トランジ
スタTr10 のドレイン電流が増大する。このとき、トラ
ンジスタTr11 のドレイン電流が増大して、トランジス
タTr12 ,Tr13 のドレイン電流が増大することから、
トランジスタTr15 のドレイン電流が減少する。従っ
て、トランジスタTr9のドレイン電流が減少し、出力信
号Vout の電圧レベルが低下する。
【0023】このようにして、ノードN1の電位の変化
に基づいて、トランジスタTr7,Tr10 がプッシュプル
動作し、入力信号Vin1 と出力信号Vout の電圧レベル
が一致するように動作する。そして、負荷に応じてトラ
ンジスタTr9,Tr10 のドレイン電流が制御されて、動
作速度の高速化及び消費電力の低減が図られる。
【0024】
【発明が解決しようとする課題】上記のような入力差動
対を備えたオペアンプ回路では、差動対を構成するトラ
ンジスタのゲート・ソース間電圧Vgsの差により、入力
信号Vin1 と出力信号Vout との間にオフセット電圧が
発生する。
【0025】ゲート・ソース間電圧Vgsの差は、トラン
ジスタのサイズが同一であれば、そのドレイン・ソース
間電圧Vds及びドレイン電流の差によって発生する。上
記オペアンプ回路では、トランジスタTr6のドレイン電
圧はトランジスタTr8のゲート・ソース間電圧で決定さ
れる。このトランジスタTr8のゲート・ソース間電圧
は、トランジスタTr4からトランジスタTr5,Tr6に分
配される電流値によって決定され、その電流値は「0」
からトランジスタTr4のドレイン電流までの範囲で変動
する。
【0026】一方、トランジスタTr5のドレイン電圧
は、出力トランジスタTr10 のゲート・ソース間電圧で
決定される。出力トランジスタTr10 のゲート・ソース
間電圧は、同トランジスタTr10 のドレイン電圧及びド
レイン電流に基づいて決定される。
【0027】そして、トランジスタTr10 のドレイン電
圧、すなわち出力電圧は電源VccとグランドGNDとの
間で大きく変動し、トランジスタTr10 のドレイン電流
も出力端子To に接続される負荷により、「0」からト
ランジスタTr10 の最大ドレイン電流までの範囲内で大
きく変動する。
【0028】すると、入力差動対を構成するトランジス
タTr5,Tr6のドレイン電圧の決定要素には互いに相関
関係がなく、同トランジスタTr5,Tr6のドレイン・ソ
ース間電圧に差が生じ、ドレイン電流に差が生じ、ゲー
ト・ソース間電圧に差が生じる。
【0029】従って、入力信号Vin1 と出力信号Vout
との間にオフセット電圧が生じるという問題点がある。
また、トランジスタTr8とトランジスタTr10 のゲート
・ソース間電圧が等しくなるように負荷条件を調整すれ
ば、オフセット電圧を解消可能であるが、実使用時に
は、負荷変動を所定の条件内に納めることは困難であ
り、オフセット電圧を解消することはできない。
【0030】また、オフセット電圧は入力信号の変動に
対し一定ではないので、入力信号がリニアに変動して
も、出力信号がリニアには追従しない。従って、リニア
な入出力特性を得ることができないという問題点があ
る。
【0031】この発明の目的は、入出力間オフセット電
圧の発生を抑制し、リニアな入出力特性を備えた差動増
幅回路を提供することにある。
【0032】
【課題を解決するための手段】図1は、請求項1の原理
説明図である。すなわち、差動入力回路2は、第一及び
第二の入力トランジスタTr5, Tr6に入力される入力信
号Vin1 ,Vin2 の電位差を増幅して出力する。出力端
子To に第一及び第二の出力トランジスタTr26 ,Tr2
7 が接続される。前記第一及び第二の入力トランジスタ
Tr5, Tr6のドレイン電圧に基づいて、前記第一及び第
二の出力トランジスタTr26 ,Tr27 を動作させて、前
記出力端子電圧Vout を引き上げるプルアップ動作と、
前記出力端子電圧Vout を引き下げるプルダウン動作と
が行われる。前記第一の入力トランジスタTr5のドレイ
ンが前記第二の出力トランジスタTr27 のゲートに接続
される。差電圧検出回路3は、前記第一及び第二の入力
トランジスタTr5, Tr6のドレイン電圧の差に基づい
て、前記第一の出力トランジスタTr26 のドレイン電流
を制御して、第一及び第二の入力トランジスタTr5, T
r6のドレイン電圧を一致させるように動作する。
【0033】請求項2では、前記差電圧検出回路は、前
記第一及び第二の入力トランジスタのドレインの電位差
を増幅して出力する差動増幅回路で構成される。請求項
3では、前記第一の出力トランジスタは前記プルアップ
動作を行うとともに、前記第二の出力トランジスタは前
記プルダウン動作を行う構成とし、前記差電圧検出回路
は、前記第一の入力トランジスタのドレイン電圧が第二
の入力トランジスタのドレイン電圧より高いとき、第一
の出力トランジスタドレイン電流を減少させ、前記第一
の入力トランジスタのドレイン電圧が第二の入力トラン
ジスタのドレイン電圧より低いとき、第一の出力トラン
ジスタのドレイン電流を増大させるように動作する。
【0034】請求項4では、前記差電圧検出回路は、前
記第一の出力トランジスタのドレイン電流に基づいて前
記第二の出力トランジスタのドレイン電流を制御して、
該第二の出力トランジスタのゲート・ソース間電圧を制
御することにより、前記入力トランジスタのドレイン電
位を一致させる。
【0035】請求項5では、請求項1乃至4のいずれか
に記載の差動増幅回路の出力端子電圧が、前記第一及び
第二の入力トランジスタのいずれかに入力されて、オペ
アンプ回路が構成される。
【0036】請求項6では、差動入力回路は、第一及び
第二の入力トランジスタに入力される入力信号の電位差
を増幅して出力する。出力端子に第一及び第二の出力ト
ランジスタが接続される。前記第一及び第二の入力トラ
ンジスタのドレイン電流に基づいて、前記第一及び第二
の出力トランジスタが動作して、前記出力端子電圧を引
き上げるプルアップ動作と、前記出力端子電圧を引き下
げるプルダウン動作とが行われる。前記第一の入力トラ
ンジスタのドレインが前記第二の出力トランジスタのゲ
ートに接続される。差電流検出回路は、前記第一及び第
二の入力トランジスタのドレイン電流の差に基づいて、
前記第一の出力トランジスタのドレイン電流を制御し
て、第一及び第二の入力トランジスタのドレイン電流を
一致させるように動作する。
【0037】(作用)請求項1では、第一及び第二の入
力トランジスタTr5,Tr6のドレイン電圧に差が生じる
と、差電圧検出回路3により第一及び第二の入力トラン
ジスタTr5,Tr6のドレイン電圧が一致するように第一
の出力トランジスタTr26 のドレイン電流が制御され
る。
【0038】請求項2では、差動増幅回路で構成される
差電圧検出回路の動作により、第一及び第二の入力トラ
ンジスタのドレイン電圧が一致するように第一の出力ト
ランジスタのドレイン電流が制御される。
【0039】請求項3では、第一の入力トランジスタの
ドレイン電圧が第二の入力トランジスタのドレイン電圧
より高いとき、第一の出力トランジスタのゲート電圧が
上昇してドレイン電流が減少することにより、第一の入
力トランジスタのドレイン電位が低下し、前記第一の入
力トランジスタのドレイン電圧が第二の入力トランジス
タのドレイン電圧より低いとき、第一の出力トランジス
タのゲート電圧が低下してドレイン電流が増大すること
により、第一の入力トランジスタのドレイン電圧が上昇
する。
【0040】請求項4では、第一の入力トランジスタの
ドレイン電圧が第二の入力トランジスタのドレイン電圧
より高いとき、第一の出力トランジスタのドレイン電流
が減少して第二の出力トランジスタのゲート・ソース間
電圧が低下することにより、第一の入力トランジスタの
ドレイン電圧が低下し、前記第一の入力トランジスタの
ドレイン電圧が第二の入力トランジスタのドレイン電圧
より低いとき、第一の出力トランジスタのドレイン電流
が増大して第二の出力トランジスタのゲート・ソース間
電圧が上昇することにより、第一の入力トランジスタの
ドレイン電圧が上昇する。
【0041】請求項5では、出力端子電圧が第一及び第
二の入力トランジスタのいずれかに入力されて、オペア
ンプ回路が構成される。請求項6では、第一及び第二の
入力トランジスタのドレイン電流に差が生じると、差電
流検出回路により第一及び第二の入力トランジスタのド
レイン電流が一致するように第一の出力トランジスタの
ドレイン電流が制御される。
【0042】
【発明の実施の形態】図2は、この発明を具体化した一
実施の形態のオペアンプ回路を示す。トランジスタTr1
〜Tr8で構成される差動入力回路は前記従来例と同一構
成である。
【0043】前記トランジスタTr5,Tr7のドレインで
あるノードN2は、NチャネルMOSトランジスタTr2
1 のゲートに接続され、前記トランジスタTr6,Tr8の
ドレインであるノードN3は、NチャネルMOSトラン
ジスタTr22 のゲートに接続される。
【0044】前記トランジスタTr21 ,Tr22 のソース
は、NチャネルMOSトランジスタTr25 を介してグラ
ンドGNDに接続され、同トランジスタTr25 のゲート
は前記トランジスタTr1,Tr2のゲートに接続される。
従って、トランジスタTr25はトランジスタTr1,Tr2
と同一のドレイン電流を流す定電流源として動作する。
【0045】PチャネルMOSトランジスタTr23 ,T
r24 のソースは、電源Vccに接続され、ゲートは互いに
接続されるとともに、同トランジスタTr23 のドレイン
に接続される。そして、トランジスタTr23 のドレイン
が前記トランジスタTr21 のドレインに接続され、トラ
ンジスタTr24 のドレインがトランジスタTr22 のドレ
インに接続される。
【0046】従って、トランジスタTr21 〜Tr25 によ
り差動増幅回路が構成され、この差動増幅回路は、ノー
ドN2,N3の差電圧を検出する差電圧検出回路として
動作する。そして、ノードN2の電位がノードN3の電
位より高くなると、前記トランジスタTr22 ,Tr24 の
ドレインであるノードN4の電位が上昇し、ノードN2
の電位がノードN3の電位より低くなると、前記トラン
ジスタTr22 ,Tr24のドレインであるノードN4の電
位が低下する。
【0047】前記トランジスタTr22 ,Tr24 のドレイ
ンであるノードN4は、PチャネルMOSトランジスタ
で構成されるプルアップ側の出力トランジスタTr26 の
ゲートに接続され、同トランジスタTr26 のソースは電
源Vccに接続され、ドレインは出力端子To に接続され
る。
【0048】前記ノードN2は、NチャネルMOSトラ
ンジスタで構成されるプルダウン側の出力トランジスタ
Tr27 のゲートに接続され、同トランジスタTr27 のド
レインは出力端子To に接続され、ソースはグランドG
NDに接続される。
【0049】次に、上記のように構成されたオペアンプ
回路の動作を説明する。出力信号Vout が入力信号Vin
1 の電圧レベルに収束している状態から、入力信号Vin
1 の電圧レベルが上昇すると、トランジスタTr5のドレ
イン電流が減少して、トランジスタTr6のドレイン電流
より小さくなる。すると、ノードN2の電圧レベルが低
下し、トランジスタTr27 はオフされる。
【0050】このとき、ノードN3の電位はノードN2
の電位より高くなり、差電圧検出回路の動作に基づいて
ノードN4の電位が低下し、出力トランジスタTr26 が
オンされる。この結果、出力信号Vout の電圧レベルが
上昇する。
【0051】出力信号Vout が入力信号Vin1 の電圧レ
ベルに収束している状態から、入力信号Vin1 の電圧レ
ベルが低下すると、トランジスタTr5のドレイン電流が
増大して、トランジスタTr6のドレイン電流より大きく
なる。すると、ノードN2の電圧レベルが上昇し、トラ
ンジスタTr27 はオンされる。
【0052】このとき、ノードN3の電位はノードN2
の電位より低くなり、差電圧検出回路の動作に基づいて
ノードN4の電位が上昇し、出力トランジスタTr26 が
オフされる。この結果、出力信号Vout の電圧レベルが
低下する。
【0053】出力信号Vout が入力信号Vin1 の電圧レ
ベルに収束している状態で、トランジスタTr5,Tr6の
ドレイン電位、すなわちノードN2,N3に電位差が生
じていると、差電圧検出回路の動作によりその電位差が
解消される。
【0054】ノードN2の電位がノードN3の電位より
高い場合には、ノードN4の電位が上昇して、トランジ
スタTr26 からトランジスタTr27 に供給されるドレイ
ン電流が減少する。すると、トランジスタTr27 のドレ
イン電流が減少して、同トランジスタTr27 のゲート・
ソース間電圧が低下する。この結果、ノードN2の電位
が低下する。
【0055】ノードN2の電位がノードN3の電位より
低い場合には、ノードN4の電位が低下して、トランジ
スタTr26 からトランジスタTr27 に供給されるドレイ
ン電流が増大する。すると、トランジスタTr27 のドレ
イン電流が増大して、同トランジスタTr27 のゲート・
ソース間電圧が上昇する。この結果、ノードN2の電位
が上昇する。
【0056】このような動作により、ノードN2,N3
の電位は同一電位に収束する。すると、トランジスタT
r5,Tr6のドレイン電位が同一となることから、トラン
ジスタTr5,Tr6のソース・ドレイン間電圧及びドレイ
ン電流が同一となる。この結果、トランジスタTr5,T
r6のゲート・ソース間電圧が同一とすることができるの
で、入力信号Vin1 と出力信号Vout とのオフセット電
圧を解消することができる。また、オフセット電圧の解
消によりリニアな入出力特性を得ることができる。
【0057】なお、本発明は次に示す形態で実施するこ
ともできる。 ○トランジスタTr5,Tr6のドレイン電流の差を差電流
検出回路で検出し、その差電流検出回路の出力信号に基
づいて、出力トランジスタTr26 のドレイン電流を制御
する。 ○入力信号Vin1 , Vin2 が入力される差動入力回路
を、入力トランジスタがNチャネルMOSトランジスタ
で構成される差動回路とすること。 ○差電圧検出回路でプルダウン側の出力トランジスタの
ドレイン電流を制御して、プルアップ側の出力トランジ
スタのゲート・ソース間電圧を制御することにより、入
力トランジスタのドレイン電圧を一致させるようにする
こと。 ○プルアップ側及びプルダウン側出力トランジスタをと
もにNチャネルMOSトランジスタで構成し、プルアッ
プ側及びプルダウン側出力トランジスタの一方の出力ト
ランジスタのドレイン電流を差電圧検出回路で制御し
て、他方の出力トランジスタのゲート・ソース間電圧を
制御することにより、入力トランジスタのドレイン電圧
を一致させるようにすること。
【0058】
【発明の効果】以上詳述したように、この発明は入出力
間オフセット電圧の発生を抑制し、リニアな入出力特性
を備えた差動増幅回路を提供することができる。
【図面の簡単な説明】
【図1】 本発明の原理説明図である。
【図2】 一実施の形態を示す回路図である。
【図3】 第一の従来例を示す回路図である。
【図4】 第二の従来例を示す回路図である。
【符号の説明】
2 差動入力回路 3 差電圧検出回路 Tr5,Tr6 第一及び第二の入力トランジスタ Vin1 ,Vin2 入力信号 To 出力端子 Tr26 第一の出力トランジスタ Tr27 第二の出力トランジスタ Vout 出力端子電圧

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 第一及び第二の入力トランジスタに入力
    される入力信号の電位差を増幅して出力する差動入力回
    路を備え、 出力端子に第一及び第二の出力トランジスタを接続し、 前記第一及び第二の入力トランジスタのドレイン電圧に
    基づいて、前記第一及び第二の出力トランジスタを動作
    させて、前記出力端子電圧を引き上げるプルアップ動作
    と、前記出力端子電圧を引き下げるプルダウン動作とを
    行う差動増幅回路であって、 前記第一の入力トランジスタのドレインを前記第二の出
    力トランジスタのゲートに接続し、 前記第一及び第二の入力トランジスタのドレイン電圧の
    差に基づいて、前記第一の出力トランジスタのドレイン
    電流を制御して、第一及び第二の入力トランジスタのド
    レイン電圧を一致させるように動作する差電圧検出回路
    を備えたことを特徴とする差動増幅回路。
  2. 【請求項2】 前記差電圧検出回路は、前記第一及び第
    二の入力トランジスタのドレインの電位差を増幅して出
    力する差動増幅回路で構成したことを特徴とする請求項
    1記載の差動増幅回路。
  3. 【請求項3】 前記第一の出力トランジスタは前記プル
    アップ動作を行うとともに、前記第二の出力トランジス
    タは前記プルダウン動作を行う構成とし、前記差電圧検
    出回路は、前記第一の入力トランジスタのドレイン電圧
    が第二の入力トランジスタのドレイン電圧より高いと
    き、第一の出力トランジスタドレイン電流を減少させ、
    前記第一の入力トランジスタのドレイン電圧が第二の入
    力トランジスタのドレイン電圧より低いとき、第一の出
    力トランジスタのドレイン電流を増大させるように動作
    することを特徴とする請求項1乃至2のいずれかに記載
    の差動増幅回路。
  4. 【請求項4】 前記差電圧検出回路は、前記第一の出力
    トランジスタのドレイン電流に基づいて前記第二の出力
    トランジスタのドレイン電流を制御して、該第二の出力
    トランジスタのゲート・ソース間電圧を制御することに
    より、前記入力トランジスタのドレイン電位を一致させ
    ることを特徴とする請求項3記載の差動増幅回路。
  5. 【請求項5】 請求項1乃至4のいずれかに記載の差動
    増幅回路の出力端子電圧を、前記第一及び第二の入力ト
    ランジスタのいずれかに入力したことを特徴とするオペ
    アンプ回路。
  6. 【請求項6】 第一及び第二の入力トランジスタに入力
    される入力信号の電位差を増幅して出力する差動入力回
    路を備え、 出力端子に第一及び第二の出力トランジスタを接続し、 前記第一及び第二の入力トランジスタのドレイン電流に
    基づいて、前記第一及び第二の出力トランジスタを動作
    させて、前記出力端子電圧を引き上げるプルアップ動作
    と、前記出力端子電圧を引き下げるプルダウン動作とを
    行う差動増幅回路であって、 前記第一の入力トランジスタのドレインを前記第二の出
    力トランジスタのゲートに接続し、 前記第一及び第二の入力トランジスタのドレイン電流の
    差に基づいて、前記第一の出力トランジスタのドレイン
    電流を制御して、第一及び第二の入力トランジスタのド
    レイン電流を一致させるように動作する差電流検出回路
    を備えたことを特徴とする差動増幅回路。
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