JP4319339B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、主として無線通信に用いられる送受信用半導体装置に関する。
【０００２】
【従来の技術】
図５に、差動低雑音増幅器内蔵のデュアルバンド無線送受信用半導体集積回路（以下、送受信ICと称す。）を適用した端末機器の構成例を示す。
【０００３】
送受信ＩＣ５０１はデュアルバンドの高周波部の回路と周波数変換回路を合わせて、１チップに内蔵したものである。該ＩＣは後段のベースバンドＩＣ５１５に接続される。ベースバンドＩＣは信号をＡ／Ｄ、Ｄ／Ａ変換し、またデジタル信号処理を行う。送受信ＩＣ５０１の送受信部は、低周波数バンド差動低雑音増幅器５０２ａ、低周波数バンド受信ミキサ５０３ａ、及び高周波数バンド差動低雑音増幅器５０２ｂ、高周波数バンド受信ミキサ５０３ｂ、ローパスフィルタ５０４、可変利得増幅器５０５、変調器５０７、オフセットＰＬＬ５０８から構成されている。また、周波数変換に必要な高周波局部発振信号は高周波数シンセサイザ５０９と外付けの局部発振器５１０、デバイダ５１１から供給する。同様に、低周波局部発振信号は低周波数シンセサイザ５１２、局部発振器５１３、デバイダ５１４から供給する。低雑音増幅器を差動構成とすることにより、外付け部品のトランスフォーマを用いて行われていたシングル−差動変換が不要となった。このため、外付け部品の個数低減が可能となる。
【０００４】
差動低雑音増幅器は、同じ構成を持った２つの単位増幅器から構成され、位相が逆相である２つの高周波信号を入力して差動増幅する。
【０００５】
差動低雑音増幅器を内蔵した送受信ＩＣの一例に、ＩＳＳＣＣ２０００でInfineon社が発表した「A RF Transceiver for Digital Wireless Communication in a 25GHz Si Bipolar Technology」がある。論文によればDECT(Digital Enhanced Cordless Telecommunication)向けの送受信ＩＣである。受信系の低雑音増幅器は差動構成であるが、信号ラインやグランドライン、ピン配置等は不明である。また、使用しているパッケージはＴＳＳＯＰ３８ピンである。
【０００６】
差動増幅器のみをＩＣ化した代表例として、ｐｈｉｌｉｐｓ社 の衛星ＴＶ受信機用のＩＦ帯利得制御増幅器、ＴＤＡ８０１１Ｔがある。図７にピン配置と回路ブロックを示す。回路は差動構成で、パッケージピンＩＦI１とＩＦI２より入力し、ＩＦＯ１とＩＦＯ２から出力する。グランドピンは１ピンである。別の例として、ＮＥＣ社の１．６ＧＨｚ帯差動型広帯域増幅器、μＰＣ２７２６Ｔがある。図８にピン配置と回路図を示す。ｉｎ１とｉｎ２から入力し、ｏｕｔ１とｏｕｔ２から出力するものである。
【０００７】
本発明が課題とするような、差動増幅器の単位増幅器それぞれにグランドピンを有する差動増幅器は、上記以外のＩＣメーカでも見当たらなかった。
【０００８】
【発明が解決しようとする課題】
本発明の課題は、図５、また図７及び８に示すような低雑音増幅器などの差動構成の増幅器利得を改善することにある。以下、図６で高周波増幅器の利得低下をもたらす要因を述べる。図６は、増幅器ＩＣチップをパッケージに実装した場合の、増幅器の相互コンダクタンスＧｍを表す等価回路である。トランジスタ６０１は増幅器本体のトランジスタである。高周波信号は６０２のベースから入力する。また、適当なバイアス電圧を与えることによりコレクタ電流ｉｃが流れる。トランジスタ６０１のエミッタにはボンディングワイヤとピンによるインピーダンスＺｅが加わる。このインピーダンスにより、式６０１に示すように増幅器全体のＧｍは、トランジスタ６０１がもつ相互コンダクタンスｇｍよりも低下する。そのため高利得を要する増幅器では、さらにグラントピンを増やし、Ｚｅを並列に接続する。これにより、ボンディングワイヤとピンのインダクタンス成分を低減することが可能となる。
【０００９】
【表１】
Figure 0004319339
【００１０】
表１は、単位増幅器の電源線に接続するリードピン（以下、グランドピンと称す。）を２本有する場合の、パッケージのピン配置、その時の等価回路、及びインダクタンス成分を示している。表の上段は、図１ａに記載の第１の単位増幅器１０１のグランドピンを隣同士に配置した場合である。具体的な回路を用いた説明は実施例で後述するが、増幅器の入力ピンＩＮ１とグランドピンＧ１、Ｇ２は第１の単位増幅器１０１のピンである。ＩＮ２、Ｇ３、Ｇ４は単位増幅器１０１と対を成している第２の単位増幅器１０６のピンである。Ｌはボンディングワイヤとピンによるインダクタンスを示す。ＩＣのピン間は極めて狭いため、ピン間にトランス結合があり、これを相互インダクタンスＭで表す。このピン配置において、隣合うグランドピンの電圧は同相である。そのため、表から明らかなように、グランドを２ピンとしてもインダクタンス成分は半分にならない。単一ピンと比較すると一般には７０％程度である。
【００１１】
次に、単位増幅器のグランドが１ピン構成の場合を述べる。図１ｂにその回路を示す。これは、図１ａの単位増幅器１０１と１０６のグランドピンがＧ１とＧ３だけとなったものである。図１ｂの回路において、第１の単位増幅器１０１のトランジスタ１０２のベースに正の電圧が入力するとコレクタ電流が増し、負荷抵抗１０５で電圧降下する。そこで、コレクタ電圧は減少し、入力信号と出力信号は逆相関係となる。第２の単位増幅器１０６も同様であるが、入力信号が逆相であるため、１０１と１０６の回路動作は逆相となる。
【００１２】
【表２】
Figure 0004319339
【００１３】
表２に、単位増幅器のグランドピンが一本の場合におけるパッケージのピン配置と、その時のトランジスタのエミッタのインピーダンスを示す。表の上段は図１ｂに記載の第１の単位増幅器１０１のグランドピンＧ１と、第２の単位増幅器１０６の入力ピンＩＮ２を隣同士に配置した場合である。この場合、ピン同士は同相となる。そこで、トランジスタのエミッタにつくインピーダンスが大きくなり、増幅器全体のＧｍが減少し利得が低下する。
【００１４】
【課題を解決するための手段】
上記の課題を解決し、利得を向上するために、単位増幅器の電源線に接続するリードピン（以下、グランドピンと称す。）を２本有する差動増幅器では、第１の単位増幅器のグランドピンは、第２の単位増幅器のグランドピンのそれぞれに１対１に隣接する配置とする。表１の下段は課題を解決するためのピン配置である。この場合、差動信号のため隣合うピン電圧は逆相となる。表中の等価回路であらわされるように、トータルインダクタンスは、ボンディングワイヤ、及びピンインダクタンスの半分以下となる。
【００１５】
また、グランドピンが１ピンの場合は、グランドピンは、入力線に接続するリードピン（以下、入力ピンと称す。）に互いに隣接した配置とする。
【００１６】
表２の下段が課題を解決するためのピン配置である。表の上下のインピーダンス式の比較から明らかなように、同じ増幅器の入力ピンとグランドピンを隣同士とすれば、信号が逆相となるため、トランジスタのエミッタにつくインピーダンスは小さい。
【００１７】
【発明の実施の形態】
以下、本発明の実施例の回路図を図１ａと、図１ｂに示す。各図の１００は図５の送受信ＩＣ、５０１に適用するものである。具体的には、図１ａの１００が図５の高周波バンド低雑音増幅器５０２ｂに相当し、図１ｂの１００が図５の低周波バンド低雑音増幅器５０２ａに相当する。
【００１８】
図１ａにおいて、第１の単位増幅器１０１は、トランジスタ１０２、バイアス抵抗１０３、負荷抵抗１０５からなる。また、増幅器１０１にバイアスを供給するバイアス電流供給回路１０４がある。パッケージのピンは、高周波信号入力ピンＩＮ１と、エミッタから２本のグランドピンＧ１、Ｇ２である。増幅器１０１と対を成す第２の単位増幅器１０６も同一構成にて、トランジスタ１０７、バイアス抵抗１０８、負荷抵抗１１０からなる。また１０４と同様の回路構成で、バイアス電流供給回路１０９も設けられている。ピンも同様であり、入力ピンＩＮ２、グランドピンＧ３、Ｇ４を有する。電源とグランドピンは、増幅器の電源Ｖｃｃとバイアス回路の電源ＢＶｃｃ、及びバイアス回路のグランドＢＧＮＤである。単位増幅器のグランドピンが１本の差動増幅器でも、ピン数が少なくなること以外は回路構成は同じである。
【００１９】
次に、増幅器の動作を以下に示す。まず、高周波信号はアンテナ１１１から入力する。バンドパスフィルタ１１２は帯域外不要波を取り除き、差動信号に変換する。低雑音増幅器の整合回路１１３、１１４はインピーダンス整合をとり、ピンＩＮ１、ＩＮ２を経て差動信号をＩＣ内部の差動低雑音増幅器へ送る。バイアス回路１０４、１０９は温度、電源変動に対し安定なバイアス電流を生成し、トランジスタ１０２と１０７の動作点を決めるものである。バイアス電流量は２つの回路とも同じである。バイアス抵抗１０３、１０８は上記バイアス電流を電圧に変換する。これにより、トランジスタ１０２、１０７に適切なバイアス電圧が供給され、直流コレクタ電流が流れてトランジスタの動作点が決まる。これにより、それぞれのトランジスタは差動入力信号の増幅動作を行う。増幅された高周波信号は、負荷抵抗１０５、１１０で電圧に変換され、後段の受信ミキサ１１５へ送られる。
【００２０】
このような構成の差動低雑音増幅器において、表１の下段に示すピン配置を行う。すなわち、第１の単位増幅器１０１のグランドピンは、第２の単位増幅器１０６のグランドピンのそれぞれに１対１に隣接する配置とする。これにより、トータルインダクタンスは、ボンディングワイヤ、及びピンインダクタンスの半分以下となる。この結果、式６０１に示したように、回路の相互コンダクタンスＧｍが上がり、利得は向上する。
【００２１】
【表３】
Figure 0004319339
【００２２】
表３のＮｏ.１及びＮｏ.２に、表１に示すグランドピン配置における、回路特性解析結果を示す。表３のＮｏ.３は、Ｎｏ.２の変形例である。表３のＮｏ.２及びＮｏ.３が本発明を実現するピン配置例である。
【００２３】
次に、図１ｂについて説明する。回路は、グランドピンが１ピンとなる以外図１ａと同じでであるので、動作の説明は省略する。このような回路において、表２の下段に示すピン配置を行う。すなわち、グランドピンは入力ピンに互いに隣接した配置とする。これにより、増幅器のトランジスタのエミッタにつくインピーダンスが小さくなる。その結果、回路の相互コンダクタンスが改善し利得を向上する。
【００２４】
【表４】
Figure 0004319339
【００２５】
表４のＮｏ.２が本発明を実現するピン配置例である。
【００２６】
表３、４で示した回路解析には高周波シミュレータＨＳＰＩＣＥを用いた。解析した増幅器には０．３５μｍプロセスのバイポーラトランジスタを用いた。また、電源電圧２.８Ｖでトランジスタ１０２、１０７にそれぞれ６ｍＡの直流電流を流し動作させた。図２は、パッケージ一部のピン間の結合状態を示す図である。２０１はパッケージの一部を示し、２０２はパッケージのピンを示す。ｋは相互インダクタンス量を決める結合係数である。相互インダクタンスは、ある一つのピンから３つ先のピンまで作用するとし、その距離に応じて結合係数を０．４、０．２７、０．２、０．１３と変化させた。結合係数はＱＦＰ（Ｑｕａｄｒａｔｕｒｅ Ｆｌａｔ Ｐａｃｋａｇｅ）５６ピン相当のものを想定した。表３において、本発明によれば、利得は１．５〜１．７ｄＢの向上を示している。表４についても同様に１.１ｄＢの利得向上がある。
【００２７】
増幅器レイアウトは、インダクタンス成分を低減するために、増幅器トランジスタのエミッタのパッケージ外ピン先端からパッドまでの距離が最短となる位置に低雑音増幅器の回路を設けることが望ましい。図３にその一例を示す。図３は、図５で述べたデュアルバンド送受信ＩＣを例としている。３０１が本発明を適用した送受信ＩＣのチップである。３０２が送受信ＩＣを封印するＱＦＰ５６ピンである。３０３はパッケージのチップ接着面、３０４はパッケージ支持材である。３０５が本発明を適用した高周波数バンド差動低雑音増幅器５０２ｂのレイアウト場所である。また、３１５が低周波数バンド差動低雑音増幅器５０２ａをレイアウトした場所である。
【００２８】
３０６、３１０は図１ａのトランジスタ１０２のグランドピン、３０７、３１１はトランジスタ１０７のグランドピン、３０８、３０９はそれぞれ、低雑音差動増幅器１０１と１０６の入力ピンである。３１２は高周波数バンド低雑音増幅器５０２ｂの電源ピンである。
【００２９】
低周波数バンド低雑音増幅器５０２ａも同様に、３１７は図１ｂのトランジスタ１０２のグランドピン、３２０はトランジスタ１０７のグランドピン、３１８、３１９はそれぞれ、低雑音差動増幅器１０１と１０６の入力ピンである。３１６は低周波数バンド低雑音増幅器５０２ａの電源ピンである。３２１はバイアス回路の電源ピン、３２２はバイアス回路のグランドピンである。バイアス回路のピンは、低周波低雑音増幅器と高周波低雑音増幅器で共有している。３２３はチップ上の各パッドから上記に示したリードピンにつけたボンディングワイヤである。
【００３０】
図に示すように、増幅器はチップ端面の中央付近に配置され、ボンディングされる。この様にするとパッドとピン間のボンディングワイヤが短くなる。この実施例では、デュアルバンドを想定しているため、発明を適用した増幅器のピンは、中央から下端までに割当てている。しかし、グランドピン３０６と３０７は中央部のピンに割当てた。そのため、インダクタンス成分は増幅器をチップの隅に配置するよりも低減する。
【００３１】
ここまでは、増幅器を有するＬＳＩについて述べたが、本発明は増幅器のみからなるＩＣでも適用することができる。この場合の例を図４に示す。４０１が本発明を適用した差動増幅器ＩＣのチップである。４０２が差動増幅器ＩＣを封印するパッケージＴＳＳＯＰ１２ピンである。４０３はパッケージのチップ接着面、４０４はパッケージ支持材である。４０５、４０９はトランジスタ１０２のグランドピン、４０６、４１０はトランジスタ１０７のグランドピン、４０７、４０８はそれぞれ、差動増幅器１０１と１０６の入力ピンである。４１１はバイアス回路の電源ピン、４１２はバイアス回路のグランドピン、４１３、４１４は差動増幅器の出力ピン、４１５は差動増幅器の電源ピンである。４１６はチップ上の各パッドから上記に示したリードピンにつけたボンディングワイヤである。
【００３２】
図の様にパッケージ中央に対し線対称にピンを配置すれば、増幅器トランジスタのエミッタのパッケージ外ピン先端からパッドまでの距離が最短となる。また、低雑音差動増幅器はパッケージの電気的影響も含めて完全対称回路となる。このため、より差動性特性のよいＩＣが期待できる。
【００３３】
図３、４は表３のＮｏ．２で示したピン配置に準拠したが、表３のＮｏ.３で示すピン配置に準拠することも可能である。
【００３４】
なお、実施例は低雑音増幅器を例にとり説明したが、本発明は増幅器のグランドピンの配置に関するものである。従って、図１ａに示したような差動構成の汎用的な増幅器に適用できる。
【００３５】
【発明の効果】
本発明は、差動増幅器において、単位増幅器２本有する差動増幅器では、第１の単位増幅器のグランドピンは、第２の単位増幅器のグランドピンのそれぞれに１対１に隣接する配置とする。これにより、トランジスタのエミッタにつくインダクタンスを単一のグランドピンより半分以下とする。この結果、トランジスタエミッタにつくインピーダンスを低減でき、増幅器の利得は向上する。また、単位増幅器が１本のグランドピンを持つ場合は、グランドピンは入力ピンに互いに隣接した配置とする。これにより、上記と同様にインピーダンスを下げることができ、利得が向上する。
【００３６】
また、送受信ＩＣのような大規模ＩＣに適用する場合には、増幅器トランジスタのエミッタのパッケージ外ピン先端からパッドまでの距離が最短となる位置に低雑音増幅器の回路を設けるレイアウトと組合せることにより、一層のインダクタンス低減を実現することが出来る。
【００３７】
さらに、差動増幅器のみのＩＣでは、本発明に以下の２点を加えることにより利得向上と、パッケージの影響も含めた対称差動増幅器とすることが出来る。第一に、増幅器トランジスタのエミッタのパッケージ外ピン先端からパッドまでの距離が最短となる位置に低雑音増幅器の回路を設ける。第二に、パッケージに対し対称のピン配置とする。
【図面の簡単な説明】
【図１】本発明の実施例の回路図。
【図２】パッケージのピン間の結合状態を示す図。
【図３】本発明をデュアルバンド送受信ＩＣに適用したときのパッケージへの実装例。
【図４】本発明を差動増幅器ＩＣに適用したときのパッケージ実装例。
【図５】デュアルバンド無線送受信用半導体集積回路の構成。
【図６】増幅器の相互コンダクタンスを表す等価回路。
【図７】ｐｉｌｉｐｓ社ＴＤＡ８０１１Ｔのピン配置。
【図８】ＮＥＣ社μＰＣ２７２６Ｔのピン配置。
【符号の説明】
１０１…差動増幅器をなす第１の単位増幅器
１０６…差動増幅器をなす第２の単位増幅器
１０２、１０７…トランジスタ
１０３、１０８…バイアス抵抗
１０４、１０９…バイアス電流供給回路
１０５、１１０…負荷抵抗
１１１…アンテナ
１１２…バンドパスフィルタ
１１３、１１４…低雑音増幅器の整合回路
１１５…受信ミキサ
２０１…パッケージの一部
２０２…ピン
３０１…本発明を適用した送受信ＩＣのチップである。
３０２…送受信ＩＣを封印するＱＦＰ５６ピンである。
３０３、３０３…パッケージのチップ実装面、
３０４、３０４…パッケージ支持材である。
３０５…高周波数バンド差動低雑音増幅器５０２ｂのレイアウト場所
３０６、３０７、３１０、３１１、３１７、３１９、４０５、４０６、４０９、４１０…グランドピン
３０８、３０９、３１８、３１９、４０７、４０８…差動増幅器の入力ピン
３１２、３１６、４１５…差動低雑音増幅器の電源ピン
３１５…低周波数バンド差動低雑音増幅器５０２ａのレイアウト場所
３２１、４１１…バイアス回路の電源ピン
３２２、４１２…バイアス回路のグランドピン
３２３、４１６…ボンディングワイヤ
４０１…本発明を適用した差動増幅器ＩＣのチップ
４０２…パッケージＴＳＯＰ１２ピン
４１３、４１４…差動増幅器の出力ピン
５０１…送受信ＩＣ
５０２ａ…低周波数バンド差動低雑音増幅器
５０２ｂ…高周波数バンド差動低雑音増幅器
５０３ａ…低周波数バンド受信ミキサ
５０３ｂ…高周波数バンド受信ミキサ
５０４…ローパスフィルタ
５０５…可変利得増幅器
５０７…変調器
５０８…オフセットＰＬＬ
５０９…高周波数シンセサイザ
５１０、５１３…局部発信器
５１１、５１４…デバイダ
５１２…低周波数シンセサイザ
５１５…ベースバンドＩＣ。

Claims (14)

  1. 半導体回路チップと、該半導体回路チップに接続される複数のグランドピンと、該半導体回路チップを封止するパッケージとを有し、上記半導体回路チップには２つの単位増幅器が形成され、該２つの単位増幅器は１つの差動増幅器を形成し、
    該２つの単位増幅器の第１の単位増幅器の第１の電源線は上記複数のグランドピンの少なくとも２本に接続され、
    該２つの単位増幅器の第２の単位増幅器の第１の電源線は上記複数のグランドピンの少なくとも２本に接続され、
    上記第１の単位増幅器の第１の電源線に接続されるグランドピンのそれぞれは上記第２の単位増幅器の第１の電源線に接続されるグランドピンのそれぞれに１対１に隣接する配置とされたことを特徴とする半導体装置。
  2. 差動増幅器を有する半導体回路チップと、該半導体回路チップに接続される複数のグランドピンと、上記半導体回路チップを封止するパッケージとを有し、
    上記差動増幅器は対を成す２つの単位増幅器を有し、各単位増幅器の第１の電源線は上記グランドピンの１本に接続され、
    上記２つの単位増幅器のそれぞれについて、上記第１の電源線に接続されるグランドピンと入力線に接続される入力ピンとは互いに隣接して配置されることを特徴とする半導体装置。
  3. 請求項１又は２において、上記パッケージの一辺の中央から線対称に上記２つの単位増幅器の第１の電源線に接続されるグランドピン及び入力ピンを配置することを特徴とする半導体装置。
  4. 請求項１乃至３の何れかにおいて、上記２つの単位増幅器は、該２つの単位増幅器の第１の電源線に接続されるパッドから上記パッケージの外部に突出したピン先端までの距離が最短となるチップ上の位置に配置されたことを特徴とする半導体装置。
  5. 請求項１乃至４の何れかにおいて、上記２つの単位増幅器の各単位増幅器は、上記第１の電源線に接続されるトランジスタと、第２の電源線と、負荷とを有し、
    上記負荷は上記トランジスタと上記第２の電源線との間に接続されることを特徴とする半導体装置。
  6. 請求項５において、上記２つの単位増幅器の上記第２の電源線は、共通の１つの電源ピンに接続されることを特徴とする半導体装置。
  7. アンテナからの受信信号と局部発振器からの信号とをミキシングする受信ミキサと上記アンテナとの間に設けられた差動低雑音増幅器と、該差動低雑音増幅器に接続される複数のグランドピンとを有し、
    該差動低雑音増幅器は、互いに位相が逆相であって、かつ、実質的に同一周波数帯である信号が入力される２つの単位増幅器を有し、
    上記２つの単位増幅器の第１の電源線は互いに異なるグランドピンに接続されて成る無線送受信用の半導体装置であって、
    上記２つの単位増幅器の第１の電源線に接続されるグランドピンは互いに隣接することを特徴とする無線送受信用の半導体装置。
  8. アンテナからの受信信号と局部発振器からの信号とをミキシングする受信ミキサと上記アンテナとの間に設けられた差動低雑音増幅器と、該差動低雑音増幅器に接続される複数のグランドピンとを有し、
    該差動低雑音増幅器は、互いに位相が逆相であって、かつ、実質的に同一周波数帯である信号が入力される２つの単位増幅器を有し、
    上記２つの単位増幅器の第１の電源線は互いに異なるグランドピンに接続されて成る無線送受信用の半導体装置であって、
    上記２つの単位増幅器のそれぞれについて、上記第１の電源線に接続されるグランドピンと入力線に接続される入力ピンとは互いに隣接することを特徴とする無線送受信用の半導体装置。
  9. アンテナからの受信信号と局部発振器からの信号とをミキシングする受信ミキサと上記アンテナとの間に設けられた差動低雑音増幅器と、該差動低雑音増幅器に接続される複数のグランドピンとを有し、
    該差動低雑音増幅器は、互いに位相が逆相であって、かつ、実質的に同一周波数帯である信号が入力される２つの単位増幅器を有し、
    上記２つの単位増幅器の第１の電源線は互いに異なるグランドピンに接続されて成る無線送受信用の半導体装置であって、
    上記２つの単位増幅器の第１の電源線はそれぞれ複数のグランドピンに接続され、
    上記２つの単位増幅器のそれぞれについて、上記第１の電源線に接続される上記複数のグランドピンのいずれか１つと入力線に接続される入力ピンとは互いに隣接することを特徴とする無線送受信用の半導体装置。
    ることを特徴とする無線送受信用の半導体装置。
  10. 請求項７乃至９の何れかにおいて、上記２つの単位増幅器の一方の単位増幅器の第１の電源線に接続される複数のグランドピンのそれぞれは他方の単位増幅器の第１の電源線に接続される複数のグランドピンのそれぞれに１対１に隣接する配置とされたことを特徴とする半導体装置。
  11. 請求項７乃至１０の何れかにおいて、上記パッケージの一辺の中央から線対称に上記２つの単位増幅器の第１の電源線に接続されるグランドピン及び入力ピンを配置することを特徴とする半導体装置。
  12. 請求項７乃至１１の何れかにおいて、上記２つの単位増幅器は、該２つの単位増幅器の第１の電源線に接続されるパッドから上記パッケージの外部に突出したピン先端までの距離が最短となるチップ上の位置に配置されたことを特徴とする半導体装置。
  13. 請求項７乃至１２の何れかにおいて、上記２つの単位増幅器の各単位増幅器は、上記第１の電源線に接続されるトランジスタと、第２の電源線と、負荷とを有し、上記負荷は上記トランジスタと上記第２の電源線との間に接続されることを特徴とする半導体装置。
  14. 請求項１３において、上記２つの単位増幅器の上記第２の電源線は、共通の１つの電源ピンに接続されることを特徴とする半導体装置。
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