JPH11163644A - 差動増幅回路の出力回路 - Google Patents
差動増幅回路の出力回路Info
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- JPH11163644A JPH11163644A JP9324515A JP32451597A JPH11163644A JP H11163644 A JPH11163644 A JP H11163644A JP 9324515 A JP9324515 A JP 9324515A JP 32451597 A JP32451597 A JP 32451597A JP H11163644 A JPH11163644 A JP H11163644A
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- transistor
- output
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
Abstract
(57)【要約】
【課題】出力素子の能力を最大限に発揮させて負荷駆動
能力を十分に確保しながら、消費電力の低減を図り得る
差動増幅回路の出力回路を提供する。 【解決手段】差動入力回路１１の出力信号に基づいて、
第一の出力トランジスタＴr29 を動作させて出力端子Ｔ
o からソース電流を吐出するプルアップ動作と、第二の
出力トランジスタＴr30 を動作させて出力端子Ｔo から
シンク電流を吸入するプルダウン動作とが行われる。ゲ
ート電位制御回路１２は、差動入力回路１１の出力信号
に基づいてプルアップ動作を行うとき、第一の出力トラ
ンジスタＴr29 をオンさせるゲート電位を低電位側電源
レベルとし、プルダウン動作を行うとき、第二の出力ト
ランジスタＴr30 をオンさせるゲート電位を高電位側電
源レベルとする。
能力を十分に確保しながら、消費電力の低減を図り得る
差動増幅回路の出力回路を提供する。 【解決手段】差動入力回路１１の出力信号に基づいて、
第一の出力トランジスタＴr29 を動作させて出力端子Ｔ
o からソース電流を吐出するプルアップ動作と、第二の
出力トランジスタＴr30 を動作させて出力端子Ｔo から
シンク電流を吸入するプルダウン動作とが行われる。ゲ
ート電位制御回路１２は、差動入力回路１１の出力信号
に基づいてプルアップ動作を行うとき、第一の出力トラ
ンジスタＴr29 をオンさせるゲート電位を低電位側電源
レベルとし、プルダウン動作を行うとき、第二の出力ト
ランジスタＴr30 をオンさせるゲート電位を高電位側電
源レベルとする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置の出力回路に関するものである。半導体集積回路装
置には、基本動作回路としてコンパレータ回路及びオペ
アンプ回路が広く使用されている。半導体集積回路装置
の高集積化及び低消費電力化にともない、これらの基本
動作回路の諸特性の向上が益々必要となっている。
装置の出力回路に関するものである。半導体集積回路装
置には、基本動作回路としてコンパレータ回路及びオペ
アンプ回路が広く使用されている。半導体集積回路装置
の高集積化及び低消費電力化にともない、これらの基本
動作回路の諸特性の向上が益々必要となっている。
【０００２】
【従来の技術】ＭＯＳトランジスタで構成されるコンパ
レータ回路の第一の従来例を図７に示す。ＰチャネルＭ
ＯＳトランジスタＴr1，Ｔr2のソースは電源Ｖcc（高電
位側電源）に接続され、ゲートは互いに接続されるとと
もに、前記トランジスタＴr1のドレインに接続される。
レータ回路の第一の従来例を図７に示す。ＰチャネルＭ
ＯＳトランジスタＴr1，Ｔr2のソースは電源Ｖcc（高電
位側電源）に接続され、ゲートは互いに接続されるとと
もに、前記トランジスタＴr1のドレインに接続される。
【０００３】前記トランジスタＴr1のドレインは、電流
源１に接続される。従って、前記トランジスタＴr1，Ｔ
r2によりカレントミラー回路が構成され、同トランジス
タＴr2は定電流源として動作して、電流源１に流れる電
流と等しいドレイン電流が流れる。
源１に接続される。従って、前記トランジスタＴr1，Ｔ
r2によりカレントミラー回路が構成され、同トランジス
タＴr2は定電流源として動作して、電流源１に流れる電
流と等しいドレイン電流が流れる。
【０００４】前記トランジスタＴr2のドレインは、Ｐチ
ャネルＭＯＳトランジスタＴr3，Ｔr4のソースに接続さ
れる。前記トランジスタＴr3のドレインであるノードＮ
１は、ＮチャネルＭＯＳトランジスタＴr5のドレインに
接続され、同トランジスタＴr5のソースはグランドＧＮ
Ｄ（低電位側電源）に接続される。
ャネルＭＯＳトランジスタＴr3，Ｔr4のソースに接続さ
れる。前記トランジスタＴr3のドレインであるノードＮ
１は、ＮチャネルＭＯＳトランジスタＴr5のドレインに
接続され、同トランジスタＴr5のソースはグランドＧＮ
Ｄ（低電位側電源）に接続される。
【０００５】前記トランジスタＴr4のドレインは、Ｎチ
ャネルＭＯＳトランジスタＴr6のドレイン及びトランジ
スタＴr5，Ｔr6のゲートに接続され、同トランジスタＴ
r6のソースはグランドＧＮＤに接続される。
ャネルＭＯＳトランジスタＴr6のドレイン及びトランジ
スタＴr5，Ｔr6のゲートに接続され、同トランジスタＴ
r6のソースはグランドＧＮＤに接続される。
【０００６】前記トランジスタＴr3，Ｔr4のゲートには
入力信号Ｖin1 ，Ｖin2 が入力される。従って、トラン
ジスタＴr3〜Ｔr6はトランジスタＴr2から供給される定
電流に基づいて活性化する差動入力回路を構成する。
入力信号Ｖin1 ，Ｖin2 が入力される。従って、トラン
ジスタＴr3〜Ｔr6はトランジスタＴr2から供給される定
電流に基づいて活性化する差動入力回路を構成する。
【０００７】前記ノードＮ１は、ＮチャネルＭＯＳトラ
ンジスタＴr7のゲートに入力され、同トランジスタＴr7
のドレインは抵抗Ｒを介して電源Ｖccに接続され、ソー
スはグランドＧＮＤに接続される。そして、トランジス
タＴr7のドレインが出力端子Ｔｏに接続され、その出力
端子Ｔｏから出力信号Ｖout が出力される。
ンジスタＴr7のゲートに入力され、同トランジスタＴr7
のドレインは抵抗Ｒを介して電源Ｖccに接続され、ソー
スはグランドＧＮＤに接続される。そして、トランジス
タＴr7のドレインが出力端子Ｔｏに接続され、その出力
端子Ｔｏから出力信号Ｖout が出力される。
【０００８】このように構成されたコンパレータ回路で
は、入力信号Ｖin1 が入力信号Ｖin2 より高レベルとな
ると、ノードＮ１がグランドＧＮＤレベル近傍まで低下
して、トランジスタＴr7がオフされる。すると、出力端
子ＴｏからＨレベルの出力信号Ｖout が出力される。
は、入力信号Ｖin1 が入力信号Ｖin2 より高レベルとな
ると、ノードＮ１がグランドＧＮＤレベル近傍まで低下
して、トランジスタＴr7がオフされる。すると、出力端
子ＴｏからＨレベルの出力信号Ｖout が出力される。
【０００９】また、入力信号Ｖin1 が入力信号Ｖin2 よ
り低レベルとなると、ノードＮ１の電位が上昇して、ト
ランジスタＴr7がオンされる。すると、抵抗Ｒにはトラ
ンジスタＴr7のドレイン電流が流れ、出力端子Ｔｏから
ＬレベルすなわちほぼグランドＧＮＤレベルの出力信号
Ｖout が出力される。
り低レベルとなると、ノードＮ１の電位が上昇して、ト
ランジスタＴr7がオンされる。すると、抵抗Ｒにはトラ
ンジスタＴr7のドレイン電流が流れ、出力端子Ｔｏから
ＬレベルすなわちほぼグランドＧＮＤレベルの出力信号
Ｖout が出力される。
【００１０】このコンパレータ回路は、出力信号Ｖout
を入力信号Ｖin2 として入力することにより、オペアン
プ回路として使用することもできる。このとき、トラン
ジスタＴr7には出力信号Ｖout を入力信号Ｖin1 に一致
させるようなドレイン電流が流れる。
を入力信号Ｖin2 として入力することにより、オペアン
プ回路として使用することもできる。このとき、トラン
ジスタＴr7には出力信号Ｖout を入力信号Ｖin1 に一致
させるようなドレイン電流が流れる。
【００１１】図８は、コンパレータ回路の第二の従来例
を示す。このコンパレータ回路は、前記第一の従来例の
抵抗ＲをＰチャネルＭＯＳトランジスタＴr8に置換した
ものであり、そのトランジスタＴr8のゲートは前記トラ
ンジスタＴr1，Ｔr2のゲートに接続される。
を示す。このコンパレータ回路は、前記第一の従来例の
抵抗ＲをＰチャネルＭＯＳトランジスタＴr8に置換した
ものであり、そのトランジスタＴr8のゲートは前記トラ
ンジスタＴr1，Ｔr2のゲートに接続される。
【００１２】従って、前記トランジスタＴr8は定電流源
として動作し、出力端子Ｔｏにアイドリング電流を供給
する。前記トランジスタＴr8のアイドリング電流は、ト
ランジスタＴr7の最大ドレイン電流に比して十分小さく
設定される。
として動作し、出力端子Ｔｏにアイドリング電流を供給
する。前記トランジスタＴr8のアイドリング電流は、ト
ランジスタＴr7の最大ドレイン電流に比して十分小さく
設定される。
【００１３】このように構成されたコンパレータ回路で
は、ノードＮ１の電位が上昇してトランジスタＴr7のド
レイン電流がトランジスタＴr8のアイドリング電流より
大きくなると、出力信号Ｖout はＬレベルとなる。
は、ノードＮ１の電位が上昇してトランジスタＴr7のド
レイン電流がトランジスタＴr8のアイドリング電流より
大きくなると、出力信号Ｖout はＬレベルとなる。
【００１４】また、ノードＮ１の電位が低下して、トラ
ンジスタＴr7のドレイン電流がトランジスタＴr8のアイ
ドリング電流を下回ると、出力信号Ｖout はＨレベルと
なる。
ンジスタＴr7のドレイン電流がトランジスタＴr8のアイ
ドリング電流を下回ると、出力信号Ｖout はＨレベルと
なる。
【００１５】このコンパレータ回路においても、出力信
号Ｖout を入力信号Ｖin2 として入力することにより、
オペアンプ回路として使用することができる。図９は、
コンパレータ回路の第三の従来例を示す。このコンパレ
ータ回路は、前記第一の従来例の抵抗ＲをＰチャネルＭ
ＯＳトランジスタＴr9で置換し、同トランジスタＴr9の
ゲート電位をＰチャネルＭＯＳトランジスタＴr10 ，Ｔ
r11 で制御する構成としたものである。前記トランジス
タＴr7，Ｔr9はその負荷駆動能力がほぼ等しくなるよう
に設定される。
号Ｖout を入力信号Ｖin2 として入力することにより、
オペアンプ回路として使用することができる。図９は、
コンパレータ回路の第三の従来例を示す。このコンパレ
ータ回路は、前記第一の従来例の抵抗ＲをＰチャネルＭ
ＯＳトランジスタＴr9で置換し、同トランジスタＴr9の
ゲート電位をＰチャネルＭＯＳトランジスタＴr10 ，Ｔ
r11 で制御する構成としたものである。前記トランジス
タＴr7，Ｔr9はその負荷駆動能力がほぼ等しくなるよう
に設定される。
【００１６】前記トランジスタＴr10 のソースは電源Ｖ
ccに接続され、ゲートはトランジスタＴr2，Ｔr3のゲー
トに接続される。従って、トランジスタＴr10 はそのド
レインから定電流を出力する。
ccに接続され、ゲートはトランジスタＴr2，Ｔr3のゲー
トに接続される。従って、トランジスタＴr10 はそのド
レインから定電流を出力する。
【００１７】前記トランジスタＴr10 のドレインは、ト
ランジスタＴr9のゲート及び前記トランジスタＴr11 の
ソースに接続され、トランジスタＴr11 のゲートはノー
ドＮ１に接続される。また、トランジスタＴr11 のドレ
インはグランドＧＮＤに接続される。前記トランジスタ
Ｔr10 の出力電流は、トランジスタＴr11 の最大ドレイ
ン電流より十分小さく設定される。
ランジスタＴr9のゲート及び前記トランジスタＴr11 の
ソースに接続され、トランジスタＴr11 のゲートはノー
ドＮ１に接続される。また、トランジスタＴr11 のドレ
インはグランドＧＮＤに接続される。前記トランジスタ
Ｔr10 の出力電流は、トランジスタＴr11 の最大ドレイ
ン電流より十分小さく設定される。
【００１８】このように構成されたコンパレータ回路で
は、ノードＮ１の電位が上昇してトランジスタＴr7がオ
ンされるとき、トランジスタＴr11 のソース電位が上昇
してトランジスタＴr9のゲート電位が上昇し、同トラン
ジスタＴr9がオフされる。従って、出力信号Ｖout はＬ
レベルとなる。
は、ノードＮ１の電位が上昇してトランジスタＴr7がオ
ンされるとき、トランジスタＴr11 のソース電位が上昇
してトランジスタＴr9のゲート電位が上昇し、同トラン
ジスタＴr9がオフされる。従って、出力信号Ｖout はＬ
レベルとなる。
【００１９】また、ノードＮ１の電位が低下してトラン
ジスタＴr7がオフされるとき、トランジスタＴr11 のソ
ース電位が低下して、トランジスタＴr9のゲート電位が
低下し、トランジスタＴr9がオンされて、出力信号Ｖou
t はＨレベルとなる。
ジスタＴr7がオフされるとき、トランジスタＴr11 のソ
ース電位が低下して、トランジスタＴr9のゲート電位が
低下し、トランジスタＴr9がオンされて、出力信号Ｖou
t はＨレベルとなる。
【００２０】このようにして、ノードＮ１の電位の変化
に基づいて、トランジスタＴr7，Ｔr9がプッシュプル動
作する。
に基づいて、トランジスタＴr7，Ｔr9がプッシュプル動
作する。
【００２１】
【発明が解決しようとする課題】前記第一の従来例のコ
ンパレータ回路では、トランジスタＴr7がオフされると
き、出力端子Ｔo から負荷に供給可能なソース（Sourc
e、吐出）電流Ｉsoは、 Ｉso＝（Ｖcc−Ｖout ）／Ｒ で設定される電流となる。従って、出力信号Ｖout の電
圧変化に基づいてソース電流Ｉsoが変化する。
ンパレータ回路では、トランジスタＴr7がオフされると
き、出力端子Ｔo から負荷に供給可能なソース（Sourc
e、吐出）電流Ｉsoは、 Ｉso＝（Ｖcc−Ｖout ）／Ｒ で設定される電流となる。従って、出力信号Ｖout の電
圧変化に基づいてソース電流Ｉsoが変化する。
【００２２】また、抵抗Ｒの抵抗値を高く設定すると、
ソース電流Ｉsoが小さくなるため、出力端子Ｔo に接続
される負荷が過大となると、出力信号Ｖout のＨレベル
への立ち上がりが鈍ることがある。
ソース電流Ｉsoが小さくなるため、出力端子Ｔo に接続
される負荷が過大となると、出力信号Ｖout のＨレベル
への立ち上がりが鈍ることがある。
【００２３】抵抗Ｒの抵抗値を小さくすると、ソース電
流Ｉsoを大きくすることはできるが、トランジスタＴr7
がオンされて出力端子Ｔo からトランジスタＴr7にシン
ク（Sink、吸入）電流Ｉsiが吸入されるとき、そのソー
ス電流ＩsoがトランジスタＴr7に対する負荷となるた
め、出力信号Ｖout の立ち下がりが鈍ってしまう。ま
た、電源Ｖccから抵抗Ｒ及びトランジスタＴr7を介して
グランドＧＮＤに流れる電流が増大するため、消費電流
が増大する。
流Ｉsoを大きくすることはできるが、トランジスタＴr7
がオンされて出力端子Ｔo からトランジスタＴr7にシン
ク（Sink、吸入）電流Ｉsiが吸入されるとき、そのソー
ス電流ＩsoがトランジスタＴr7に対する負荷となるた
め、出力信号Ｖout の立ち下がりが鈍ってしまう。ま
た、電源Ｖccから抵抗Ｒ及びトランジスタＴr7を介して
グランドＧＮＤに流れる電流が増大するため、消費電流
が増大する。
【００２４】また、ＭＯＳトランジスタのドレイン電流
は、そのゲート電位Ｖｇとソース電位Ｖｓとの電位差が
が大きくなるほど増大する。トランジスタＴr3のゲート
・ソース間電圧をＶｇｓ（Tr3 ）、ソース・ドレイン間
電圧をＶｄｓ（Tr3 ）とすれば、ノードＮ１すなわちト
ランジスタＴr7のゲート電位Ｖｇ（Tr7 ）は、 Ｖｇ（Tr7 ）＝Ｖin1 ＋Ｖｇｓ（Tr3 ）−Ｖｄｓ（Tr3
） となる。
は、そのゲート電位Ｖｇとソース電位Ｖｓとの電位差が
が大きくなるほど増大する。トランジスタＴr3のゲート
・ソース間電圧をＶｇｓ（Tr3 ）、ソース・ドレイン間
電圧をＶｄｓ（Tr3 ）とすれば、ノードＮ１すなわちト
ランジスタＴr7のゲート電位Ｖｇ（Tr7 ）は、 Ｖｇ（Tr7 ）＝Ｖin1 ＋Ｖｇｓ（Tr3 ）−Ｖｄｓ（Tr3
） となる。
【００２５】すると、入力信号Ｖin1 が低下して、ノー
ドＮ１の電位が上昇するとき、ノードＮ１の上昇は入力
信号Ｖin1 により抑制され、電源Ｖccレベル近傍まで上
昇することはない。
ドＮ１の電位が上昇するとき、ノードＮ１の上昇は入力
信号Ｖin1 により抑制され、電源Ｖccレベル近傍まで上
昇することはない。
【００２６】この結果、トランジスタＴr7のゲート電位
を電源ＶccからグランドＧＮＤレベルまでフル振幅動作
させることはできないため、出力信号Ｖout のＬレベル
出力時にトランジスタＴr7の電流駆動能力を最大限に利
用することはできない。従って、出力信号Ｖout の立ち
下がり速度を十分に高速化することができない。
を電源ＶccからグランドＧＮＤレベルまでフル振幅動作
させることはできないため、出力信号Ｖout のＬレベル
出力時にトランジスタＴr7の電流駆動能力を最大限に利
用することはできない。従って、出力信号Ｖout の立ち
下がり速度を十分に高速化することができない。
【００２７】第二の従来例では、トランジスタＴr7がオ
フされてＨレベルの出力信号Ｖoutが出力されるとき
に、出力端子Ｔo から負荷に供給されるソース電流Ｉso
は、トランジスタＴr8のドレイン電流で定電流に設定可
能である。
フされてＨレベルの出力信号Ｖoutが出力されるとき
に、出力端子Ｔo から負荷に供給されるソース電流Ｉso
は、トランジスタＴr8のドレイン電流で定電流に設定可
能である。
【００２８】しかし、十分なソース電流Ｉsoを確保する
と、トランジスタＴr7がオンされて出力端子Ｔo からシ
ンク電流Ｉsiが吸入されるとき、ソース電流Ｉsoがトラ
ンジスタＴr7の負荷となり、出力信号Ｖout の立ち下が
りが鈍るとともに消費電流も増大する。
と、トランジスタＴr7がオンされて出力端子Ｔo からシ
ンク電流Ｉsiが吸入されるとき、ソース電流Ｉsoがトラ
ンジスタＴr7の負荷となり、出力信号Ｖout の立ち下が
りが鈍るとともに消費電流も増大する。
【００２９】また、前記第一の従来例と同様に、トラン
ジスタＴr7のゲート電位をフル振幅動作させることがで
きないので、トランジスタＴr7の電流駆動能力を最大限
に利用することはできない。
ジスタＴr7のゲート電位をフル振幅動作させることがで
きないので、トランジスタＴr7の電流駆動能力を最大限
に利用することはできない。
【００３０】第三の従来例では、ノードＮ１の電位の変
化がトランジスタＴr9のゲート電位に反映される。そし
て、ノードＮ１の電位が上昇して、トランジスタＴr7の
シンク電流Ｉsiが増大するとき、トランジスタＴr9のゲ
ート電位を上昇させてそのソース電流Ｉsoを絞ることが
でき、ノードＮ１の電位が低下して、トランジスタＴr7
のシンク電流Ｉsiが減少するとき、トランジスタＴr9の
ゲート電位を低下させてソース電流Ｉsoを増大させるこ
とができる。
化がトランジスタＴr9のゲート電位に反映される。そし
て、ノードＮ１の電位が上昇して、トランジスタＴr7の
シンク電流Ｉsiが増大するとき、トランジスタＴr9のゲ
ート電位を上昇させてそのソース電流Ｉsoを絞ることが
でき、ノードＮ１の電位が低下して、トランジスタＴr7
のシンク電流Ｉsiが減少するとき、トランジスタＴr9の
ゲート電位を低下させてソース電流Ｉsoを増大させるこ
とができる。
【００３１】従って、負荷に応じてトランジスタＴr9の
ソース電流Ｉsoを制御することが可能となる。ところ
が、前記第一及び第二の従来例と同様に、ノードＮ１の
電位をフル振幅動作させることはできない。また、トラ
ンジスタＴr7，Ｔr9の各ゲートの電位差は、トランジス
タＴr11 のゲート・ソース間電圧で設定されるので、入
力信号Ｖin1 に基づいてノードＮ１の電位がＶcc／２付
近となると、トランジスタＴr7，Ｔr9がともにオンされ
て、電源ＶccからトランジスタＴr9，Ｔr7を介してグラ
ンドＧＮＤに大きな貫通電流が流れ、消費電流が増大す
るという問題点がある。
ソース電流Ｉsoを制御することが可能となる。ところ
が、前記第一及び第二の従来例と同様に、ノードＮ１の
電位をフル振幅動作させることはできない。また、トラ
ンジスタＴr7，Ｔr9の各ゲートの電位差は、トランジス
タＴr11 のゲート・ソース間電圧で設定されるので、入
力信号Ｖin1 に基づいてノードＮ１の電位がＶcc／２付
近となると、トランジスタＴr7，Ｔr9がともにオンされ
て、電源ＶccからトランジスタＴr9，Ｔr7を介してグラ
ンドＧＮＤに大きな貫通電流が流れ、消費電流が増大す
るという問題点がある。
【００３２】トランジスタＴr11 のゲート・ソース間電
圧は、プロセスのばらつきあるいは周囲温度の変化等に
より変動するため、この貫通電流を設計時に正確に管理
することは容易ではない。
圧は、プロセスのばらつきあるいは周囲温度の変化等に
より変動するため、この貫通電流を設計時に正確に管理
することは容易ではない。
【００３３】この発明の目的は、出力素子の能力を最大
限に発揮させて負荷駆動能力を十分に確保しながら、消
費電力の低減を図り得る差動増幅回路の出力回路を提供
することにある。
限に発揮させて負荷駆動能力を十分に確保しながら、消
費電力の低減を図り得る差動増幅回路の出力回路を提供
することにある。
【００３４】
【課題を解決するための手段】図１は、請求項１の原理
説明図である。すなわち、差動入力回路１１は、一対の
入力信号Ｖin1 ，Ｖin2 の電位差を増幅して出力する。
出力回路は、高電位側電源Ｖ１と出力端子Ｔo との間
に、ＰチャネルＭＯＳトランジスタが第一の出力トラン
ジスタＴr29 として接続され、前記出力端子Ｔo と低電
位側電源Ｖ２との間にＮチャネルＭＯＳトランジスタが
第二の出力トランジスタＴr30 として接続される。前記
差動入力回路１１の第一及び第二の出力信号に基づい
て、前記第一の出力トランジスタＴr29 を動作させて前
記出力端子Ｔo からソース電流を吐出するプルアップ動
作と、前記第二の出力トランジスタＴr30 を動作させて
前記出力端子Ｔo からシンク電流を吸入するプルダウン
動作とが行われる。ゲート電位制御回路１２は、前記差
動入力回路１１の出力信号に基づいて前記プルアップ動
作を行うとき、前記第一の出力トランジスタＴr29 をオ
ンさせるゲート電位を低電位側電源レベルとし、前記プ
ルダウン動作を行うとき、前記第二の出力トランジスタ
Ｔr30 をオンさせるゲート電位を高電位側電源レベルと
する。
説明図である。すなわち、差動入力回路１１は、一対の
入力信号Ｖin1 ，Ｖin2 の電位差を増幅して出力する。
出力回路は、高電位側電源Ｖ１と出力端子Ｔo との間
に、ＰチャネルＭＯＳトランジスタが第一の出力トラン
ジスタＴr29 として接続され、前記出力端子Ｔo と低電
位側電源Ｖ２との間にＮチャネルＭＯＳトランジスタが
第二の出力トランジスタＴr30 として接続される。前記
差動入力回路１１の第一及び第二の出力信号に基づい
て、前記第一の出力トランジスタＴr29 を動作させて前
記出力端子Ｔo からソース電流を吐出するプルアップ動
作と、前記第二の出力トランジスタＴr30 を動作させて
前記出力端子Ｔo からシンク電流を吸入するプルダウン
動作とが行われる。ゲート電位制御回路１２は、前記差
動入力回路１１の出力信号に基づいて前記プルアップ動
作を行うとき、前記第一の出力トランジスタＴr29 をオ
ンさせるゲート電位を低電位側電源レベルとし、前記プ
ルダウン動作を行うとき、前記第二の出力トランジスタ
Ｔr30 をオンさせるゲート電位を高電位側電源レベルと
する。
【００３５】請求項２では、前記ゲート電位制御回路
は、前記プルアップ動作を行うとき、前記第一の出力ト
ランジスタのゲート電位を低電位側電源からＭＯＳトラ
ンジスタのドレイン・ソース間電圧分上昇したレベルと
し、前記プルダウン動作を行うとき、前記第二の出力ト
ランジスタのゲート電位を高電位側電源からＭＯＳトラ
ンジスタのドレイン・ソース間電圧分低下したレベルと
する。
は、前記プルアップ動作を行うとき、前記第一の出力ト
ランジスタのゲート電位を低電位側電源からＭＯＳトラ
ンジスタのドレイン・ソース間電圧分上昇したレベルと
し、前記プルダウン動作を行うとき、前記第二の出力ト
ランジスタのゲート電位を高電位側電源からＭＯＳトラ
ンジスタのドレイン・ソース間電圧分低下したレベルと
する。
【００３６】請求項３では、前記ゲート電位制御回路
は、前記プルアップ動作を行うとき、前記第二の出力ト
ランジスタのゲート電位を低電位側電源からＭＯＳトラ
ンジスタのドレイン・ソース間電圧分上昇したレベルと
し、前記プルダウン動作を行うとき、前記第一の出力ト
ランジスタのゲート電位を高電位側電源からＭＯＳトラ
ンジスタのドレイン・ソース間電圧分低下したレベルと
する。
は、前記プルアップ動作を行うとき、前記第二の出力ト
ランジスタのゲート電位を低電位側電源からＭＯＳトラ
ンジスタのドレイン・ソース間電圧分上昇したレベルと
し、前記プルダウン動作を行うとき、前記第一の出力ト
ランジスタのゲート電位を高電位側電源からＭＯＳトラ
ンジスタのドレイン・ソース間電圧分低下したレベルと
する。
【００３７】請求項４では、前記第一の出力トランジス
タのゲートには、前記差動入力回路の第一の出力信号に
基づいて動作する第一の電流制御回路の出力電流と、前
記差動入力回路の第二の出力信号に基づいて動作するＭ
ＯＳトランジスタのドレイン電流との比に基づいて生成
される電圧を入力し、前記第二の出力トランジスタのゲ
ートには、前記第一の出力トランジスタとカレントミラ
ー動作するトランジスタのドレイン電流に基づいて動作
する第二の電流制御回路の出力電流と、前記第一の電流
制御回路の出力電流との比に基づいて生成される電圧を
入力した。
タのゲートには、前記差動入力回路の第一の出力信号に
基づいて動作する第一の電流制御回路の出力電流と、前
記差動入力回路の第二の出力信号に基づいて動作するＭ
ＯＳトランジスタのドレイン電流との比に基づいて生成
される電圧を入力し、前記第二の出力トランジスタのゲ
ートには、前記第一の出力トランジスタとカレントミラ
ー動作するトランジスタのドレイン電流に基づいて動作
する第二の電流制御回路の出力電流と、前記第一の電流
制御回路の出力電流との比に基づいて生成される電圧を
入力した。
【００３８】請求項５では、前記第一及び第二の電流制
御回路は、カレントミラー回路で構成して、前記第一の
出力トランジスタのアイドリング電流を前記差動入力回
路のバイアス電流に基づいて設定可能とした。
御回路は、カレントミラー回路で構成して、前記第一の
出力トランジスタのアイドリング電流を前記差動入力回
路のバイアス電流に基づいて設定可能とした。
【００３９】請求項６では、前記差動入力回路の動作電
流は、ダイオード接続したＭＯＳトランジスタで生成し
た。請求項７では、前記差動入力回路の動作電流は、一
対の入力トランジスタの出力電流に基づいてそれぞれ動
作する一対のカレントミラー回路で生成した。
流は、ダイオード接続したＭＯＳトランジスタで生成し
た。請求項７では、前記差動入力回路の動作電流は、一
対の入力トランジスタの出力電流に基づいてそれぞれ動
作する一対のカレントミラー回路で生成した。
【００４０】請求項８では、前記第二の電流制御回路の
入力電流と、前記第一の電流制御回路の出力電流との電
流差を補正する電流補正回路を、前記第二の電流制御回
路に接続した。
入力電流と、前記第一の電流制御回路の出力電流との電
流差を補正する電流補正回路を、前記第二の電流制御回
路に接続した。
【００４１】請求項９では、前記電流補正回路は、前記
第二の電流制御回路の入力電流と、前記第一の電流制御
回路の出力電流との電流差に基づいて、第二の電流制御
回路を構成するカレントミラー回路に不足するドレイン
電流を供給する。
第二の電流制御回路の入力電流と、前記第一の電流制御
回路の出力電流との電流差に基づいて、第二の電流制御
回路を構成するカレントミラー回路に不足するドレイン
電流を供給する。
【００４２】請求項１０では、前記電流補正回路は、前
記第二の電流制御回路の入力電流と、前記第一の電流制
御回路の出力電流との電流差に基づいて、第二の電流制
御回路を構成するカレントミラー回路に過剰となるドレ
イン電流を吸入する。
記第二の電流制御回路の入力電流と、前記第一の電流制
御回路の出力電流との電流差に基づいて、第二の電流制
御回路を構成するカレントミラー回路に過剰となるドレ
イン電流を吸入する。
【００４３】（作用）請求項１，２では、プルアップ動
作時には第一の出力トランジスタＴr29 の電流駆動能力
が最大限に発揮され、プルダウン動作時には第二の出力
トランジスタＴr30 の電流駆動能力が最大限に発揮され
る。
作時には第一の出力トランジスタＴr29 の電流駆動能力
が最大限に発揮され、プルダウン動作時には第二の出力
トランジスタＴr30 の電流駆動能力が最大限に発揮され
る。
【００４４】請求項３では、プルアップ動作時には第二
の出力トランジスタがオフされて、第一の出力トランジ
スタのドレイン電流がソース電流として吐出され、プル
ダウン動作時には第一の出力トランジスタがオフされ
て、第二の出力トランジスタのドレイン電流がシンク電
流として吸入される。
の出力トランジスタがオフされて、第一の出力トランジ
スタのドレイン電流がソース電流として吐出され、プル
ダウン動作時には第一の出力トランジスタがオフされ
て、第二の出力トランジスタのドレイン電流がシンク電
流として吸入される。
【００４５】請求項４では、第一及び第二の電流制御回
路の動作により、第一及び第二の出力トランジスタのゲ
ート電位が高電位側電源レベルと、低電位側電源レベル
との間でほぼフル振幅動作する。
路の動作により、第一及び第二の出力トランジスタのゲ
ート電位が高電位側電源レベルと、低電位側電源レベル
との間でほぼフル振幅動作する。
【００４６】請求項５では、第一及び第二の電流制御回
路を構成するカレントミラー回路により、第一の出力ト
ランジスタのアイドリング電流が差動入力回路のバイア
ス電流で設定される。
路を構成するカレントミラー回路により、第一の出力ト
ランジスタのアイドリング電流が差動入力回路のバイア
ス電流で設定される。
【００４７】請求項６では、ダイオード接続したＭＯＳ
トランジスタで前記差動入力回路の動作電流が生成され
る。請求項７では、前記差動入力回路の動作電流の精度
が向上する。
トランジスタで前記差動入力回路の動作電流が生成され
る。請求項７では、前記差動入力回路の動作電流の精度
が向上する。
【００４８】請求項８では、第二の電流制御回路を構成
するカレントミラー回路が正常に動作して、プルアップ
動作時に第二の出力トランジスタが確実にオフされる。
請求項９では、第二の電流制御回路を構成するカレント
ミラー回路に、不足するドレイン電流が電流補正回路か
ら供給されて、プルアップ動作時に第二の出力トランジ
スタが確実にオフされる。
するカレントミラー回路が正常に動作して、プルアップ
動作時に第二の出力トランジスタが確実にオフされる。
請求項９では、第二の電流制御回路を構成するカレント
ミラー回路に、不足するドレイン電流が電流補正回路か
ら供給されて、プルアップ動作時に第二の出力トランジ
スタが確実にオフされる。
【００４９】請求項１０では、第二の電流制御回路を構
成するカレントミラー回路に、過剰となるドレイン電流
が電流補正回路に吸入されて、プルアップ動作時に第二
の出力トランジスタが確実にオフされる。
成するカレントミラー回路に、過剰となるドレイン電流
が電流補正回路に吸入されて、プルアップ動作時に第二
の出力トランジスタが確実にオフされる。
【００５０】
【発明の実施の形態】（第一の実施の形態）図２は、こ
の発明を具体化した第一の実施の形態のオペアンプ回路
を示す。トランジスタＴr1，Ｔr2で構成されるカレント
ミラー回路及びトランジスタＴr3〜Ｔr6で構成される差
動回路は、前記従来例と同一構成である。
の発明を具体化した第一の実施の形態のオペアンプ回路
を示す。トランジスタＴr1，Ｔr2で構成されるカレント
ミラー回路及びトランジスタＴr3〜Ｔr6で構成される差
動回路は、前記従来例と同一構成である。
【００５１】前記トランジスタＴr3，Ｔr5のドレインで
あるノードＮ２は、ＮチャネルＭＯＳトランジスタＴr2
1 のゲートに接続される。前記トランジスタＴr4，Ｔr6
のドレインであるノードＮ３は、ＮチャネルＭＯＳトラ
ンジスタＴr22 のゲートに接続される。
あるノードＮ２は、ＮチャネルＭＯＳトランジスタＴr2
1 のゲートに接続される。前記トランジスタＴr4，Ｔr6
のドレインであるノードＮ３は、ＮチャネルＭＯＳトラ
ンジスタＴr22 のゲートに接続される。
【００５２】前記トランジスタＴr21 のソースはグラン
ドＧＮＤに接続され、ドレインはＰチャネルＭＯＳトラ
ンジスタＴr23 を介して電源Ｖccに接続される。トラン
ジスタＴr21 は前記トランジスタＴr5に対しカレントミ
ラー動作する。
ドＧＮＤに接続され、ドレインはＰチャネルＭＯＳトラ
ンジスタＴr23 を介して電源Ｖccに接続される。トラン
ジスタＴr21 は前記トランジスタＴr5に対しカレントミ
ラー動作する。
【００５３】前記トランジスタＴr23 のゲートは、同ト
ランジスタＴr23 のドレイン及びＰチャネルＭＯＳトラ
ンジスタＴr24 のゲートに接続され、同トランジスタＴ
r24のソースは電源Ｖccに接続され、ドレインは前記ト
ランジスタＴr22 のドレインに接続される。前記トラン
ジスタＴr22 のソースはグランドＧＮＤに接続される。
前記トランジスタＴr23 ，Ｔr24 はカレントミラー動作
を行う。
ランジスタＴr23 のドレイン及びＰチャネルＭＯＳトラ
ンジスタＴr24 のゲートに接続され、同トランジスタＴ
r24のソースは電源Ｖccに接続され、ドレインは前記ト
ランジスタＴr22 のドレインに接続される。前記トラン
ジスタＴr22 のソースはグランドＧＮＤに接続される。
前記トランジスタＴr23 ，Ｔr24 はカレントミラー動作
を行う。
【００５４】前記トランジスタＴr23 ，Ｔr21 のドレイ
ンであるノードＮ５は、ＰチャネルＭＯＳトランジスタ
Ｔr25 のゲートに接続され、同トランジスタＴr25 のソ
ースは電源Ｖccに接続される。前記トランジスタＴr25
は前記トランジスタＴr23 に対しカレントミラー動作を
行う。
ンであるノードＮ５は、ＰチャネルＭＯＳトランジスタ
Ｔr25 のゲートに接続され、同トランジスタＴr25 のソ
ースは電源Ｖccに接続される。前記トランジスタＴr25
は前記トランジスタＴr23 に対しカレントミラー動作を
行う。
【００５５】前記トランジスタＴr24 ，Ｔr22 のドレイ
ンであるノードＮ６は、ＰチャネルＭＯＳトランジスタ
Ｔr26 のゲートに接続され、同トランジスタＴr26 のソ
ースは電源Ｖccに接続される。
ンであるノードＮ６は、ＰチャネルＭＯＳトランジスタ
Ｔr26 のゲートに接続され、同トランジスタＴr26 のソ
ースは電源Ｖccに接続される。
【００５６】前記トランジスタＴr25 のドレインである
ノードＮ７は、ＮチャネルＭＯＳトランジスタＴr27 の
ドレインに接続される。前記トランジスタＴr26 のドレ
インは、前記トランジスタＴr28 のドレイン及びトラン
ジスタＴr28 ，Ｔr27 のゲートに接続される。そして、
トランジスタＴr27 ，Ｔr28 のソースはグランドＧＮＤ
に接続される。前記トランジスタＴr27 ，Ｔr28 はカレ
ントミラー動作を行う。
ノードＮ７は、ＮチャネルＭＯＳトランジスタＴr27 の
ドレインに接続される。前記トランジスタＴr26 のドレ
インは、前記トランジスタＴr28 のドレイン及びトラン
ジスタＴr28 ，Ｔr27 のゲートに接続される。そして、
トランジスタＴr27 ，Ｔr28 のソースはグランドＧＮＤ
に接続される。前記トランジスタＴr27 ，Ｔr28 はカレ
ントミラー動作を行う。
【００５７】前記ノードＮ６は出力トランジスタである
ＰチャネルＭＯＳトランジスタＴr29 のゲートに接続さ
れ、前記ノードＮ７は出力トランジスタであるＮチャネ
ルＭＯＳトランジスタＴr30 のゲートに接続される。前
記トランジスタＴr26 ，Ｔr29 はカレントミラー動作を
行う。
ＰチャネルＭＯＳトランジスタＴr29 のゲートに接続さ
れ、前記ノードＮ７は出力トランジスタであるＮチャネ
ルＭＯＳトランジスタＴr30 のゲートに接続される。前
記トランジスタＴr26 ，Ｔr29 はカレントミラー動作を
行う。
【００５８】前記トランジスタＴr29 のソースは電源Ｖ
ccに接続され、トランジスタＴr29，Ｔr30 のドレイン
は出力端子Ｔｏに接続され、同トランジスタＴr30 のソ
ースはグランドＧＮＤに接続される。そして、出力端子
Ｔｏから出力される出力信号Ｖout が前記トランジスタ
Ｔr4のゲートに入力信号Ｖin2 として入力される。
ccに接続され、トランジスタＴr29，Ｔr30 のドレイン
は出力端子Ｔｏに接続され、同トランジスタＴr30 のソ
ースはグランドＧＮＤに接続される。そして、出力端子
Ｔｏから出力される出力信号Ｖout が前記トランジスタ
Ｔr4のゲートに入力信号Ｖin2 として入力される。
【００５９】前記トランジスタＴr21 〜Ｔr28 により出
力トランジスタＴr29 ，Ｔr30 のゲート電位制御回路が
構成され、トランジスタＴr21 ，Ｔr23 〜Ｔr25 により
第一の電流制御回路が構成され、トランジスタＴr27 ，
Ｔr28 により第二の電流制御回路が構成される。
力トランジスタＴr29 ，Ｔr30 のゲート電位制御回路が
構成され、トランジスタＴr21 ，Ｔr23 〜Ｔr25 により
第一の電流制御回路が構成され、トランジスタＴr27 ，
Ｔr28 により第二の電流制御回路が構成される。
【００６０】次に、上記のように構成されたオペアンプ
回路の動作を説明する。 （１）出力端子Ｔo とグランドＧＮＤとの間に容量負荷
を接続し、入力信号Ｖin1 を上昇させた場合。入力電圧
Ｖin1 の上昇に基づいて、トランジスタＴr3のドレイン
電流が減少し、相対的にトランジスタＴr4のドレイン電
流が増大する。すると、ノードＮ２の電位が低下すると
ともに、ノードＮ３の電位が上昇して、トランジスタＴ
r21 がオフされるとともに、トランジスタＴr22 がオン
される。
回路の動作を説明する。 （１）出力端子Ｔo とグランドＧＮＤとの間に容量負荷
を接続し、入力信号Ｖin1 を上昇させた場合。入力電圧
Ｖin1 の上昇に基づいて、トランジスタＴr3のドレイン
電流が減少し、相対的にトランジスタＴr4のドレイン電
流が増大する。すると、ノードＮ２の電位が低下すると
ともに、ノードＮ３の電位が上昇して、トランジスタＴ
r21 がオフされるとともに、トランジスタＴr22 がオン
される。
【００６１】トランジスタＴr21 のオフ動作に基づいて
トランジスタＴr23 ，Ｔr24 もオフされる。すると、ノ
ードＮ６はグランドＧＮＤよりトランジスタＴr22 のド
レイン・ソース間電圧分高いレベルとなり、ほぼグラン
ドＧＮＤレベルとなる。
トランジスタＴr23 ，Ｔr24 もオフされる。すると、ノ
ードＮ６はグランドＧＮＤよりトランジスタＴr22 のド
レイン・ソース間電圧分高いレベルとなり、ほぼグラン
ドＧＮＤレベルとなる。
【００６２】同時に、トランジスタＴr25 はオフされ、
トランジスタＴr26 はオンされ、トランジスタＴr27 ，
Ｔr28 はオンされる。すると、ノードＮ７はグランドＧ
ＮＤよりトランジスタＴr27 のドレイン・ソース間電圧
分高いレベルとなり、ほぼグランドＧＮＤレベルとな
る。
トランジスタＴr26 はオンされ、トランジスタＴr27 ，
Ｔr28 はオンされる。すると、ノードＮ７はグランドＧ
ＮＤよりトランジスタＴr27 のドレイン・ソース間電圧
分高いレベルとなり、ほぼグランドＧＮＤレベルとな
る。
【００６３】従って、トランジスタＴr29 はオンされる
とともに、トランジスタＴr30 はオフされて、出力端子
Ｔo に接続された容量負荷にソース電流Ｉsoが出力さ
れ、出力信号Ｖout は入力信号Ｖin1 の電圧レベルに一
致するまで上昇する。 （２）出力端子Ｔo とグランドＧＮＤとの間に容量負荷
を接続し、入力信号Ｖin1 を低下させた場合。入力信号
Ｖin1 の低下に基づいて、トランジスタＴr3のドレイン
電流が増大し、相対的にトランジスタＴr4のドレイン電
流が減少する。すると、ノードＮ２の電位が上昇すると
ともに、ノードＮ３の電位が低下して、トランジスタＴ
r21 がオンされるとともに、トランジスタＴr22 がオフ
される。
とともに、トランジスタＴr30 はオフされて、出力端子
Ｔo に接続された容量負荷にソース電流Ｉsoが出力さ
れ、出力信号Ｖout は入力信号Ｖin1 の電圧レベルに一
致するまで上昇する。 （２）出力端子Ｔo とグランドＧＮＤとの間に容量負荷
を接続し、入力信号Ｖin1 を低下させた場合。入力信号
Ｖin1 の低下に基づいて、トランジスタＴr3のドレイン
電流が増大し、相対的にトランジスタＴr4のドレイン電
流が減少する。すると、ノードＮ２の電位が上昇すると
ともに、ノードＮ３の電位が低下して、トランジスタＴ
r21 がオンされるとともに、トランジスタＴr22 がオフ
される。
【００６４】トランジスタＴr21 のオン動作に基づいて
トランジスタＴr23 ，Ｔr24 もオンされる。すると、ノ
ードＮ６は電源ＶccよりトランジスタＴr24 のドレイン
・ソース間電圧分低いレベルとなり、ほぼ電源Ｖccレベ
ルとなる。
トランジスタＴr23 ，Ｔr24 もオンされる。すると、ノ
ードＮ６は電源ＶccよりトランジスタＴr24 のドレイン
・ソース間電圧分低いレベルとなり、ほぼ電源Ｖccレベ
ルとなる。
【００６５】同時に、トランジスタＴr25 はオンされ、
トランジスタＴr26 はオフされ、トランジスタＴr27 ，
Ｔr28 はオフされる。すると、ノードＮ７は電源Ｖccよ
りトランジスタＴr25 のドレイン・ソース間電圧分低い
レベルとなり、ほぼ電源Ｖccレベルとなる。
トランジスタＴr26 はオフされ、トランジスタＴr27 ，
Ｔr28 はオフされる。すると、ノードＮ７は電源Ｖccよ
りトランジスタＴr25 のドレイン・ソース間電圧分低い
レベルとなり、ほぼ電源Ｖccレベルとなる。
【００６６】従って、トランジスタＴr29 はオフされる
とともに、トランジスタＴr30 はオンされて、出力端子
Ｔo に接続された容量負荷からシンク電流Ｉsiが吸収さ
れ、出力信号Ｖout は入力信号Ｖin1 の電圧レベルに一
致するまで低下する。 （３）入力信号Ｖin1 ，Ｖin2 が一致する場合。入力信
号Ｖin1 ，Ｖin2 が一致する場合、すなわち出力信号Ｖ
out が入力信号Ｖin1 に一致した場合には、トランジス
タＴr3，Ｔr4のドレイン電流が等しくなり、ノードＮ
２，Ｎ３が同電位となる。
とともに、トランジスタＴr30 はオンされて、出力端子
Ｔo に接続された容量負荷からシンク電流Ｉsiが吸収さ
れ、出力信号Ｖout は入力信号Ｖin1 の電圧レベルに一
致するまで低下する。 （３）入力信号Ｖin1 ，Ｖin2 が一致する場合。入力信
号Ｖin1 ，Ｖin2 が一致する場合、すなわち出力信号Ｖ
out が入力信号Ｖin1 に一致した場合には、トランジス
タＴr3，Ｔr4のドレイン電流が等しくなり、ノードＮ
２，Ｎ３が同電位となる。
【００６７】すると、トランジスタＴr21 ，Ｔr22 のド
レイン電流が等しくなり、そのドレイン電流とトランジ
スタＴr23 ，Ｔr24 ，Ｔr25 のドレイン電流とが等しく
なる。また、トランジスタＴr24 ，Ｔr22 のドレイン電
流が等しくなり、ノードＮ６は電源ＶccとグランドＧＮ
Ｄとの中間レベル付近となる。
レイン電流が等しくなり、そのドレイン電流とトランジ
スタＴr23 ，Ｔr24 ，Ｔr25 のドレイン電流とが等しく
なる。また、トランジスタＴr24 ，Ｔr22 のドレイン電
流が等しくなり、ノードＮ６は電源ＶccとグランドＧＮ
Ｄとの中間レベル付近となる。
【００６８】また、トランジスタＴr25 ，Ｔr27 のドレ
イン電流が等しくなり、トランジスタＴr25 ，Ｔr26 の
ドレイン電流が等しくなる。従って、ノードＮ７は電源
ＶccとグランドＧＮＤとの中間レベル付近となる。
イン電流が等しくなり、トランジスタＴr25 ，Ｔr26 の
ドレイン電流が等しくなる。従って、ノードＮ７は電源
ＶccとグランドＧＮＤとの中間レベル付近となる。
【００６９】トランジスタＴr26 ，Ｔr29 はカレントミ
ラー動作を行うため、トランジスタＴr26 ，Ｔr29 のド
レイン電流は等しくなる。このような動作により、トラ
ンジスタＴr21 ，Ｔr29 , Ｔr30 のドレイン電流は等し
くなり、トランジスタＴr29 のアイドリング電流はトラ
ンジスタＴr21 のドレイン電流で設定可能である。
ラー動作を行うため、トランジスタＴr26 ，Ｔr29 のド
レイン電流は等しくなる。このような動作により、トラ
ンジスタＴr21 ，Ｔr29 , Ｔr30 のドレイン電流は等し
くなり、トランジスタＴr29 のアイドリング電流はトラ
ンジスタＴr21 のドレイン電流で設定可能である。
【００７０】トランジスタＴr21 のドレイン電流は、ト
ランジスタＴr5のドレイン電流と等しく、入力信号Ｖin
1 ，Ｖin2 が一致する場合にはトランジスタＴr5，Ｔr6
のドレイン電流が等しいことから、トランジスタＴr5の
ドレイン電流はトランジスタＴr2のドレイン電流、すな
わち入力差動対に供給されるバイアス電流の１／２とな
る。
ランジスタＴr5のドレイン電流と等しく、入力信号Ｖin
1 ，Ｖin2 が一致する場合にはトランジスタＴr5，Ｔr6
のドレイン電流が等しいことから、トランジスタＴr5の
ドレイン電流はトランジスタＴr2のドレイン電流、すな
わち入力差動対に供給されるバイアス電流の１／２とな
る。
【００７１】従って、トランジスタＴr29 のアイドリン
グ電流は入力差動回路のバイアス電流により設定可能で
ある。 （４）シンク電流負荷及びソース電流負荷が接続された
場合。シンク電流負荷が接続された場合には、負荷から
トランジスタＴr30 に向かってシンク電流Ｉsiを吸収し
ながら、入力信号Ｖin1 ，Ｖin2 が等しくなるように動
作するため、入力信号Ｖin1 の電圧レベルを引き下げた
場合と同様に動作する。
グ電流は入力差動回路のバイアス電流により設定可能で
ある。 （４）シンク電流負荷及びソース電流負荷が接続された
場合。シンク電流負荷が接続された場合には、負荷から
トランジスタＴr30 に向かってシンク電流Ｉsiを吸収し
ながら、入力信号Ｖin1 ，Ｖin2 が等しくなるように動
作するため、入力信号Ｖin1 の電圧レベルを引き下げた
場合と同様に動作する。
【００７２】トランジスタＴr30 のゲート電位は電源Ｖ
ccからトランジスタＴr25 のソース・ドレイン間電圧分
低下したレベルとなり、その最高値は、電源Ｖccレベル
近傍まで上昇可能である。
ccからトランジスタＴr25 のソース・ドレイン間電圧分
低下したレベルとなり、その最高値は、電源Ｖccレベル
近傍まで上昇可能である。
【００７３】このとき、トランジスタＴr24 のドレイン
電流がトランジスタＴr22 に流れる状態で、ノードＮ３
の電位の低下によりトランジスタＴr22 のドレイン・ソ
ース間電圧が上昇してノードＮ６の電位が上昇する。す
ると、トランジスタＴr26 のドレイン電流が減少して、
トランジスタＴr28 のドレイン電位及びトランジスタＴ
r28 ，Ｔr27 のゲート電位が低下する。
電流がトランジスタＴr22 に流れる状態で、ノードＮ３
の電位の低下によりトランジスタＴr22 のドレイン・ソ
ース間電圧が上昇してノードＮ６の電位が上昇する。す
ると、トランジスタＴr26 のドレイン電流が減少して、
トランジスタＴr28 のドレイン電位及びトランジスタＴ
r28 ，Ｔr27 のゲート電位が低下する。
【００７４】トランジスタＴr27 にはトランジスタＴr2
5 から一定のドレイン電流が供給されるため、トランジ
スタＴr27 はそのゲート電位の低下に基づいてドレイン
・ソース間電圧を上昇させて対応する。そして、トラン
ジスタＴr25 のソース・ドレイン間電圧が動作限界まで
低下したとき、トランジスタＴr30 のゲート電位が最高
値となり、そのゲート電位に基づくトランジスタＴr30
のドレイン電流が、負荷から同トランジスタＴr30 に吸
入される最大シンク電流となる。
5 から一定のドレイン電流が供給されるため、トランジ
スタＴr27 はそのゲート電位の低下に基づいてドレイン
・ソース間電圧を上昇させて対応する。そして、トラン
ジスタＴr25 のソース・ドレイン間電圧が動作限界まで
低下したとき、トランジスタＴr30 のゲート電位が最高
値となり、そのゲート電位に基づくトランジスタＴr30
のドレイン電流が、負荷から同トランジスタＴr30 に吸
入される最大シンク電流となる。
【００７５】ソース電流負荷が接続された場合には、ト
ランジスタＴr29 から負荷に向かってソース電流Ｉsoを
吐出しながら、入力信号Ｖin1 ，Ｖin2 が等しくなるよ
うに動作するため、入力信号Ｖin1 の電圧レベルを引き
上げた場合と同様に動作する。
ランジスタＴr29 から負荷に向かってソース電流Ｉsoを
吐出しながら、入力信号Ｖin1 ，Ｖin2 が等しくなるよ
うに動作するため、入力信号Ｖin1 の電圧レベルを引き
上げた場合と同様に動作する。
【００７６】トランジスタＴr29 のゲート電位はグラン
ドＧＮＤからトランジスタＴr22 のソース・ドレイン間
電圧分上昇したレベルとなり、その最低値は、グランド
ＧＮＤレベル近傍まで低下可能である。
ドＧＮＤからトランジスタＴr22 のソース・ドレイン間
電圧分上昇したレベルとなり、その最低値は、グランド
ＧＮＤレベル近傍まで低下可能である。
【００７７】このとき、トランジスタＴr29 のドレイン
電流の増加にともなって、トランジスタＴr26 のドレイ
ン電流が増大し、そのドレイン電流の増大に基づいてト
ランジスタＴr28 のドレイン電圧及びゲート電圧が上昇
する。
電流の増加にともなって、トランジスタＴr26 のドレイ
ン電流が増大し、そのドレイン電流の増大に基づいてト
ランジスタＴr28 のドレイン電圧及びゲート電圧が上昇
する。
【００７８】トランジスタＴr28 とカレントミラー動作
するトランジスタＴr27 は、トランジスタＴr25 から供
給される一定のドレイン電流に基づいて、そのドレイン
・ソース間電圧をＭＯＳトランジスタの動作限界まで低
下させる。
するトランジスタＴr27 は、トランジスタＴr25 から供
給される一定のドレイン電流に基づいて、そのドレイン
・ソース間電圧をＭＯＳトランジスタの動作限界まで低
下させる。
【００７９】従って、トランジスタＴr27 のドレイン・
ソース間電圧が動作限界まで低下したときのトランジス
タＴr28 , Ｔr26 のドレイン電流が、トランジスタＴr2
9 から負荷に吐出される最大ソース電流となる。
ソース間電圧が動作限界まで低下したときのトランジス
タＴr28 , Ｔr26 のドレイン電流が、トランジスタＴr2
9 から負荷に吐出される最大ソース電流となる。
【００８０】上記のように構成されたオペアンプ回路で
は、次に示す作用効果を得ることができる。 （イ）入力信号Ｖin1 ，Ｖin2 の電圧レベルに関わら
ず、出力トランジスタＴr29 ，Ｔr30 のゲート電位をフ
ル振幅動作させることができる。 （ロ）出力端子Ｔｏに接続された負荷からシンク電流を
吸入するときには、入力信号Ｖin1 ，Ｖin2 の電圧レベ
ルに関わらず、出力トランジスタＴr30 のゲート電位を
電源Ｖccレベル近傍まで引き上げることができる。従っ
て、出力トランジスタＴr30 の電流駆動能力を最大限に
利用することができる。 （ハ）出力端子Ｔｏに接続された負荷にソース電流を吐
出するときには、入力信号Ｖin1 ，Ｖin2 の電圧レベル
に関わらず、出力トランジスタＴr29 のゲート電位をグ
ランドＧＮＤレベル近傍まで引き下げることができる。
従って、出力トランジスタＴr29 の電流駆動能力を最大
限に利用することができる。 （ニ）出力端子Ｔo に容量負荷が接続されて、出力トラ
ンジスタＴr30 のゲート電位が電源Ｖccレベル近傍まで
上昇すると、出力トランジスタＴr29 のゲート電位も電
源Ｖccレベル近傍まで上昇する。すると、出力トランジ
スタＴr30 がその電流駆動能力を最大限に発揮するとき
には、出力トランジスタＴr29 がオフされるので、トラ
ンジスタＴr29 ，Ｔr30 に流れる貫通電流は遮断され、
消費電流を低減することができる。 （ホ）出力端子Ｔo に容量負荷が接続されて、出力トラ
ンジスタＴr29 のゲート電位がグランドＧＮＤレベル近
傍まで低下すると、出力トランジスタＴr30 のゲート電
位もグランドＧＮＤレベル近傍まで低下する。すると、
出力トランジスタＴr29 がその電流駆動能力を最大限に
発揮するときには、出力トランジスタＴr30 がオフされ
るので、トランジスタＴr29 ，Ｔr30 に流れる貫通電流
は遮断され、消費電流を低減することができる。 （ヘ）出力トランジスタＴr29 ，Ｔr30 の電流駆動能力
を最大限に発揮させることができるので、前記従来例に
対し、サイズの小さい出力トランジスタを使用しても、
同等の負荷駆動能力を確保することができる。 （ト）出力トランジスタＴr29 に流れるアイドリング電
流を差動入力部のバイアス電流により設定することがで
きるので、そのバイアス電流を適宜に設定することによ
り、負荷駆動能力と消費電力を適宜に設定することがで
きる。 （第二の実施の形態）図３は、この発明を具体化した第
二の実施の形態を示す。この実施の形態は、差動入力回
路のトランジスタＴr5，Ｔr6のドレインをゲートに接続
して、それぞれダイオード接続とした点においてのみ前
記第一の実施の形態と相違する。
は、次に示す作用効果を得ることができる。 （イ）入力信号Ｖin1 ，Ｖin2 の電圧レベルに関わら
ず、出力トランジスタＴr29 ，Ｔr30 のゲート電位をフ
ル振幅動作させることができる。 （ロ）出力端子Ｔｏに接続された負荷からシンク電流を
吸入するときには、入力信号Ｖin1 ，Ｖin2 の電圧レベ
ルに関わらず、出力トランジスタＴr30 のゲート電位を
電源Ｖccレベル近傍まで引き上げることができる。従っ
て、出力トランジスタＴr30 の電流駆動能力を最大限に
利用することができる。 （ハ）出力端子Ｔｏに接続された負荷にソース電流を吐
出するときには、入力信号Ｖin1 ，Ｖin2 の電圧レベル
に関わらず、出力トランジスタＴr29 のゲート電位をグ
ランドＧＮＤレベル近傍まで引き下げることができる。
従って、出力トランジスタＴr29 の電流駆動能力を最大
限に利用することができる。 （ニ）出力端子Ｔo に容量負荷が接続されて、出力トラ
ンジスタＴr30 のゲート電位が電源Ｖccレベル近傍まで
上昇すると、出力トランジスタＴr29 のゲート電位も電
源Ｖccレベル近傍まで上昇する。すると、出力トランジ
スタＴr30 がその電流駆動能力を最大限に発揮するとき
には、出力トランジスタＴr29 がオフされるので、トラ
ンジスタＴr29 ，Ｔr30 に流れる貫通電流は遮断され、
消費電流を低減することができる。 （ホ）出力端子Ｔo に容量負荷が接続されて、出力トラ
ンジスタＴr29 のゲート電位がグランドＧＮＤレベル近
傍まで低下すると、出力トランジスタＴr30 のゲート電
位もグランドＧＮＤレベル近傍まで低下する。すると、
出力トランジスタＴr29 がその電流駆動能力を最大限に
発揮するときには、出力トランジスタＴr30 がオフされ
るので、トランジスタＴr29 ，Ｔr30 に流れる貫通電流
は遮断され、消費電流を低減することができる。 （ヘ）出力トランジスタＴr29 ，Ｔr30 の電流駆動能力
を最大限に発揮させることができるので、前記従来例に
対し、サイズの小さい出力トランジスタを使用しても、
同等の負荷駆動能力を確保することができる。 （ト）出力トランジスタＴr29 に流れるアイドリング電
流を差動入力部のバイアス電流により設定することがで
きるので、そのバイアス電流を適宜に設定することによ
り、負荷駆動能力と消費電力を適宜に設定することがで
きる。 （第二の実施の形態）図３は、この発明を具体化した第
二の実施の形態を示す。この実施の形態は、差動入力回
路のトランジスタＴr5，Ｔr6のドレインをゲートに接続
して、それぞれダイオード接続とした点においてのみ前
記第一の実施の形態と相違する。
【００８１】トランジスタＴr5，Ｔr6はカレントミラー
動作を行わないが、入力信号Ｖin1，Ｖin2 に基づくト
ランジスタＴr3，Ｔr4のドレイン電流の変化に基づい
て、ノードＮ２，Ｎ３間に必要な電位差が生ずるよう
に、トランジスタＴr5，Ｔr6のサイズを設定すればよ
い。
動作を行わないが、入力信号Ｖin1，Ｖin2 に基づくト
ランジスタＴr3，Ｔr4のドレイン電流の変化に基づい
て、ノードＮ２，Ｎ３間に必要な電位差が生ずるよう
に、トランジスタＴr5，Ｔr6のサイズを設定すればよ
い。
【００８２】このように構成されたオペアンプ回路で
は、前記第一の実施の形態と同様に動作し、同様な作用
効果を得ることができる。 （第三の実施の形態）図４は、この発明を具体化した第
三の実施の形態を示す。この実施の形態は、前記第一の
実施の形態の差動入力回路のトランジスタＴr5，Ｔr6を
ＮチャネルＭＯＳトランジスタＴr31 〜Ｔr34 に置換し
たものであり、その他は第一の実施の形態と同一構成で
ある。
は、前記第一の実施の形態と同様に動作し、同様な作用
効果を得ることができる。 （第三の実施の形態）図４は、この発明を具体化した第
三の実施の形態を示す。この実施の形態は、前記第一の
実施の形態の差動入力回路のトランジスタＴr5，Ｔr6を
ＮチャネルＭＯＳトランジスタＴr31 〜Ｔr34 に置換し
たものであり、その他は第一の実施の形態と同一構成で
ある。
【００８３】すなわち、トランジスタＴr3のドレインは
トランジスタＴr31 のドレイン及びトランジスタＴr31
，Ｔr32 のゲートに接続され、トランジスタＴr32 の
ドレインはトランジスタＴr4のドレインに接続される。
トランジスタＴr31 のドレイン及びトランジスタＴr31
，Ｔr32 のゲートに接続され、トランジスタＴr32 の
ドレインはトランジスタＴr4のドレインに接続される。
【００８４】トランジスタＴr4のドレインはトランジス
タＴr34 のドレイン及びトランジスタＴr33 ，Ｔr34 の
ゲートに接続され、トランジスタＴr33 のドレインはト
ランジスタＴr3のドレインに接続される。前記トランジ
スタＴr31 〜Ｔr34 のソースはグランドＧＮＤに接続さ
れる。
タＴr34 のドレイン及びトランジスタＴr33 ，Ｔr34 の
ゲートに接続され、トランジスタＴr33 のドレインはト
ランジスタＴr3のドレインに接続される。前記トランジ
スタＴr31 〜Ｔr34 のソースはグランドＧＮＤに接続さ
れる。
【００８５】従って、トランジスタＴr31 ，Ｔr32 及び
トランジスタＴr33 ，Ｔr34 はそれぞれカレントミラー
動作を行う。このような構成により、トランジスタＴr3
のドレイン電流によるノードＮ２の電位に基づいてノー
ドＮ３の電位が決定され、トランジスタＴr4のドレイン
電流によるノードＮ３の電位に基づいてノードＮ２の電
位が決定される。
トランジスタＴr33 ，Ｔr34 はそれぞれカレントミラー
動作を行う。このような構成により、トランジスタＴr3
のドレイン電流によるノードＮ２の電位に基づいてノー
ドＮ３の電位が決定され、トランジスタＴr4のドレイン
電流によるノードＮ３の電位に基づいてノードＮ２の電
位が決定される。
【００８６】このような動作により、入力信号Ｖin1 ，
Ｖin2 に基づくノードＮ２，Ｎ３の電位の精度を前記第
一の実施の形態に比して向上させることができる。ま
た、その他の作用効果は、第一の実施の形態と同様であ
る。 （第四の実施の形態）図５は、この発明を具体化した第
四の実施の形態を示す。この実施の形態は、前記第一の
実施の形態の最大ソース電流を更に増大させるために、
第一の実施の形態に対しＰチャネルＭＯＳトランジスタ
Ｔr35 ，Ｔr36 及び差電流検出回路２からなる電流補正
回路を追加したものである。
Ｖin2 に基づくノードＮ２，Ｎ３の電位の精度を前記第
一の実施の形態に比して向上させることができる。ま
た、その他の作用効果は、第一の実施の形態と同様であ
る。 （第四の実施の形態）図５は、この発明を具体化した第
四の実施の形態を示す。この実施の形態は、前記第一の
実施の形態の最大ソース電流を更に増大させるために、
第一の実施の形態に対しＰチャネルＭＯＳトランジスタ
Ｔr35 ，Ｔr36 及び差電流検出回路２からなる電流補正
回路を追加したものである。
【００８７】前記トランジスタＴr35 のソースは電源Ｖ
ccに接続され、ドレインは前記差電流検出回路２に接続
され、ゲートはトランジスタＴr23 〜Ｔr25 のゲートに
接続される。従って、トランジスタＴr35 はトランジス
タＴr23 〜Ｔr25 に対しカレントミラー動作を行う。
ccに接続され、ドレインは前記差電流検出回路２に接続
され、ゲートはトランジスタＴr23 〜Ｔr25 のゲートに
接続される。従って、トランジスタＴr35 はトランジス
タＴr23 〜Ｔr25 に対しカレントミラー動作を行う。
【００８８】前記トランジスタＴr36 のソースは電源Ｖ
ccに接続され、ドレインは前記差電流検出回路２に接続
され、ゲートはトランジスタＴr26 ，Ｔr29 のゲートに
接続される。従って、トランジスタＴr36 はトランジス
タＴr26 ，Ｔr29 に対しカレントミラー動作を行う。前
記差電流検出回路２は、トランジスタＴr35 ，Ｔr36 の
ドレイン電流の差を検出し、その電流差に等しい電流Ｉ
d1をトランジスタＴr27 のドレインに供給する。
ccに接続され、ドレインは前記差電流検出回路２に接続
され、ゲートはトランジスタＴr26 ，Ｔr29 のゲートに
接続される。従って、トランジスタＴr36 はトランジス
タＴr26 ，Ｔr29 に対しカレントミラー動作を行う。前
記差電流検出回路２は、トランジスタＴr35 ，Ｔr36 の
ドレイン電流の差を検出し、その電流差に等しい電流Ｉ
d1をトランジスタＴr27 のドレインに供給する。
【００８９】このような構成により、トランジスタＴr2
9 から負荷に出力されるソース電流の増大にともなっ
て、トランジスタＴr26 のドレイン電流が増大すると
き、トランジスタＴr25 ，Ｔr26 のドレイン電流の差が
トランジスタＴr35 ，Ｔr36 のドレイン電流の差として
差電流検出回路２で検出され、その差電流Ｉd1がトラン
ジスタＴr27 のドレインに供給される。
9 から負荷に出力されるソース電流の増大にともなっ
て、トランジスタＴr26 のドレイン電流が増大すると
き、トランジスタＴr25 ，Ｔr26 のドレイン電流の差が
トランジスタＴr35 ，Ｔr36 のドレイン電流の差として
差電流検出回路２で検出され、その差電流Ｉd1がトラン
ジスタＴr27 のドレインに供給される。
【００９０】従って、トランジスタＴr29 から負荷に出
力されるソース電流が増大して、トランジスタＴr25 ，
Ｔr26 のドレイン電流に差が生じても、その差電流Ｉd1
がトランジスタＴr27 のドレインに供給されるので、ト
ランジスタＴr27 ，Ｔr28 では安定したカレントミラー
動作が行われる。
力されるソース電流が増大して、トランジスタＴr25 ，
Ｔr26 のドレイン電流に差が生じても、その差電流Ｉd1
がトランジスタＴr27 のドレインに供給されるので、ト
ランジスタＴr27 ，Ｔr28 では安定したカレントミラー
動作が行われる。
【００９１】そして、トランジスタＴr27 には十分なド
レイン電流が供給されてノードＮ７が十分に低下するの
で、出力トランジスタＴr30 のドレイン電流がほぼ遮断
され、出力トランジスタＴr29 のドレイン電流が出力ト
ランジスタＴr30 に吸収されることなく負荷にソース電
流として供給される。
レイン電流が供給されてノードＮ７が十分に低下するの
で、出力トランジスタＴr30 のドレイン電流がほぼ遮断
され、出力トランジスタＴr29 のドレイン電流が出力ト
ランジスタＴr30 に吸収されることなく負荷にソース電
流として供給される。
【００９２】従って、前記第一の実施の形態に比して最
大ソース電流を増大させることができる。 （第五の実施の形態）図６は、この発明を具体化した第
五の実施の形態を示す。この実施の形態は、差電流検出
回路３を除いて前記第四の実施の形態と同様な構成であ
る。
大ソース電流を増大させることができる。 （第五の実施の形態）図６は、この発明を具体化した第
五の実施の形態を示す。この実施の形態は、差電流検出
回路３を除いて前記第四の実施の形態と同様な構成であ
る。
【００９３】差電流検出回路３の出力端子は、トランジ
スタＴr28 のドレインに接続される。そして、差電流検
出回路３はトランジスタＴr35 ，Ｔr36 のドレイン電流
の電流差に等しい差電流Ｉd2をトランジスタＴr28 のド
レインから吸入するように動作する。
スタＴr28 のドレインに接続される。そして、差電流検
出回路３はトランジスタＴr35 ，Ｔr36 のドレイン電流
の電流差に等しい差電流Ｉd2をトランジスタＴr28 のド
レインから吸入するように動作する。
【００９４】このような構成により、出力トランジスタ
Ｔr29 から負荷に出力されるソース電流が増大してトラ
ンジスタＴr25 ，Ｔr26 のドレイン電流に差が生じた場
合、その差電流Ｉd2が差電流検出回路３に吸収されるの
で、実質的に前記第四の実施の形態と同様な作用効果を
得ることができる。
Ｔr29 から負荷に出力されるソース電流が増大してトラ
ンジスタＴr25 ，Ｔr26 のドレイン電流に差が生じた場
合、その差電流Ｉd2が差電流検出回路３に吸収されるの
で、実質的に前記第四の実施の形態と同様な作用効果を
得ることができる。
【００９５】
【発明の効果】以上詳述したように、この発明は出力素
子の能力を最大限に発揮させて負荷駆動能力を十分に確
保しながら、消費電力の低減を図り得る出力回路を提供
することができる。
子の能力を最大限に発揮させて負荷駆動能力を十分に確
保しながら、消費電力の低減を図り得る出力回路を提供
することができる。
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示す回路図である。
【図３】 第二の実施の形態を示す回路図である。
【図４】 第三の実施の形態を示す回路図である。
【図５】 第四の実施の形態を示す回路図である。
【図６】 第五の実施の形態を示す回路図である。
【図７】 第一の従来例を示す回路図である。
【図８】 第二の従来例を示す回路図である。
【図９】 第二の従来例を示す回路図である。
１１ 差動入力回路 １２ ゲート電位制御回路 Ｖin1 ，Ｖin2 入力信号 Ｖ１ 高電位側電源 Ｖ２ 低電位側電源 Ｔr29 第一の出力トランジスタ Ｔr30 第二の出力トランジスタ
Claims (10)
- 【請求項１】 一対の入力信号の電位差を増幅して出力
する差動入力回路と、 高電位側電源と出力端子との間に、ＰチャネルＭＯＳト
ランジスタを第一の出力トランジスタとして接続し、前
記出力端子と低電位側電源との間にＮチャネルＭＯＳト
ランジスタを第二の出力トランジスタとして接続し、前
記差動入力回路の出力信号に基づいて、前記第一の出力
トランジスタを動作させて前記出力端子からソース電流
を吐出するプルアップ動作と、前記第二の出力トランジ
スタを動作させて前記出力端子からシンク電流を吸入す
るプルダウン動作とを行う出力回路とを備えた差動増幅
回路であって、 前記差動入力回路の出力信号に基づいて前記プルアップ
動作を行うとき、前記第一の出力トランジスタをオンさ
せるゲート電位を低電位側電源レベルとし、前記プルダ
ウン動作を行うとき、前記第二の出力トランジスタをオ
ンさせるゲート電位を高電位側電源レベルとするゲート
電位制御回路を備えたことを特徴とする差動増幅回路の
出力回路。 - 【請求項２】 前記ゲート電位制御回路は、前記プルア
ップ動作を行うとき、前記第一の出力トランジスタのゲ
ート電位を低電位側電源からＭＯＳトランジスタのドレ
イン・ソース間電圧分上昇したレベルとし、前記プルダ
ウン動作を行うとき、前記第二の出力トランジスタのゲ
ート電位を高電位側電源からＭＯＳトランジスタのドレ
イン・ソース間電圧分低下したレベルとすることを特徴
とする請求項１記載の差動増幅回路の出力回路。 - 【請求項３】 前記ゲート電位制御回路は、前記プルア
ップ動作を行うとき、前記第二の出力トランジスタのゲ
ート電位を低電位側電源からＭＯＳトランジスタのドレ
イン・ソース間電圧分上昇したレベルとし、前記プルダ
ウン動作を行うとき、前記第一の出力トランジスタのゲ
ート電位を高電位側電源からＭＯＳトランジスタのドレ
イン・ソース間電圧分低下したレベルとすることを特徴
とする請求項１乃至２のいずれかに記載の差動増幅回路
の出力回路。 - 【請求項４】 前記第一の出力トランジスタのゲートに
は、前記差動入力回路の第一の出力信号に基づいて動作
する第一の電流制御回路の出力電流と、前記差動入力回
路の第二の出力信号に基づいて動作するＭＯＳトランジ
スタのドレイン電流との比に基づいて生成される電圧を
入力し、 前記第二の出力トランジスタのゲートには、前記第一の
出力トランジスタとカレントミラー動作するトランジス
タのドレイン電流に基づいて動作する第二の電流制御回
路の出力電流と、前記第一の電流制御回路の出力電流と
の比に基づいて生成される電圧を入力したことを特徴と
する請求項１乃至３のいずれかに記載の差動増幅回路の
出力回路。 - 【請求項５】 前記第一及び第二の電流制御回路は、カ
レントミラー回路で構成して、前記第一の出力トランジ
スタのアイドリング電流を前記差動入力回路のバイアス
電流に基づいて設定可能としたことを特徴とする請求項
４記載の差動増幅回路の出力回路。 - 【請求項６】 前記差動入力回路の動作電流は、ダイオ
ード接続したＭＯＳトランジスタで生成したことを特徴
とする請求項１乃至５のいずれかに記載の差動増幅回路
の出力回路。 - 【請求項７】 前記差動入力回路の動作電流は、一対の
入力トランジスタの出力電流に基づいてそれぞれ動作す
る一対のカレントミラー回路で生成したことを特徴とす
る請求項１乃至５のいずれかに記載の差動増幅回路の出
力回路。 - 【請求項８】 前記第二の電流制御回路の入力電流と、
前記第一の電流制御回路の出力電流との電流差を補正す
る電流補正回路を、前記第二の電流制御回路に接続した
ことを特徴とする請求項１乃至５のいずれかに記載の差
動増幅回路の出力回路。 - 【請求項９】 前記電流補正回路は、前記第二の電流制
御回路の入力電流と、前記第一の電流制御回路の出力電
流との電流差に基づいて、第二の電流制御回路を構成す
るカレントミラー回路に不足するドレイン電流を供給す
ることを特徴とする請求項８記載の差動増幅回路の出力
回路。 - 【請求項１０】 前記電流補正回路は、前記第二の電流
制御回路の入力電流と、前記第一の電流制御回路の出力
電流との電流差に基づいて、第二の電流制御回路を構成
するカレントミラー回路に過剰となるドレイン電流を吸
入することを特徴とする請求項８記載の差動増幅回路の
出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9324515A JPH11163644A (ja) | 1997-11-26 | 1997-11-26 | 差動増幅回路の出力回路 |
| US09/076,919 US5990742A (en) | 1997-11-26 | 1998-05-13 | Differential amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9324515A JPH11163644A (ja) | 1997-11-26 | 1997-11-26 | 差動増幅回路の出力回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007280586A Division JP4713560B2 (ja) | 2007-10-29 | 2007-10-29 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163644A true JPH11163644A (ja) | 1999-06-18 |
Family
ID=18166669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9324515A Pending JPH11163644A (ja) | 1997-11-26 | 1997-11-26 | 差動増幅回路の出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5990742A (ja) |
| JP (1) | JPH11163644A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6552632B2 (en) | 2001-04-20 | 2003-04-22 | Fujitsu Limited | Surface acoustic wave resonator with withdrawn electrodes and surface acoustic wave ladder filter using same |
| WO2023176670A1 (ja) * | 2022-03-17 | 2023-09-21 | ラピステクノロジー株式会社 | 電圧検知回路、表示ドライバ、表示装置及び比較器 |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000151291A (ja) * | 1998-11-12 | 2000-05-30 | Fujitsu Ltd | 演算増幅器 |
| US6133764A (en) * | 1999-01-27 | 2000-10-17 | Motorola, Inc. | Comparator circuit and method |
| US6157255A (en) * | 1999-01-28 | 2000-12-05 | Agilent Technologies | High performance operational amplifier |
| US6127891A (en) * | 1999-04-05 | 2000-10-03 | National Semiconductor Corporation | Low voltage class AB amplifier with gain boosting |
| WO2000064045A1 (en) * | 1999-04-16 | 2000-10-26 | Koninklijke Philips Electronics N.V. | Amplifier arrangement |
| JP3626043B2 (ja) * | 1999-08-10 | 2005-03-02 | 沖電気工業株式会社 | 演算増幅器 |
| JP2001284985A (ja) * | 2000-01-25 | 2001-10-12 | Denso Corp | オペアンプ |
| US6489847B1 (en) * | 2000-01-28 | 2002-12-03 | Telefonaktiebolaget Lm Ericsson | Low distoration driving amplifier for integrated filters |
| US6605993B2 (en) * | 2000-05-16 | 2003-08-12 | Fujitsu Limited | Operational amplifier circuit |
| JP4319339B2 (ja) * | 2000-08-30 | 2009-08-26 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6501333B1 (en) * | 2001-06-21 | 2002-12-31 | Stmicroelectronics Limited | Differential amplifier circuit |
| JP3882694B2 (ja) * | 2002-06-28 | 2007-02-21 | 株式会社デンソー | 演算増幅回路 |
| JP4402465B2 (ja) * | 2004-01-05 | 2010-01-20 | 株式会社リコー | 電源回路 |
| US7665063B1 (en) | 2004-05-26 | 2010-02-16 | Pegasystems, Inc. | Integration of declarative rule-based processing with procedural programming |
| DE102004038552B4 (de) * | 2004-08-06 | 2006-05-11 | Atmel Germany Gmbh | Spannungskomparator |
| US7116594B2 (en) * | 2004-09-03 | 2006-10-03 | International Business Machines Corporation | Sense amplifier circuits and high speed latch circuits using gated diodes |
| US8335704B2 (en) | 2005-01-28 | 2012-12-18 | Pegasystems Inc. | Methods and apparatus for work management and routing |
| US8924335B1 (en) | 2006-03-30 | 2014-12-30 | Pegasystems Inc. | Rule-based user interface conformance methods |
| JP2008017566A (ja) * | 2006-07-04 | 2008-01-24 | Oki Electric Ind Co Ltd | 電源発生回路 |
| US20080007343A1 (en) * | 2006-07-10 | 2008-01-10 | Jds Uniphase Corporation | Tuning A Trans-Impedance Amplifier |
| US8250525B2 (en) | 2007-03-02 | 2012-08-21 | Pegasystems Inc. | Proactive performance management for multi-user enterprise software systems |
| KR101580183B1 (ko) * | 2008-12-29 | 2015-12-24 | 테세라 어드밴스드 테크놀로지스, 인크. | 부스트 연산 증폭기 |
| US8843435B1 (en) | 2009-03-12 | 2014-09-23 | Pegasystems Inc. | Techniques for dynamic data processing |
| US8468492B1 (en) | 2009-03-30 | 2013-06-18 | Pegasystems, Inc. | System and method for creation and modification of software applications |
| US8488652B2 (en) * | 2010-03-11 | 2013-07-16 | Nec Laboratories America, Inc. | Systems and methods for blind equalization in a digital receiver |
| US8880487B1 (en) | 2011-02-18 | 2014-11-04 | Pegasystems Inc. | Systems and methods for distributed rules processing |
| US9195936B1 (en) | 2011-12-30 | 2015-11-24 | Pegasystems Inc. | System and method for updating or modifying an application without manual coding |
| US10044362B2 (en) * | 2014-06-19 | 2018-08-07 | Texas Instruments Incorporated | Complementary current reusing preamp for operational amplifier |
| US10469396B2 (en) | 2014-10-10 | 2019-11-05 | Pegasystems, Inc. | Event processing with enhanced throughput |
| US9793805B2 (en) * | 2015-03-31 | 2017-10-17 | Fujitsu Limited | Charge pump current adjustment |
| US10698599B2 (en) | 2016-06-03 | 2020-06-30 | Pegasystems, Inc. | Connecting graphical shapes using gestures |
| US10698647B2 (en) | 2016-07-11 | 2020-06-30 | Pegasystems Inc. | Selective sharing for collaborative application usage |
| US10211782B1 (en) * | 2017-10-16 | 2019-02-19 | Qualcomm Incorporated | Low-power wide-swing sense amplifier with dynamic output stage biasing |
| US11048488B2 (en) | 2018-08-14 | 2021-06-29 | Pegasystems, Inc. | Software code optimizer and method |
| US11567945B1 (en) | 2020-08-27 | 2023-01-31 | Pegasystems Inc. | Customized digital content generation systems and methods |
| US11791787B2 (en) * | 2020-08-28 | 2023-10-17 | Mitsubishi Electric Corporation | Comparator, oscillator, and power converter |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4966057A (ja) * | 1972-10-27 | 1974-06-26 | ||
| US4935703A (en) * | 1989-05-31 | 1990-06-19 | Sgs-Thomson Microelectronics, Inc. | Low bias, high slew rate operational amplifier |
| JPH07249946A (ja) * | 1994-01-19 | 1995-09-26 | Japan Radio Co Ltd | Ａｂ級プッシュプル駆動回路、その駆動方法及びこれを用いたａｂ級電子回路 |
| US5475343A (en) * | 1994-08-15 | 1995-12-12 | Elantec, Inc. | Class AB complementary output stage |
| US5515006A (en) * | 1995-03-07 | 1996-05-07 | Linfinity Microelectronics, Inc. | Low distortion efficient large swing CMOS amplifier output |
-
1997
- 1997-11-26 JP JP9324515A patent/JPH11163644A/ja active Pending
-
1998
- 1998-05-13 US US09/076,919 patent/US5990742A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6552632B2 (en) | 2001-04-20 | 2003-04-22 | Fujitsu Limited | Surface acoustic wave resonator with withdrawn electrodes and surface acoustic wave ladder filter using same |
| WO2023176670A1 (ja) * | 2022-03-17 | 2023-09-21 | ラピステクノロジー株式会社 | 電圧検知回路、表示ドライバ、表示装置及び比較器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5990742A (en) | 1999-11-23 |
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