JP4833755B2 - 発振回路 - Google Patents

Description

本発明は、半導体集積回路における発振器に関する。

従来の発振回路としては、２つのトランジスタを交互にオン／オフさせるマルチバイブレータ型の回路が知られている。また、エミッタ結合型マルチバイブレータを備えた発振回路において、ベース・エミッタ間の電位差についてロット間のバラツキや温度依存性による影響を低減する構成にすることにより安定な発振周波数を出力する制御発振回路も検討されている（例えば、特許文献１を参照。）。この文献記載の発振回路では、発振周波数を決定するトランジスタに流れる電流を共通化することにより、ベース・エミッタ電圧差の影響を抑制する。一方、ダイナミックレンジ等を制御するための抵抗で決まる電流に対し、この電流で決まるトランジスタのベース・エミッタ電圧差を抑制するためのエミッタフォロワを備える。

また、比較的小規模の回路構成で、消費電力の大きな外部増幅回路を不要とするエミッタ結合マルチバイブレータ形発振回路も検討されている（例えば、特許文献２を参照。）。この文献記載の発振回路では、その出力側に接続された交流結合コンデンサと、この交流結合コンデンサに接続された自己バイアス形ＣＭＯＳインバータとからなる一段もしくはそれ以上の段数の増幅回路を設けている。そして、自己バイアス形ＣＭＯＳインバータは、電源と接地間にそれぞれ直列に接続され、それらのゲートが互いに接続された一方の導電形のＭＯＳＦＥＴおよび他方の導電形のＭＯＳＦＥＴと、これらＭＯＳＦＥＴの接続点に接続されたバイアス抵抗から構成される。更に、これら自己バイアス形ＣＭＯＳインバータは、その一方の導電形のＭＯＳＦＥＴと他方の導電形のＭＯＳＦＥＴの切り換わり時に生じる貫通電流を所定値に限流するようにゲート面積の大きさを定める。
特開２００５−１６７７５２号公報（図１） 特開平６−６１８７号公報（図１）

しかし、ＣＭＯＳトランジスタから構成された発振回路のスイングが小さい。特に、周波数が高くなると、トランジスタの動作速度や寄生容量の影響が顕著になり、周波数に反比例するように、発振振幅が小さくなる。例えば、特許文献１に記載の発振回路の場合、振幅電圧は「Ｒ３＊Ｉ２」となるため、フルスイングを行なうことができず、増幅が必要であった。従って、マルチバイブレータにおいてフルスイングするためにアンプが必要になり、そのためのバイアス電流が必要である。また、特許文献２に記載の発振回路のように増幅回路を設けた場合、フルスイングも可能であるが、この増幅回路での消費電力が大きくなる。この場合、振幅が小さいと増幅度と精度とを上げる必要があるため、より多くの電流が必要になる。

本発明は、比較的簡易な回路構成を用いることにより、低消費電力でフルスイング可能な発振回路を提供することにある。

上記問題点を解決するために、本発明は、第１発振信号を出力する発振ユニットと、ソース端子が相互に接続された第１、第２制御素子を設けた電圧制御ユニットと、第１、第２出力電流源の間に第１、第２出力制御素子を備え、この第１、第２出力制御素子の接続ノードに第１出力端子を設けた出力ユニットとを備えた発振回路であって、前記第１出力
電流源と第１出力制御素子との接続ノードには、前記第１制御素子のドレイン端子が接続され、前記第２出力制御素子と第２出力電流源との接続ノードには、前記第２制御素子のドレイン端子が接続され、前記第１制御素子のソース端子と前記第２制御素子のソース端子との接続ノードには、前記発振ユニットの第１発振信号を入力するように接続され、前記第１制御素子のゲート端子には所定のバイアスを入力し、前記第２制御素子のゲート端子には発振信号の振幅を決める参照電圧を入力するように接続したことを要旨とする。

本発明によれば、電圧制御ユニットにおいて発振信号の振幅を参照電圧に制御する。この場合に発生する電流を、出力ユニットに供給して出力制御素子を制御する。これにより、電圧制御ユニットにおいて生じる電流を有効利用して、省電力化を図りながら、振幅の増幅を行なうことができる。すなわち、発振している場合には、電圧振幅に関係なく、電流は確実にスイッチング動作をしている。従って、発振の振幅が小さい場合でも、直接、電圧により制御するのではなく、電流に基づいて制御するため、高精度な電圧回路は不要になり、このためのバイアス電流の抑制を図ることができる。

本発明の発振回路において、前記発振ユニットは、ソース端子及びドレイン端子に、それぞれ第１、第２発振電流源が接続された第１発振制御素子を備え、前記第１、第２発振電流源が供給する電流の値と、第１、第２出力電流源が供給する電流の値とが一致するように構成したことを要旨とする。本発明によれば、電流値を共通にすることにより、無駄な電流を抑制できる。

本発明の発振回路において、前記発振ユニットは、マルチバイブレータ型の発振回路であり、前記第１発振信号とともに第２発振信号を出力し、前記電圧制御ユニットは、更に、ソース端子が相互に接続された第３、第４制御素子を備え、前記出力ユニットは、更に、第３、第４出力電流源の間に第３、第４出力制御素子を備え、第３、第４出力制御素子の接続ノードに第２出力端子を設け、前記第３出力電流源と第３出力制御素子との接続ノードには、前記第３制御素子のドレイン端子が接続され、前記第４出力制御素子と第４出力電流源との接続ノードには、前記第４制御素子のドレイン端子が接続され、前記第３制御素子のソース端子と前記第４制御素子のソース端子との接続ノードには、前記発振ユニットの第２発振信号を入力するように接続され、前記第３制御素子のゲート端子には所定のバイアスを入力し、前記第４制御素子のゲート端子には発振信号の振幅を決める参照電圧を入力するように接続したことを要旨とする。本発明によれば、マルチバイブレータ形発振回路にも適用することができる。

本発明の発振回路において、前記発振ユニットは、ソース端子及びドレイン端子に、それぞれ第３、第４発振電流源が接続された第２発振制御素子を備え、前記第２、第３発振電流源が供給する電流の値と、第２、第３出力電流源が供給する電流の値とを一致するように構成したことを要旨とする。本発明によれば、マルチバイブレータ形発振回路においても、電流値を共通にすることにより、無駄な電流を抑制できる。

本発明の発振回路において、前記電圧制御ユニットは、前記参照電圧を生成する参照電流源と抵抗とを備え、前記参照電流源は、各出力制御素子から供給される電流値の定数倍の電流を供給することを要旨とする。本発明によれば、参照電圧や各制御素子の特性の変化に影響を受けることなく、周波数を一定に維持することができる。

本発明によれば、比較的簡易な回路構成を用いることにより、低消費電力化を図ることができる。

以下、本発明を具体化した発振回路の一実施形態を図１〜図４に従って説明する。本実施形態の発振回路１０は、図１に示すように、発振ユニットとしての発振コアブロック１００、電圧制御ユニットとしての電圧制限ブロック１２０、出力ユニットとしての差動出力ブロック１４０から構成される。ここで、発振コアブロック１００は、発振信号を出力するための機能ブロックである。電圧制限ブロック１２０は、発振コアブロック１００からの発振信号の出力電圧（振幅）を一定に維持する機能ブロックであり、電圧を制限したときに生成された電流を出力する。また、差動出力ブロック１４０は、電圧制限ブロック１２０から出力された電流を、電源電圧／接地電圧間の振幅で発振（フルスイング）させるための機能ブロックである。

この発振回路１０には、電源ラインを介して駆動電圧ＶＣＣが供給され、接地ラインを介して接地電圧ＧＮＤが維持される。
まず、発振コアブロック１００の構成について説明する。

図１に示すように、発振コアブロック１００は、ｐチャンネル型ＭＯＳのトランジスタ（Ｍ１、Ｍ２）を備えており、それぞれ第１、第２発振制御素子として機能する。トランジスタＭ１のソース端子は、第１発振電流源としての定電流源ＣＳ１を介して電源ラインに接続されており、ドレイン端子は、第２発振電流源としての定電流源ＣＳ２を介して接地ラインに接続されている。一方、トランジスタＭ２のソース端子は、第３発振電流源としての定電流源ＣＳ３を介して電源ラインに接続されており、ドレイン端子は、第４発振電流源としての定電流源ＣＳ４を介して接地ラインに接続されている。

また、トランジスタＭ１のゲート端子は、トランジスタＭ２のドレイン端子に接続されており、トランジスタＭ２のゲート端子は、トランジスタＭ１のドレイン端子に接続されている。

更に、トランジスタ（Ｍ１、Ｍ２）のソース端子間には、容量Ｃが設けられている。
また、トランジスタ（Ｍ１、Ｍ２）のドレイン端子は、それぞれ電圧制限ブロック１２０に接続されている。そして、トランジスタＭ１は第１発振信号を出力し、トランジスタＭ２は第２発振信号を出力する。

次に、電圧制限ブロック１２０の構成について説明する。
電圧制限ブロック１２０は、所定の伝導型（ｎチャンネル型）ＭＯＳ構造のトランジスタ（Ｍ３、Ｍ５、Ｍ７）と、反対伝導型（ｐチャンネル型）ＭＯＳ構造のトランジスタ（Ｍ４、Ｍ６、Ｍ８）を備えている。ここで、第１発振信号が供給されるトランジスタ（Ｍ７、Ｍ８）が、それぞれ第１、第２制御素子として機能する。更に、第２発振信号が供給されるトランジスタ（Ｍ５、Ｍ６）が、それぞれ第３、第４制御素子として機能する。

トランジスタＭ３のドレイン端子は定電流源ＣＳ５を介して電源ラインに接続されており、トランジスタＭ３のドレイン端子とゲート端子とは接続されている。トランジスタＭ３のソース端子は、トランジスタＭ４のソース端子に接続されている。トランジスタＭ４のドレイン端子は、このトランジスタのゲート端子に接続されると共に接地されている。このトランジスタ（Ｍ３、Ｍ４）により、トランジスタＭ３のゲート端子において、接地電圧ＧＮＤに対して所定のバイアス電圧が生成される。

トランジスタＭ３のゲート端子は、トランジスタ（Ｍ５、Ｍ７）のゲート端子に接続されている。トランジスタ（Ｍ５、Ｍ７）のドレイン端子は、それぞれ後述する差動出力ブロック１４０に接続されている。

トランジスタ（Ｍ５、Ｍ７）のソース端子は、それぞれトランジスタ（Ｍ６、Ｍ８）の
ソース端子に接続されている。このトランジスタＭ５とトランジスタＭ６との間の接続ノードには、発振コアブロック１００のトランジスタＭ２のドレイン端子が接続されている。

一方、トランジスタＭ７とトランジスタＭ８との間の接続ノードには、発振コアブロック１００のトランジスタＭ１のドレイン端子が接続されている。
更に、トランジスタ（Ｍ６、Ｍ８）のゲート端子には、参照電圧Ｖref が入力される。参照電圧Ｖref により、電圧制限ブロック１２０における発振信号の振幅を決められる。

次に、差動出力ブロック１４０の構成について説明する。
差動出力ブロック１４０は、所定の伝導型（ｐチャンネル型）ＭＯＳ構造のトランジスタ（Ｍ９、Ｍ１１）、反対伝導型（ｎチャンネル型）ＭＯＳ構造のトランジスタ（Ｍ１０、Ｍ１２）を備えている。トランジスタ（Ｍ９、Ｍ１１）のソース端子は定電流源（ＣＳ６、ＣＳ８）を介して電源ラインに接続されており、駆動電圧ＶＣＣが供給される。更に、トランジスタ（Ｍ９、Ｍ１１）のソース端子は、それぞれ電圧制限ブロック１２０のトランジスタ（Ｍ５、Ｍ７）のドレイン端子に接続されている。

トランジスタ（Ｍ９、Ｍ１１）のゲート端子には電圧ＶＰが入力される。この電圧ＶＰとしては、定電流源（ＣＳ６、ＣＳ８）が動作可能な範囲で、駆動電圧ＶＣＣよりトランジスタの閾値電圧以上に低い電圧を設定する。

トランジスタ（Ｍ９、Ｍ１１）のドレイン端子は、トランジスタ（Ｍ１０、Ｍ１２）のドレイン端子にそれぞれ接続されている。
トランジスタ（Ｍ１０、Ｍ１２）のゲート端子には電圧ＶＮが入力される。この電圧ＶＮとしては、定電流源（ＣＳ７、ＣＳ９）が動作可能な範囲で、接地電圧ＧＮＤよりトランジスタ閾値電圧以上に高い電圧を設定する。

このトランジスタ（Ｍ１０、Ｍ１２）のソース端子は、定電流源（ＣＳ７、ＣＳ９）を介して接地される。更に、トランジスタ（Ｍ１０、Ｍ１２）のソース端子は、それぞれ電圧制限ブロック１２０のトランジスタ（Ｍ６、Ｍ８）のドレイン端子に接続されている。

本実施形態では、定電流源（ＣＳ８、ＣＳ９）が、それぞれ第１、第２出力電流源として機能し、定電流源（ＣＳ６、ＣＳ７）が、それぞれ第３、第４出力電流源として機能する。また、トランジスタ（Ｍ１１、Ｍ１２）が、それぞれ第１、第２出力制御素子として機能し、トランジスタ（Ｍ９、Ｍ１０）が、それぞれ第３、第４出力制御素子として機能する。

そして、トランジスタＭ９とトランジスタＭ１０との間の接続ノード、トランジスタＭ１１とトランジスタＭ１２との間の接続ノードが、それぞれ第２出力端子としての出力端子Ｎ１、第１出力端子としての出力端子Ｎ２となる。

そして、定電流源ＣＳ１〜ＣＳ９は、それぞれ電流Ｉ１〜Ｉ９を供給するものとして、本実施形態では、その電流値はすべて一定（Ｉref ）とする。
次に、図２を用いて、発振コアブロック１００、電圧制限ブロック１２０の動作を説明する。

ここで、発振コアブロック１００のトランジスタＭ１がオンして、トランジスタＭ２がオフした場合、トランジスタＭ１のドレイン端子には定電流源ＣＳ１及び定電流源ＣＳ３からの電流〔Ｉ１＋Ｉ３〕が流れ込む。この電流の一部は定電流源ＣＳ２を介して引き抜かれるため、電圧制限ブロック１２０には電流〔Ｉ１＋Ｉ３−Ｉ２〕が供給される。この
電流〔Ｉ１＋Ｉ３−Ｉ２〕はトランジスタＭ８に供給されて、トランジスタＭ８をオンする。

一方、トランジスタＭ２はオフしているため、定電流源ＣＳ４には電圧制限ブロック１２０のトランジスタＭ５がオンして電流Ｉ４が供給される。
これにより、容量ＣのトランジスタＭ１側の電圧Ｖｃ１は以下のようになる。

Ｖｃ１＝Ｖｄ２＋Ｖｔ１＝Ｖｔ４＋Ｖｔ３−Ｖｔ５＋Ｖｔ１
ここで、電圧Ｖｄ２は、トランジスタＭ２のドレイン端子と定電流源ＣＳ４との間の接続ノードの電圧である。更に、「ｉ」を変数とした場合、電圧Ｖｔｉは、それぞれトランジスタＭｉがオンしている場合のゲート・ソース間の電圧を意味する。

また、容量ＣのトランジスタＭ２側の電圧Ｖｃ２は、電圧〔Ｖｔ２＋Ｖref ＋Ｖｔ８〕になるまでの時間を変数として以下のように表わされる。
Ｖｃ２＝Ｖｃ１＋Ｉ３／Ｃ＊〔時間〕
一方、発振コアブロック１００のトランジスタＭ２がオンして、トランジスタＭ１がオフした場合、トランジスタＭ２には定電流源ＣＳ１及び定電流源ＣＳ３からの電流〔Ｉ１＋Ｉ３〕が流れ込む。この電流の一部は定電流源ＣＳ４を介して引き抜かれるため、電圧制限ブロック１２０には電流〔Ｉ１＋Ｉ３−Ｉ４〕が供給される。この電流〔Ｉ１＋Ｉ３−Ｉ４〕はトランジスタＭ６に供給されてオンする。

一方、トランジスタＭ１はオフしているため、定電流源ＣＳ２には電圧制限ブロック１２０のトランジスタＭ７がオンして電流Ｉ２が供給される。
これにより、容量ＣのトランジスタＭ２側の電圧Ｖｃ２は以下のようになる。

Ｖｃ２＝Ｖｄ１＋Ｖｔ２＝Ｖｔ４＋Ｖｔ３−Ｖｔ７＋Ｖｔ２
ここで、電圧Ｖｄ１は、それぞれトランジスタＭ１のドレイン端子と定電流源ＣＳ２との間の接続ノードの電圧である。

また、容量ＣのトランジスタＭ１側の電圧Ｖｃ１は、電圧Ｖｃ１が〔Ｖｔ１＋Ｖref ＋Ｖｔ６〕になるまでの時間を変数として以下のように表わされる。
Ｖｃ１＝Ｖｃ２＋Ｉ１／Ｃ＊〔時間〕
ここで、各トランジスタ（Ｍ１〜Ｍ８）における電圧〔Ｖｔ〕＝〔Ｖｔ１〕＝…＝〔Ｖｔ８〕、電流〔Ｉref 〕＝〔Ｉ１〕＝…＝〔Ｉ８〕とした場合、図４に示すように、電圧Ｖｃ１と電圧Ｖｃ２とは、相互に電圧〔２＊Ｖｔ＋Ｖref 〕〜〔２＊Ｖｔ−Ｖref 〕間でスイングし、その発振振幅は参照電圧Ｖref と同じ電圧となる。すなわち、発振コアブロック１００のスイングの大小にかかわらず、参照電圧Ｖref の振幅で発振することになる。

ここで、各電圧（Ｖｃ１、Ｖｃ２）の立ち上がりの傾きは〔Ｉref ／Ｃ〕となる。そして、発振の周期Ｔ、周波数Ｆは、それぞれ以下のように表わされる。
Ｉref ＊Ｔ／２＝Ｃ＊Ｖref ＊２
Ｔ＝４Ｃ＊Ｖref ／Ｉref
Ｆ＝１／Ｔ＝Ｉref ／（４Ｃ＊Ｖref ）
次に、図３を用いて、電圧制限ブロック１２０及び差動出力ブロック１４０の動作を説明する。

トランジスタＭ２のドレイン端子と定電流源ＣＳ４との間の接続ノード（電圧Ｖｄ２）から電流Ｉref が供給され、トランジスタＭ１のドレイン端子と定電流源ＣＳ２との間の接続ノード（電圧Ｖｄ１）に電流Ｉref が供給される場合、トランジスタＭ５はオフする
とともに、トランジスタＭ６には電流Ｉref が流れる。また、この場合、トランジスタＭ８はオフするとともに、トランジスタＭ７には電流Ｉref が流れる。

従って、トランジスタＭ９には電流Ｉ６が流れ込み、トランジスタＭ１０には電流〔Ｉ７−Ｉref 〕が流れる。もし、電流Ｉ６と電流Ｉ７とが同じ値であれば、トランジスタＭ９に流れる電流はトランジスタＭ１０に流れる電流より大きくなり、この差分電流（具体的には、電流Ｉref ）が出力端子Ｎ１に供給される。この電流により、出力端子Ｎ１の電圧は駆動電圧ＶＣＣまで上昇する。

一方、電流Ｉ８と電流Ｉ９とが同じ値であれば、トランジスタＭ１２に流れる電流はトランジスタＭ１１に流れる電流より大きくなり、この差分電流が出力端子Ｎ２から引き抜かれる。この電流により、出力端子Ｎ２の電圧は接地電圧ＧＮＤまで下降する。

一旦、出力端子Ｎ１の電圧が駆動電圧ＶＣＣまで上昇すると、出力端子Ｎ１には電流が流れなくなるので、トランジスタＭ９に流れる電流と、トランジスタＭ１０に流れる電流とは同じ値になり、電流〔Ｉ７−Ｉref 〕となる。出力端子Ｎ２の電圧が接地電圧ＧＮＤに達すると同様に、トランジスタＭ１２に流れる電流と、トランジスタＭ１１に流れる電流とは同じ値になり、電流〔Ｉ８−Ｉref 〕となる。もし、電流Ｉ６〜電流Ｉ９が電流Ｉref に一致する場合、この差動出力ブロック１４０における電流消費はなくなる。

また、発振信号が反転した場合には、出力端子Ｎ１の電圧が接地電圧ＧＮＤまで下降し、出力端子Ｎ２の電圧が駆動電圧ＶＣＣまで上昇する。これにより、付加的な電流を供給することなく、フルスイングを行なうことができる。

上記実施形態の発振回路によれば、以下のような効果を得ることができる。
・ 上記実施形態では、電圧制限ブロック１２０は、電圧を制限するための電流を差動出力ブロック１４０に供給する。差動出力ブロック１４０は、この電流を用いて、接地電圧ＧＮＤ〜駆動電圧ＶＣＣ間でのフルスイングを行なう。従来、電圧リミッタ（本実施形態では、電圧制限ブロック１２０）において用いられた電流は廃棄されていた。本発明の発振回路では、差動出力ブロック１４０がこの電流を有効に利用することにより、付加的な電流を供給することなく、フルスイングが可能になる。これにより、簡易な回路構成で、消費電力の低減を図りながら、フルスイングを実現することができる。

・ 上記実施形態では、周波数Ｆは参照電圧Ｖref の関数となる。従って、参照電圧Ｖref を変更することにより、周波数Ｆを制御することができる。
なお、上記実施形態は以下のように変更してもよい。

○ 上記実施形態では、理想的には定電流源（ＣＳ１〜ＣＳ９）はすべて一致するのがよいが、異なる場合であっても、共通する電流値に関しては、省電力化を図ることができる。

○ 上記実施形態では、発振コアブロック１００としてマルチバイブレータ形発振回路を用いたが、発振信号を供給できるものであれば、この構成に限定されるものではない。
○ 上記実施形態では、トランジスタ（Ｍ１１、Ｍ１２）を用いることにより、相補的な２つの信号を出力した。これに代えて、図５に示す発振回路１１により、単一の発振信号を供給することができる。特に、相補的な信号が必要ない場合には、より簡易な構成で発振回路を実現することができる。

○ 上記実施形態では、外部から参照電圧Ｖref を供給した。これに代えて、図６に示す発振回路１２のように、駆動電圧ＶＣＣに接続された参照電流源としての定電流源ＣＳ
１０と抵抗ＲによりＶref で構成することも可能である。この場合、上述のように周波数Ｆは、Ｉref ／（４Ｃ＊Ｖref ）により表される。そこで、Ｖref ＝Ｉref ＊Ｒを代入した場合、Ｆ＝１／４ＣＲとなる。このように、Ｉref が他の電流の定数倍の電流を供給するように構成すると、電流が変化しても周波数が変化しない発振回路を実現することができる。

○ 上記実施形態では、各トランジスタ（Ｍ１〜Ｍ８）における電圧として、電圧〔Ｖｔ〕＝〔Ｖｔ１〕＝…＝〔Ｖｔ８〕を用いた。本発明では、電圧〔Ｖｔ１〕＝〔Ｖｔ２〕かつ〔Ｖｔ３＝〔Ｖｔ５〕＝〔Ｖｔ７〕かつ〔Ｖｔ４〕＝〔Ｖｔ６〕＝〔Ｖｔ８〕であればよい。この場合、電圧〔Ｖｔ４＋Ｖｔ３−Ｖｔ７＋Ｖｔ２＋Ｖref 〕〜〔Ｖｔ４＋Ｖｔ３−Ｖｔ７＋Ｖｔ２−Ｖref 〕間でスイングすることになる。

○ 上記実施形態では、電流源として定電流源（ＣＳ１〜ＣＳ９）を用いて、参照電圧Ｖref を変更することにより、周波数Ｆを制御する。これに代えて、各電流源の電流Ｉref を変更することにより、周波数Ｆを制御することも可能である。周波数Ｆは電流Ｉref の関数となり、電流Ｉref に比例するため、各電流源をカレントミラー回路で実現することにより、容易に周波数を制御することができる。

本実施形態の発振回路の全体構成の説明図。 本実施形態の発振回路の発振コアブロック及び電圧制限ブロックの動作の説明図。 本実施形態の発振回路の電圧制限ブロック及び差動出力ブロックの動作の説明図。 本実施形態の発振回路の発振状態の説明図。 他の実施形態の発振回路の構成の説明図。 他の実施形態の発振回路の構成の説明図。

符号の説明

１０，１１，１２…発振回路、１００…発振ユニットとしての発振コアブロック、１２０…電圧制御ユニットとしての電圧制限ブロック、１４０…出力ユニットとしての差動出力ブロック、ＣＳ１…第１発振電流源としての定電流源、ＣＳ２…第２発振電流源としての定電流源、ＣＳ３…第３発振電流源としての定電流源、ＣＳ４…第４発振電流源としての定電流源、ＣＳ６…第３出力電流源としての電流源、ＣＳ７…第４出力電流源としての電流源、ＣＳ８…第１出力電流源としての電流源、ＣＳ９…第２出力電流源としての電流源、ＣＳ１０…参照電流源としての定電流源、Ｍ１…第１発振制御素子としてのトランジスタ、Ｍ２…第２発振制御素子としてのトランジスタ、Ｍ５…第３制御素子としてのトランジスタ、Ｍ６…第４制御素子としてのトランジスタ、Ｍ７…第１制御素子としてのトランジスタ、Ｍ８…第２制御素子としてのトランジスタ、Ｍ９…第３出力制御素子としてのトランジスタ、Ｍ１０…第４出力制御素子としてのトランジスタ、Ｍ１１…第１出力制御素子としてのトランジスタ、Ｍ１２…第２出力制御素子としてのトランジスタ、Ｎ１…第２出力端子としての出力端子、Ｎ２…第１出力端子としての出力端子、Ｖref …参照電圧、ＶＣＣ…駆動電圧、ＧＮＤ…接地電圧、Ｒ…抵抗。

Claims (5)

1. 第１発振信号を出力する発振ユニットと、
   ソース端子が相互に接続された第１、第２制御素子を設けた電圧制御ユニットと、
   第１、第２出力電流源の間に第１、第２出力制御素子を備え、この第１、第２出力制御素子の接続ノードに第１出力端子を設けた出力ユニットとを備えた発振回路であって、
   前記第１出力電流源と第１出力制御素子との接続ノードには、前記第１制御素子のドレイン端子が接続され、
   前記第２出力制御素子と第２出力電流源との接続ノードには、前記第２制御素子のドレイン端子が接続され、
   前記第１制御素子のソース端子と前記第２制御素子のソース端子との接続ノードには、前記発振ユニットの第１発振信号を入力するように接続され、
   前記第１制御素子のゲート端子には所定のバイアスを入力し、前記第２制御素子のゲート端子には発振信号の振幅を決める参照電圧を入力するように接続したことを特徴とする発振回路。
2. 前記発振ユニットは、ソース端子及びドレイン端子に、それぞれ第１、第２発振電流源が接続された第１発振制御素子を備え、
   前記第１、第２発振電流源が供給する電流の値と、第１、第２出力電流源が供給する電流の値とが一致するように構成したことを特徴とする請求項１に記載の発振回路。
3. 前記発振ユニットは、マルチバイブレータ型の発振回路であり、前記第１発振信号とともに第２発振信号を出力し、
   前記電圧制御ユニットは、更に、ソース端子が相互に接続された第３、第４制御素子を備え、
   前記出力ユニットは、更に、第３、第４出力電流源の間に第３、第４出力制御素子を備え、第３、第４出力制御素子の接続ノードに第２出力端子を設け、
   前記第３出力電流源と第３出力制御素子との接続ノードには、前記第３制御素子のドレイン端子が接続され、
   前記第４出力制御素子と第４出力電流源との接続ノードには、前記第４制御素子のドレイン端子が接続され、
   前記第３制御素子のソース端子と前記第４制御素子のソース端子との接続ノードには、前記発振ユニットの第２発振信号を入力するように接続され、
   前記第３制御素子のゲート端子には所定のバイアスを入力し、前記第４制御素子のゲート端子には発振信号の振幅を決める参照電圧を入力するように接続したことを特徴とする請求項１又は２に記載の発振回路。
4. 前記発振ユニットは、ソース端子及びドレイン端子に、それぞれ第３、第４発振電流源が接続された第２発振制御素子を備え、
   前記第２、第３発振電流源が供給する電流の値と、第２、第３出力電流源が供給する電流の値とを一致するように構成したことを特徴とする請求項１〜３のいずれか一つに記載の発振回路。
5. 前記電圧制御ユニットは、前記参照電圧を生成する参照電流源と抵抗とを備え、
   前記参照電流源は、各出力制御素子から供給される電流値の定数倍の電流を供給することを特徴とする請求項１〜４のいずれか一つに記載の発振回路。

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