JPH0323709A - 遅延回路 - Google Patents
遅延回路Info
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- JPH0323709A JPH0323709A JP1158585A JP15858589A JPH0323709A JP H0323709 A JPH0323709 A JP H0323709A JP 1158585 A JP1158585 A JP 1158585A JP 15858589 A JP15858589 A JP 15858589A JP H0323709 A JPH0323709 A JP H0323709A
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- 239000000758 substrate Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
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- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は遅延回路に関し、特にＭＯＳ集積回路に適した
遅延回路に関する。
遅延回路に関する。
従来、遅延回路は第４図に示したように、入力端子（Ｉ
Ｎ）と出力端子（ＯＵＴ）を備え、第１の電源電圧端子
（ＶＣＣ）と第２の電源電圧端子（ＧＮＤ）間に直列接
続されたＰチャネル型ＭＯＳ ＦＥＴ （Ｐ＋＋）と
Ｎチャネル型ＭＯ Ｓ − Ｆ ＥＴ （Ｎｌ２）で構
戊され、入力が入力端子（ＩＮ）に、出力が第１の接続
点（ｌ１）に接続された第１のインバータ（ＩＮ＋＋）
と、第１の接続点（１１）と第２の接続点（１２）間に
接続された抵抗素子（Ｒｌｌ）と、第２の接続点（１２
）と第２の電源電圧端子（ＧＮＤ）間に接続された容量
素子（Ｃ）と、第１の電源電圧端子（Ｖｃｃ）と第２の
電源電圧端子（ＧＮＤ）間に直列接続されたＰチャネル
型ＭＯ Ｓ Ｆ Ｅ Ｔ （Ｐ ＋ｓ）とＮチャネル
型ＭＯ Ｓ Ｆ Ｅ Ｔ （Ｎ １４）で構成され、
入力が第？の接続点（１２）に、出，力が出力端子（Ｏ
ＵＴ）に接続された第２のインバータ（ＩＮｌ２）テ構
成されている。
Ｎ）と出力端子（ＯＵＴ）を備え、第１の電源電圧端子
（ＶＣＣ）と第２の電源電圧端子（ＧＮＤ）間に直列接
続されたＰチャネル型ＭＯＳ ＦＥＴ （Ｐ＋＋）と
Ｎチャネル型ＭＯ Ｓ − Ｆ ＥＴ （Ｎｌ２）で構
戊され、入力が入力端子（ＩＮ）に、出力が第１の接続
点（ｌ１）に接続された第１のインバータ（ＩＮ＋＋）
と、第１の接続点（１１）と第２の接続点（１２）間に
接続された抵抗素子（Ｒｌｌ）と、第２の接続点（１２
）と第２の電源電圧端子（ＧＮＤ）間に接続された容量
素子（Ｃ）と、第１の電源電圧端子（Ｖｃｃ）と第２の
電源電圧端子（ＧＮＤ）間に直列接続されたＰチャネル
型ＭＯ Ｓ Ｆ Ｅ Ｔ （Ｐ ＋ｓ）とＮチャネル
型ＭＯ Ｓ Ｆ Ｅ Ｔ （Ｎ １４）で構成され、
入力が第？の接続点（１２）に、出，力が出力端子（Ｏ
ＵＴ）に接続された第２のインバータ（ＩＮｌ２）テ構
成されている。
次に第５図も参照しながら動作の説明をする。
まず、初期状態として入力端子（ＩＮ）にロウが印加さ
れており、第１及び第２の接続点（１１及び１２）がハ
イ（Ｖｃｃ電位）であり、出力端子（ＯＵＴ）からロウ
が出力されている。次に入力端子（ＩＮ）にハイが印加
されると同時に第１の接続点（１１）の電位：ｖ１．が
ロウ（ＧＮＤ電位）になり、第２の接続点（１２）の電
位：ｖ１２が下式（１式）に従って下降し、ｖ１■が第
２のインバータ（ＩＮｕ） の論理しきい値電圧：Ｖｓｋ’に等しくなった時点で第
２のインバータ（ＩＮＮ）の出力が反転して出力端子（
ＯＵＴ）からハイが出力され、遅延時間：ｔＤが得られ
る。
れており、第１及び第２の接続点（１１及び１２）がハ
イ（Ｖｃｃ電位）であり、出力端子（ＯＵＴ）からロウ
が出力されている。次に入力端子（ＩＮ）にハイが印加
されると同時に第１の接続点（１１）の電位：ｖ１．が
ロウ（ＧＮＤ電位）になり、第２の接続点（１２）の電
位：ｖ１２が下式（１式）に従って下降し、ｖ１■が第
２のインバータ（ＩＮｕ） の論理しきい値電圧：Ｖｓｋ’に等しくなった時点で第
２のインバータ（ＩＮＮ）の出力が反転して出力端子（
ＯＵＴ）からハイが出力され、遅延時間：ｔＤが得られ
る。
第４図に示された従来の遅延回路の遅延時間： ｔ Ｄ
ｌは下式（式２）で与えられる。
ｌは下式（式２）で与えられる。
上述した従来の遅延回路の遅延時間は（２式）で表わさ
るようにＣ，Ｒｈ及び第２７インバータ（ＩＮｌ２な論
理しきい値電圧：Ｖｔｈ’に依存する。
るようにＣ，Ｒｈ及び第２７インバータ（ＩＮｌ２な論
理しきい値電圧：Ｖｔｈ’に依存する。
ここで第２のインバータ（ＩＮ＋２）の論理しきい値電
圧”Ｖｓｂ’は第２のインバータ（ＩＮ＋２）を構或す
るＭ Ｏ Ｓ Ｆ Ｅ Ｔ （ Ｐ ｓ ｓ ， Ｎ
１４）のｇｍやしきい値電圧（以降ｖＴと記す）が変
動すると論理しきい値電圧：Ｖｔｈ’ も変動し、たと
えば第６図に示したように論理しきい値電圧をＶｔｈｂ
’に設定したとしても、製造バラッキ等でｐｉ３０ｇｍ
が小さくなるかｖＴが高くなるか若しくはＮ１４のｇｍ
が大きくなるかｖ１が低くなると入出力特性は（ａ）と
なり論理しきい値電圧はｖ０．′と低くなり、又Ｐｌ３
０ｇｍが大きくなるかｖＴが低くなるか若しくはＮｌ４
のｇｒｒｉが小さくなるかＶアが高くなると入出力特性
は（Ｃ）となり論理しきい値電圧はＶｌｈａ と高＜
ｔｔる．従って第２のインバータ（ＩＮ！）を構或す
るＭＯＳ−ＦＥＴのｇｍや■７が変動すると、論理しき
い値電圧：ｖ８１が変動し、遅延時間：ｔＤが変動する
という欠点がある。
圧”Ｖｓｂ’は第２のインバータ（ＩＮ＋２）を構或す
るＭ Ｏ Ｓ Ｆ Ｅ Ｔ （ Ｐ ｓ ｓ ， Ｎ
１４）のｇｍやしきい値電圧（以降ｖＴと記す）が変
動すると論理しきい値電圧：Ｖｔｈ’ も変動し、たと
えば第６図に示したように論理しきい値電圧をＶｔｈｂ
’に設定したとしても、製造バラッキ等でｐｉ３０ｇｍ
が小さくなるかｖＴが高くなるか若しくはＮ１４のｇｍ
が大きくなるかｖ１が低くなると入出力特性は（ａ）と
なり論理しきい値電圧はｖ０．′と低くなり、又Ｐｌ３
０ｇｍが大きくなるかｖＴが低くなるか若しくはＮｌ４
のｇｒｒｉが小さくなるかＶアが高くなると入出力特性
は（Ｃ）となり論理しきい値電圧はＶｌｈａ と高＜
ｔｔる．従って第２のインバータ（ＩＮ！）を構或す
るＭＯＳ−ＦＥＴのｇｍや■７が変動すると、論理しき
い値電圧：ｖ８１が変動し、遅延時間：ｔＤが変動する
という欠点がある。
上述した従来の遅延回路に対し、本発明は遅延回路を構
或するＭＯＳ−ＦＥＴの特性が変動しても、遅延時間が
全く変動しないという相違点を有する。
或するＭＯＳ−ＦＥＴの特性が変動しても、遅延時間が
全く変動しないという相違点を有する。
本発明の遅延回路は、入力端子及び出力端子を備え、ド
レインが第１の接続点に、ゲートが入力端子に、ソース
が第１の電源電圧端子に接続された一導電型の第１のＭ
ＯＳ−ＦＥＴと、ドレイン及びゲートが第１の接続点に
、ソースが第１の電源電圧端子に接続された第１のＭＯ
Ｓ−ＰＥＴと同一導電型の第２のＭＯＳ−ＦＥＴと、ド
レインが第１の抵抗素子を介して第１の接続点に、ゲー
トが入力端子に、ソースが第２の電源電圧端子に接続さ
れた第１のＭＯＳ−ＦＥＴと逆導電型の第３のＭＯＳ−
ＰＥＴと、ドレインが第２の接続点に、ゲートが第１の
接続点に、ソースが第１の電源電圧端子に接続された第
１のＭＯＳ−ＦＥＴと同一導電型の第４のＭＯＳ−ＦＥ
Ｔと、第２の接続点と第２の電源電圧端子間に接続され
た容量素子と、ゲートに入力端子に印加される信号の反
転信号が印加され、ドレインが第２の接続点に、ソース
が第２の電源電圧端子に接続された第１のＭＯＳ−ＦＥ
Ｔと逆導電型の第５のＭＯＳ−ＦＥＴと、ドレインが出
力端子に、ゲートが第２の接続点に、ソースが第１の電
源電圧端子に接続された第１のＭＯＳ−ＦＥＴと同一導
電型の第６のＭＯＳ−ＦＥＴと、ドレインが第２の抵抗
素子を介して出力端子に、ゲートが入力端子に、ソース
が第２の電源電圧端子に接続された第１のＭＯ Ｓ −
ＦＥＴと逆導電型の第７のＭＯＳ−ＦＥＴで構或されて
いる。
レインが第１の接続点に、ゲートが入力端子に、ソース
が第１の電源電圧端子に接続された一導電型の第１のＭ
ＯＳ−ＦＥＴと、ドレイン及びゲートが第１の接続点に
、ソースが第１の電源電圧端子に接続された第１のＭＯ
Ｓ−ＰＥＴと同一導電型の第２のＭＯＳ−ＦＥＴと、ド
レインが第１の抵抗素子を介して第１の接続点に、ゲー
トが入力端子に、ソースが第２の電源電圧端子に接続さ
れた第１のＭＯＳ−ＦＥＴと逆導電型の第３のＭＯＳ−
ＰＥＴと、ドレインが第２の接続点に、ゲートが第１の
接続点に、ソースが第１の電源電圧端子に接続された第
１のＭＯＳ−ＦＥＴと同一導電型の第４のＭＯＳ−ＦＥ
Ｔと、第２の接続点と第２の電源電圧端子間に接続され
た容量素子と、ゲートに入力端子に印加される信号の反
転信号が印加され、ドレインが第２の接続点に、ソース
が第２の電源電圧端子に接続された第１のＭＯＳ−ＦＥ
Ｔと逆導電型の第５のＭＯＳ−ＦＥＴと、ドレインが出
力端子に、ゲートが第２の接続点に、ソースが第１の電
源電圧端子に接続された第１のＭＯＳ−ＦＥＴと同一導
電型の第６のＭＯＳ−ＦＥＴと、ドレインが第２の抵抗
素子を介して出力端子に、ゲートが入力端子に、ソース
が第２の電源電圧端子に接続された第１のＭＯ Ｓ −
ＦＥＴと逆導電型の第７のＭＯＳ−ＦＥＴで構或されて
いる。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路図であり、入
力端子（ＩＮ）及び出力端子（ＯＵＴ）を備え、ドレイ
ンが第１の接続点（１）に、ゲートが入力端子（ＩＮ）
に、ソースが第１の電源電圧端子（ＶｃＪに接続された
Ｐチャネル型の第１のＭＯＳ−ＦＥＴ （Ｐ．：以降Ｐ
１と記す）と、ドレイン及びゲートが第１の接続点（１
）に、ソースが第１の電源電圧端子（ＶＣＣ）に接続さ
れたＰチャネル型の第２のＭＯ Ｓ Ｆ Ｅ Ｔ （
Ｐ ２ ：以降Ｐ２と記す）と、ドレインが第１の抵
抗素子（Ｒ１）を介して第１の接続点（１）に、ゲート
が入力端子に、ソースが第２の電源電圧端子（ＧＮＤ）
に接続されたＮチャネル型の第３のＭＯＳ−ＦＥＴ（Ｎ
，：以降Ｎ，と記す）と、ドレインが第２の接続点（２
）に、ゲートが第１の接続点（１）に、ソースが第１の
電源電圧端子（Ｖｃｃ）に接続されたＰチャネル型の第
４のＭＯＳ−ＦＥＴ （ｐｔ ：以降Ｐ４と記す）と、
第２の接続点（２）と第２の電源電圧端子（ＧＮＤ）間
に接続された容量素子（Ｃ）と、ゲートに入力端子（Ｉ
Ｎ）に印加された信号がインバータにより反転された信
号が印加され、ドレインが第２の接続点（２）に、ソー
スが第２の電源電圧端子（ＧＮＤ）に接続されたＮチャ
ネル型の第５のＭＯ Ｓ Ｆ Ｅ Ｔ （Ｎｓ ：以
降Ｎ！と記す）と、ドレインが出力端子（ＯＵＴ）に、
ゲートが第２の接続点（２）に、ソースが第１の電源電
圧端子（ＶＣＣ）に接続されたＰチャネル型の第６のＭ
ＯＳ−ＦＥＴ （Ｐ６：以降Ｐ６と記す）及び、ドレイ
ンが第２の抵抗素子（Ｒ２）を介して出力端子（ＯＵＴ
）に、ゲートが入力端子（ＩＮ）に、ソースが第２の電
源電圧端子（ＧＮＤ）に接続されたＮチャネル型の第７
のＭＯＳ−ＦＥＴ（Ｎ７：以降Ｎ７と記す）で構成され
ている。
力端子（ＩＮ）及び出力端子（ＯＵＴ）を備え、ドレイ
ンが第１の接続点（１）に、ゲートが入力端子（ＩＮ）
に、ソースが第１の電源電圧端子（ＶｃＪに接続された
Ｐチャネル型の第１のＭＯＳ−ＦＥＴ （Ｐ．：以降Ｐ
１と記す）と、ドレイン及びゲートが第１の接続点（１
）に、ソースが第１の電源電圧端子（ＶＣＣ）に接続さ
れたＰチャネル型の第２のＭＯ Ｓ Ｆ Ｅ Ｔ （
Ｐ ２ ：以降Ｐ２と記す）と、ドレインが第１の抵
抗素子（Ｒ１）を介して第１の接続点（１）に、ゲート
が入力端子に、ソースが第２の電源電圧端子（ＧＮＤ）
に接続されたＮチャネル型の第３のＭＯＳ−ＦＥＴ（Ｎ
，：以降Ｎ，と記す）と、ドレインが第２の接続点（２
）に、ゲートが第１の接続点（１）に、ソースが第１の
電源電圧端子（Ｖｃｃ）に接続されたＰチャネル型の第
４のＭＯＳ−ＦＥＴ （ｐｔ ：以降Ｐ４と記す）と、
第２の接続点（２）と第２の電源電圧端子（ＧＮＤ）間
に接続された容量素子（Ｃ）と、ゲートに入力端子（Ｉ
Ｎ）に印加された信号がインバータにより反転された信
号が印加され、ドレインが第２の接続点（２）に、ソー
スが第２の電源電圧端子（ＧＮＤ）に接続されたＮチャ
ネル型の第５のＭＯ Ｓ Ｆ Ｅ Ｔ （Ｎｓ ：以
降Ｎ！と記す）と、ドレインが出力端子（ＯＵＴ）に、
ゲートが第２の接続点（２）に、ソースが第１の電源電
圧端子（ＶＣＣ）に接続されたＰチャネル型の第６のＭ
ＯＳ−ＦＥＴ （Ｐ６：以降Ｐ６と記す）及び、ドレイ
ンが第２の抵抗素子（Ｒ２）を介して出力端子（ＯＵＴ
）に、ゲートが入力端子（ＩＮ）に、ソースが第２の電
源電圧端子（ＧＮＤ）に接続されたＮチャネル型の第７
のＭＯＳ−ＦＥＴ（Ｎ７：以降Ｎ７と記す）で構成され
ている。
次に第２図も参照しながら動作の説明をする。
まず、初期状態として入力端子（ＩＮ）にロウが印加さ
れており、Ｐ，，Ｎ５及びＰ６がオン、Ｐ ２ ｒＮ３
．Ｐ４及びＮ７がオフして第１の接続点（１）の電位：
ｖ１がハイ（Ｖｃｃ電位）に、第２の接続点（２）の電
位：ｖ２がロウ（ＧＮＤ電位）となり出力端子（ＯＵＴ
）からハイが出力されている。次に入力端子（ＩＮ）に
ハイが印加されると、Ｎ，及びＮ７がオン、Ｐ１及びＮ
５がオフし、（Ｎ３のｇｍ）＞ １ ／ Ｒ ＋となる
ように設定しておけばｖ１はＰ２のｇｍ（以降（ｇｍ）
ｐｚと記す）とＲ１で決まる電位：Ｖｔｈとなって、Ｐ
，に流れる電流：１１は下式（３式）となる。
れており、Ｐ，，Ｎ５及びＰ６がオン、Ｐ ２ ｒＮ３
．Ｐ４及びＮ７がオフして第１の接続点（１）の電位：
ｖ１がハイ（Ｖｃｃ電位）に、第２の接続点（２）の電
位：ｖ２がロウ（ＧＮＤ電位）となり出力端子（ＯＵＴ
）からハイが出力されている。次に入力端子（ＩＮ）に
ハイが印加されると、Ｎ，及びＮ７がオン、Ｐ１及びＮ
５がオフし、（Ｎ３のｇｍ）＞ １ ／ Ｒ ＋となる
ように設定しておけばｖ１はＰ２のｇｍ（以降（ｇｍ）
ｐｚと記す）とＲ１で決まる電位：Ｖｔｈとなって、Ｐ
，に流れる電流：１１は下式（３式）となる。
Ｖｔｈ
１１＝ ・・・・・・（３式
）Ｒ１ モしてＰ２とＰ４は電流ミラーを構或しており、Ｐ４の
ｇｍを（ｇｍ）ｐ４とするとＰ４が飽和領域で動作して
いる場合に流れる電流：１２は で与えられ、１２で容量素子（Ｃ）がチャージアップさ
れるので■２は次式（５式）で与えられる。
）Ｒ１ モしてＰ２とＰ４は電流ミラーを構或しており、Ｐ４の
ｇｍを（ｇｍ）ｐ４とするとＰ４が飽和領域で動作して
いる場合に流れる電流：１２は で与えられ、１２で容量素子（Ｃ）がチャージアップさ
れるので■２は次式（５式）で与えられる。
１２
ｖ２＝
Ｃ
ここで、Ｐ２とＰｓのｇｍ，Ｎ３とＮ７のｇｍ及びＲ１
とＲ２の抵抗値を同一の値に設定すれば、Ｐ，？ドライ
バーとし％ Ｒ２及びＮ，を負荷とするインバータの論
理しきい値電圧はＶ■となる。なぜならば、Ｐ６をドラ
イバーとしＲ２及びＮ７を負荷とするインバータと同一
のインバータがＰ２とＲ１及びＮ，で構成されており、
しかもＰ２とＲ１及びＮ，で構成されたインバータの入
力であるＰ２のゲート及び出力である第１の接続点（１
）が接続されている為、第１の接続点（１）はＰ２とＲ
＋及びＮ３で構或されたインバータの論理しきい値電圧
にバイアスされ、第１の接続点（１）の電位：ｖ１はｖ
０であるからである．従って第２の接続点（２）の電位
：ｖ２がＶｔｂになった時、Ｐ，とＲ，及びＮ，で構成
されたインバータが反転して出力端子（ＯＴＵ）からロ
ウが出力され、遅延時間：ｔＤは第２の接続点（２）の
電位：ｖ２がＧＮＤ電位からｖｔＩ１までチャージアッ
プされる時間で与えられ、下式（６式）となる。
とＲ２の抵抗値を同一の値に設定すれば、Ｐ，？ドライ
バーとし％ Ｒ２及びＮ，を負荷とするインバータの論
理しきい値電圧はＶ■となる。なぜならば、Ｐ６をドラ
イバーとしＲ２及びＮ７を負荷とするインバータと同一
のインバータがＰ２とＲ１及びＮ，で構成されており、
しかもＰ２とＲ１及びＮ，で構成されたインバータの入
力であるＰ２のゲート及び出力である第１の接続点（１
）が接続されている為、第１の接続点（１）はＰ２とＲ
＋及びＮ３で構或されたインバータの論理しきい値電圧
にバイアスされ、第１の接続点（１）の電位：ｖ１はｖ
０であるからである．従って第２の接続点（２）の電位
：ｖ２がＶｔｂになった時、Ｐ，とＲ，及びＮ，で構成
されたインバータが反転して出力端子（ＯＴＵ）からロ
ウが出力され、遅延時間：ｔＤは第２の接続点（２）の
電位：ｖ２がＧＮＤ電位からｖｔＩ１までチャージアッ
プされる時間で与えられ、下式（６式）となる。
第３図は本発明の第２の実施例を示す回路図であり、第
１図に示した本発明の第１の実施例において、容量素子
（Ｃ）を第２の接続点（２）と第１の電源電圧端子（ｖ
０。）間に接続したものであり、動作は前述した第１の
実施例と同様であるので、ここでの説明は省略する。
１図に示した本発明の第１の実施例において、容量素子
（Ｃ）を第２の接続点（２）と第１の電源電圧端子（ｖ
０。）間に接続したものであり、動作は前述した第１の
実施例と同様であるので、ここでの説明は省略する。
第２の実施例で示したような、容量素子（Ｃ）の一端は
第１の電源電圧端子（ＶＣ。）若しくは第２の電源電圧
端子（ＧＮＤ）の何れの電源電圧端子に接続しても同様
な動作をするので、レイアウト上都合の良い電源電圧端
子に接続可能で、レイアウトの自由度が向上するという
利点がある。
第１の電源電圧端子（ＶＣ。）若しくは第２の電源電圧
端子（ＧＮＤ）の何れの電源電圧端子に接続しても同様
な動作をするので、レイアウト上都合の良い電源電圧端
子に接続可能で、レイアウトの自由度が向上するという
利点がある。
又第１図に示した第１の実施例ではＰ２とＰ６のｇｍ，
Ｎ．とＮ７のｇｍ及びＲ１とＲ２の抵抗値を同一の値に
設定したが、第２の実施例ではＰ，をＰｓ’に、Ｒ２を
Ｒ２″に、Ｎ７をＮｔ’に変更し、Ｐ６のｇｍをｎＸ（
ｇｍ）ｐｓに、Ｒ２′の抵抗値をＲ２／ｎに、ＮＴ’の
ｇｍをｎ Ｘ （ｇ ｍ） Ｎｔに設定したものである
。このような設定をした場合でもＰ６′ とＮｔ’及び
Ｒ ｔ ’で構成されたインバータの論理しきい値電圧
は、Ｐ２とＮ，及びＲ１で構成されたインバータの論理
しきい値電圧と同様であり、前述した第１の実施例と同
様の動作をする。この場合、ｎ＞１とすれば出力端子（
ＯＵＴ）に接続される負荷を駆動する能力が増大し、又
ｎ＜１とすればＰ６′ とＮｔ’及びＲ２’で構成され
たインバータに流れる電流が小さくなり消費電力が小さ
くなるという利点がある． 〔発明の効果〕 以上説明したように、本発明による遅延回路の遅延時間
ｔ。は（６式）で与えられ、容量値と抵抗値及びＰ２と
Ｐ，のｇｍの比を設定することにより遅延時間：ｔＤが
設定される。ここで、同一基板上に形或されたＭＯＳ集
積回路の場合、同一導電型のＭＯＳ−ＦＥＴのｇｍｏ比
（相対精度）は非゛常に高精度で設定できる為、実質上
遅延時間の精度は容量値と抵抗値の精度だけで決定され
、ＭＯＳ−ＦＥＴの特性（絶対精度）が変動しても遅延
時間：ｔＤが全く変動しない遅延回路な構或できる効果
がある。
Ｎ．とＮ７のｇｍ及びＲ１とＲ２の抵抗値を同一の値に
設定したが、第２の実施例ではＰ，をＰｓ’に、Ｒ２を
Ｒ２″に、Ｎ７をＮｔ’に変更し、Ｐ６のｇｍをｎＸ（
ｇｍ）ｐｓに、Ｒ２′の抵抗値をＲ２／ｎに、ＮＴ’の
ｇｍをｎ Ｘ （ｇ ｍ） Ｎｔに設定したものである
。このような設定をした場合でもＰ６′ とＮｔ’及び
Ｒ ｔ ’で構成されたインバータの論理しきい値電圧
は、Ｐ２とＮ，及びＲ１で構成されたインバータの論理
しきい値電圧と同様であり、前述した第１の実施例と同
様の動作をする。この場合、ｎ＞１とすれば出力端子（
ＯＵＴ）に接続される負荷を駆動する能力が増大し、又
ｎ＜１とすればＰ６′ とＮｔ’及びＲ２’で構成され
たインバータに流れる電流が小さくなり消費電力が小さ
くなるという利点がある． 〔発明の効果〕 以上説明したように、本発明による遅延回路の遅延時間
ｔ。は（６式）で与えられ、容量値と抵抗値及びＰ２と
Ｐ，のｇｍの比を設定することにより遅延時間：ｔＤが
設定される。ここで、同一基板上に形或されたＭＯＳ集
積回路の場合、同一導電型のＭＯＳ−ＦＥＴのｇｍｏ比
（相対精度）は非゛常に高精度で設定できる為、実質上
遅延時間の精度は容量値と抵抗値の精度だけで決定され
、ＭＯＳ−ＦＥＴの特性（絶対精度）が変動しても遅延
時間：ｔＤが全く変動しない遅延回路な構或できる効果
がある。
第１図及び第２図は本発明の第１の実施例を示す回路図
及びその動作を説明する為の図、第３図は本発明の第２
の実施例を示す回路図、第４図及び第５図は従来の遅延
回路を示す回路図及びその動作を説明する為の図、第６
図はインバータの入出力特性を示す図である。 ＩＮ・・・・・・入力端子、ＯＵＴ・・・・・・出力端
子、ＶＣＯ＃ＧＮＤ・・・・・・電源電圧端子、ｐｉ，
Ｐ２１ Ｐ４＃ Ｐ ６＃ｐ．’ ，Ｐｌｌ＋ Ｐ．
．・・・・・・Ｐチャネル型ＭＯＳ−ＦＥＴ，Ｎｓ，Ｎ
ｓ，Ｎｔ，Ｎｖ’ ，Ｎ＋■，Ｎ１４・・・・・・Ｎチ
ャネル型ＭＯＳ−ＦＥＴ，Ｃ・・・・・・容量素子、Ｒ
１，Ｒ ｔ ｇ Ｒ ２ ’ ＃ Ｒ １、・・・・・
・抵抗素子。
及びその動作を説明する為の図、第３図は本発明の第２
の実施例を示す回路図、第４図及び第５図は従来の遅延
回路を示す回路図及びその動作を説明する為の図、第６
図はインバータの入出力特性を示す図である。 ＩＮ・・・・・・入力端子、ＯＵＴ・・・・・・出力端
子、ＶＣＯ＃ＧＮＤ・・・・・・電源電圧端子、ｐｉ，
Ｐ２１ Ｐ４＃ Ｐ ６＃ｐ．’ ，Ｐｌｌ＋ Ｐ．
．・・・・・・Ｐチャネル型ＭＯＳ−ＦＥＴ，Ｎｓ，Ｎ
ｓ，Ｎｔ，Ｎｖ’ ，Ｎ＋■，Ｎ１４・・・・・・Ｎチ
ャネル型ＭＯＳ−ＦＥＴ，Ｃ・・・・・・容量素子、Ｒ
１，Ｒ ｔ ｇ Ｒ ２ ’ ＃ Ｒ １、・・・・・
・抵抗素子。
Claims (2)
- （１）入力端子及び出力端子を備え、ドレインが第１の
接続点に、ゲートが前記入力端子に、ソースが第１の電
源電圧端子に接続された一導電型の第１のＭＯＳ−ＦＥ
Ｔと、ドレイン及びゲートが前記第１の接続点に、ソー
スが前記第１の電源電圧端子に接続された前記第１のＭ
ＯＳ−ＦＥＴと同一導電型の第２のＭＯＳ−ＦＥＴと、
ドレインが第１の抵抗素子を介して前記第１の接続点に
、ゲートが前記入力端子に、ソースが第２の電源電圧端
子に接続された前記第１のＭＯＳ−ＦＥＴと逆導電型の
第３のＭＯＳ−ＦＥＴと、ドレインが第２の接続点に、
ゲートが前記第１の接続点に、ソースが前記第１の電源
電圧端子に接続された前記第１のＭＯＳ−ＦＥＴと同一
導電型の第４のＭＯＳ−ＦＥＴと、前記第２の接続点と
前記第２の電源電圧端子間に接続された容量素子と、ゲ
ートに前記入力端子に印加される信号の反転信号が印加
され、ドレインが前記第２の接続点に、ソースが前記第
２の電源電圧端子に接続された前記第１のＭＯＳ−ＦＥ
Ｔと逆導電型の第５のＭＯＳ−ＦＥＴと、ドレインが前
記出力端子に、ゲートが前記第２の接続点に、ソースが
前記第１の電源電圧端子に接続された前記第１のＭＯＳ
−ＦＥＴと同一導電型の第６のＭＯＳ−ＦＥＴと、ドレ
インが第２の抵抗素子を介して前記出力端子に、ゲート
が前記入力端に、ソースが前記第２の電源電圧端子に接
続された前記第１のＭＯＳ−ＦＥＴと逆導電型の第７の
ＭＯＳ−ＦＥＴで構成されたことを特徴とする遅延回路
。 - （２）前記容量素子を前記第２の接続点と前記第１の電
源電圧端子に接続したことを特徴とする特許請求の範囲
第１項記載の遅延回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158585A JPH0812986B2 (ja) | 1989-06-20 | 1989-06-20 | 遅延回路 |
| US07/541,145 US5057722A (en) | 1989-06-20 | 1990-06-20 | Delay circuit having stable delay time |
| DE69023817T DE69023817T2 (de) | 1989-06-20 | 1990-06-20 | Verzögerungsschaltung mit stabiler Verzögerungszeit. |
| EP90111686A EP0405319B1 (en) | 1989-06-20 | 1990-06-20 | Delay circuit having stable delay time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158585A JPH0812986B2 (ja) | 1989-06-20 | 1989-06-20 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0323709A true JPH0323709A (ja) | 1991-01-31 |
| JPH0812986B2 JPH0812986B2 (ja) | 1996-02-07 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1158585A Expired - Lifetime JPH0812986B2 (ja) | 1989-06-20 | 1989-06-20 | 遅延回路 |
Country Status (4)
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| JP (1) | JPH0812986B2 (ja) |
| DE (1) | DE69023817T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5627488A (en) * | 1994-06-23 | 1997-05-06 | Kabushiki Kaisha Toshiba | Delay circuit, oscillation circuit and semiconductor memory device |
| US6121813A (en) * | 1997-02-06 | 2000-09-19 | Nec Corporation | Delay circuit having a noise reducing function |
| JP2014011677A (ja) * | 2012-06-29 | 2014-01-20 | Seiko Npc Corp | 遅延回路 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2946663B2 (ja) * | 1990-07-10 | 1999-09-06 | 住友電気工業株式会社 | 発光素子駆動用半導体装置 |
| DE4132517C2 (de) * | 1991-09-30 | 1994-04-21 | Siemens Ag | Analoge Verzögerungsschaltungsanordnung |
| CN1042484C (zh) * | 1992-11-11 | 1999-03-10 | 凌阳科技股份有限公司 | 充放电流与检知电压比例变动式延迟电路 |
| DE69424334T2 (de) * | 1993-03-25 | 2000-11-30 | Nohmi Bosai Ltd., Tokio/Tokyo | Empfangsstation in Feueralarmsystem |
| FR2707058B1 (ja) * | 1993-06-23 | 1995-09-15 | Sgs Thomson Microelectronics | |
| US5412336A (en) * | 1993-11-10 | 1995-05-02 | Motorola, Inc. | Self-biasing boot-strapped cascode amplifier |
| US5537067A (en) * | 1994-03-11 | 1996-07-16 | Texas Instruments Incorporated | Signal driver circuit operable to control signal rise and fall times |
| USRE42250E1 (en) | 1994-12-29 | 2011-03-29 | Stmicroelectronics, Inc. | Delay circuit and method |
| US5936451A (en) * | 1994-12-29 | 1999-08-10 | Stmicroeletronics, Inc. | Delay circuit and method |
| US5554942A (en) * | 1995-03-13 | 1996-09-10 | Motorola Inc. | Integrated circuit memory having a power supply independent input buffer |
| EP0735453B1 (en) * | 1995-03-28 | 1998-12-02 | STMicroelectronics, Inc. | A delay circuit and method |
| JP2874613B2 (ja) * | 1995-10-11 | 1999-03-24 | 日本電気株式会社 | アナログ遅延回路 |
| US6150864A (en) * | 1998-08-24 | 2000-11-21 | Yach; Randy L. | Time delay circuit which is voltage independent |
| US6307417B1 (en) | 1999-08-24 | 2001-10-23 | Robert J. Proebsting | Integrated circuit output buffers having reduced power consumption requirements and methods of operating same |
| US6549042B2 (en) | 2000-06-23 | 2003-04-15 | Integrated Device Technology, Inc. | Complementary data line driver circuits with conditional charge recycling capability that may be used in random access and content addressable memory devices and method of operating same |
| US6624680B2 (en) * | 2000-12-29 | 2003-09-23 | Texas Instruments Incorporated | Reduction of propagation delay dependence on supply voltage in a digital circuit |
| US7548104B2 (en) * | 2006-06-09 | 2009-06-16 | Cosmic Circuits Private Limited | Delay line with delay cells having improved gain and in built duty cycle control and method thereof |
| US8669801B2 (en) * | 2011-06-10 | 2014-03-11 | Cypress Semiconductor Corporation | Analog delay cells for the power supply of an RFID tag |
Family Cites Families (3)
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|---|---|---|---|---|
| JPH0740437B2 (ja) * | 1986-11-19 | 1995-05-01 | 日本電気株式会社 | 遅延回路 |
| JPH01119114A (ja) * | 1987-10-31 | 1989-05-11 | Sony Corp | ディレイ回路 |
| KR910005794B1 (ko) * | 1988-06-09 | 1991-08-03 | 삼성전자 주식회사 | 반도체 시간 지연소자 |
-
1989
- 1989-06-20 JP JP1158585A patent/JPH0812986B2/ja not_active Expired - Lifetime
-
1990
- 1990-06-20 EP EP90111686A patent/EP0405319B1/en not_active Expired - Lifetime
- 1990-06-20 US US07/541,145 patent/US5057722A/en not_active Expired - Fee Related
- 1990-06-20 DE DE69023817T patent/DE69023817T2/de not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5627488A (en) * | 1994-06-23 | 1997-05-06 | Kabushiki Kaisha Toshiba | Delay circuit, oscillation circuit and semiconductor memory device |
| US5969557A (en) * | 1994-06-23 | 1999-10-19 | Kabushiki Kaisha Toshiba | Delay circuit, oscillation circuit and semiconductor memory device |
| US6121813A (en) * | 1997-02-06 | 2000-09-19 | Nec Corporation | Delay circuit having a noise reducing function |
| JP2014011677A (ja) * | 2012-06-29 | 2014-01-20 | Seiko Npc Corp | 遅延回路 |
Also Published As
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