JPH0740437B2 - 遅延回路 - Google Patents

遅延回路

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JPH0740437B2
JPH0740437B2 JP27713186A JP27713186A JPH0740437B2 JP H0740437 B2 JPH0740437 B2 JP H0740437B2 JP 27713186 A JP27713186 A JP 27713186A JP 27713186 A JP27713186 A JP 27713186A JP H0740437 B2 JPH0740437 B2 JP H0740437B2
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transistor
circuit
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charging circuit
gate
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秀志 金内
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    • G11CSTATIC STORES
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    • G11C5/14Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • HELECTRICITY
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は遅延回路に関する。
〔従来の技術〕
従来の遅延回路は、レシオのアンバランスなインバータ
とそれに接続される抵抗,容量を組合わせ、複数段カス
ケード接続することで必要な遅延時間が得られる構成で
あった。
〔発明が解決しようとする問題点〕
上述した従来の遅延回路は、CRの時定数を利用した遅延
回路の場合には、長い遅延を得るためには大きなCRが必
要になって、LSIに実現する際大きな面積を占め、また
基本ブロックをバイナリ・カウンタで分周する遅延回路
の場合は、多くの素子が必要になるので、大きな面積を
占めると同時に消費電力が増大するという欠点がある。
〔問題点を解決するための手段〕
本発明の遅延回路は、出力端にキャパシタを有し、入力
信号が第1の論理レベルから第2の論理レベルに切換え
られた時に起動され、クロックパルスに同期して電荷が
電源から前記キャパシタに転送される充電回路と、入力
信号が第1の論理レベルのとき前記キャパシタが放電さ
れる放電回路と、前記キャパシタの充電電圧を入力し、
入力が所定の閾値を越えた時、反転するコンパレータを
有する。
したがって、充電回路の電荷転送効率を小さくすること
により、コンパレータの反転時刻を遅延させることがで
き、小さなチップ面積で容易に長時間の遅延が得られ
る。
〔実施例〕
次に、本発明の実施例について図面を参照して説明す
る。
第1図は本発明の遅延回路の第1の実施例の構成図、第
2図は本実施例の動作を示すタイムチャートである。
本実施例の遅延回路は、充電回路1と、充電回路1の出
力端に接続されている負荷容量Cを放電して充電回路1
をリセットするNチャネルMOSトランジスタTr8と、充電
回路1の出力5が、設定されたスレッショルドVTHを越
えると出力が反転するコンパレータ2によって構成され
ている。
充電回路1は位相が180゜異るクロックφ1,φ2によっ
て駆動されるチャージポンプ型昇圧回路である。Nチャ
ネルMOSトランジスタTr1〜Tr7はそれぞれのゲートとド
レインが接続された整流素子でカスケードに接続され、
各カスケード接続点は容量C1〜C6の一端に接続されてい
る。容量C1〜C6の他端はそれぞれ交互にクロックφ1お
よびφ2に接続され、6段のチャージポンプがクロック
φ1およびφ2によって駆動されている。電源Vddはト
ランジスタTr1のドレインに接続されていて、チャージ
ポンプに電荷を供給する。充電回路1の負荷容量Cの一
端はトランジスタTr7のソースに接続され、他端は接地
されていてチャージポンプによって転送された電荷を蓄
積する。NチャネルMOSトランジスタTr8は、容量Cと並
列に接続され、リセット信号7がハイレベルのとき容量
Cが放電され、充電回路1がリセットされる。コンパレ
ータ2は充電回路1の出力を入力し、充電回路1の出力
5がスレッショルドVTHを越えたとき、出力6を反転さ
せる。CMOSトランジスタP1およびN1,P2およびN2ならび
にP3およびN3は、それぞれのゲートおよびそれぞれのド
レインが接続されていて、第1,第2および第3のインバ
ータが構成され、それぞれのインバータの出力は抵抗R
および容量C7によって位相が60゜づつシフトされて次段
のインバータに入力され低周波のCR移相発振器3が構成
されている。NチャネルMOSトランジスタTr9は、充電回
路1の動作/非動作切換えトランジスタで、ドレインは
移相発振器3の初段のインバータのゲートに、またソー
スは接地端子にそれぞれ接続され、ゲートは入力信号4
に接続され入力信号4がロウレベルのとき、移相発振器
3が動作する。移相発振器3の出力は、CMOSトランジス
タP4およびN4で構成される第4のインバータ(バッファ
インバータ)を介して、CMOSトランジスタP5およびN5で
構成されている第5のインバータに入力され、その入力
および出力回路からクロックφ1およびφ2が出力され
ている。
次に、本実施例の動作について説明する。
初期時に入力信号4およびリセット信号7をハイレベル
にすると移相発振器3は動作が停止され、かつ充電回路
1の負荷容量Cは放電され充電回路1はリセットされ
る。充電回路1がリセットされた後、リセット信号7を
ロウレベルにして容量Cの放電路であるトランジスタTr
8をオフにする。時刻t1に入力信号4がロウレベルにな
ると移相発振器3が動作状態になってクロックφ1およ
びφ2が出力される。その結果、チャージポンプが駆動
され、クロックφ1およびφ2に同期して電荷が電源V
ddから転送され負荷容量Cが充電され、充電回路1の出
力レベルが次第に高くなり、時刻t2にコンパレータ2の
論理スレッショルドVTHを越すと、コンパレータ2の出
力6が反転してハイレベルになる。したがって、t2−t1
が遅延時間Tdになる。容量C1〜C6の容量が小さいかまた
はクロックφ1およびφ2の周波数が低いと、単位時間
当り転送される電荷(転送効率)が少いので、充電回路
1の出力レベルがコンパレータ2の論理スレッショルド
VTHに到達するのに時間がかかり遅延時間Tdは大きくな
る。
第3図は本発明の第2の実施例の回路図である。
本実施例の充電回路1AはNチャネルMOSトランジスタTr1
と容量C1を有する1段のチャージポンプ型昇圧回路を備
え、クロックφで駆動されている。電源Vppは基準電圧
電源であるとともにチャージポンプに電荷を供給する。
NチャネルMOSトランジスタTr10は充電回路1Aの動作/
非動作切換えトランジスタで、ドレインは電源Vppに、
ゲートは昇圧回路1Aの動作/非動作切換え信号9の入力
端子に接続され、該切換え信号9は電圧Vppをフルスイ
ングする。NチャネルトランジスタTr11およびTr12は、
後述する充放電起動回路10の出力5によって活性にさ
れ、トランジスタTr11はトランジスタTr10を経由して電
源Vppからの電荷の転送を、またトランジスタTr12はク
ロックφによる充電回路1Aの駆動をそれぞれ活性化す
る。
充放電起動回路10において、NチャネルMOSトランジス
タTr13およびTr14によって、トランジスタTr13を負荷、
トランジスタTr14をドライバとするインバータが構成さ
れている。トランジスタTr13は、次段を駆動する能力を
高くするために、デプレッション形のものが用いられ、
それによってこのインバータの出力はOとVCC間をフル
スイングすることができる。NチャネルMOSトランジス
タTr15およびTr16はカスケードに接続され、トランジス
タTr15のゲートは入力信号4端子に、また、トランジス
タTr16のゲートは、前段のインバータの出力にそれぞれ
接続されている。トランジスタTr15とTr16とのカスケー
ド接続点は充放電起動回路10の出力端で、充電回路1Aの
トランジスタTr11およびTr12のゲート、充電回路1Aの負
荷容量Cならびにコンパレータ2の入力端子に接続され
ている。次に、コンパレータ2においてNチャネルMOS
トランジスタTr17のドレインは電源VCCに、ゲートは基
準電源Vppに接続されている。負荷トランジスタTr18の
ドレインとゲートは接続され、その接続点はトランジス
タTr17のソースに接続され、トランジスタTr18のソース
は接地されている。NチャネルMOSトランジスタTr19の
ソースは接地され、ゲートはトランジスタTr18のゲート
とドレインの接続点に接続されていて、トランジスタTr
18とトランジスタTr19とはカレントミラー回路を構成し
ている。NチャネルMOSトランジスタTr20のゲートは充
電回路1Aの出力5に接続され、ドレインは電源VCCに、
またソースはトランジスタTr19のドレインにそれぞれ接
続されている。NチャネルMOSトランジスタTr21とTr22
によってトランジスタTr21を負荷とするインバータが構
成され、トランジスタTr21のゲートは電源Vppに接続さ
れ、トランジスタTr22のゲートは前段の出力点Aに接続
されている。NチャネルMOSトランジスタTr23およびTr2
4はスカケードに接続され、トランジスタTr23のゲート
は充電回路1Aの出力5に接続され、トランジスタTr24の
ゲートは前段のインバータの出力に接続されている。ト
ランジスタTr23のソースとトランジスタTr24のドレイン
との接続点はコンパレータ2の出力端である。
次に、本実施例の動作について説明する。
初期時、充放電起動回路10の入力信号4をロウレベルに
すると、トランジスタTr13およびTr14によって構成され
ているインバータの出力がハイレベルになり、トランジ
スタTr15がオフ、トランジスタTr16がオンになって充電
回路1Aの負荷コンデンサーCがトランジスタTr16を経由
して放電され、充電回路1Aはリセットされる。また、充
電回路1Aの動作/非動作切換信号9をハイレベルにして
充電回路1Aを動作状態にする。次に、時刻t1に入力信号
4をハイレベルにするとトランジスタTr16はオフ、トラ
ンジスタTr15はオンになり、充電回路1Aの負荷容量C
は、電圧がVCC−VTH(VTHはトランジスタTr15のスレッ
ショルド電圧)になるまで、トランジスタTr15経由で充
電される。この充電電圧によって、トランジスタTr11お
よびTr12のゲート電圧がスレッショルド電圧を越すと、
チャージポンプはクロックφによって駆動され、トラン
ジスタTr10およびTr11を経由して電源Vppから電荷が転
送され、容量Cが充電され、充電回路1Aの出力電圧は最
後には電源電圧Vpp以上になる。
一方、コンパレータ2は同一のトランジスタTr17〜Tr24
で構成され、充電回路1Aの出力5の電位の上昇ととも
に、次のように動作する。まず、トランジスタTr17のド
レイン電流I1はカレントミラー回路を介してトランジス
タTr20のドレイン電流I2に影響する。充電回路1Aの出力
5のレベルが基準電圧Vppよりも低く、したがってI1<I
2のときには、節点Aの電位はI2R(RはトランジスタTr
19のオン抵抗)になる。また、充電回路1Aの出力5のレ
ベルが基準電圧Vpp以上のときには、節点Aの電位はVCC
−I2R(RはトランジスタTr20のオン抵抗でトランジス
タTr19のオン抵抗に等しい)になる。このように充電回
路1Aの出力5が基準電圧Vppを越えるとき、この電圧Vpp
をスレッシュドVTHとしてトランジスタTr19およびTr20
によって構成されている回路の動作が反転する。トラン
ジスタTr21およびTr22によって構成されているインバー
タは、節点Aの信号を増幅し反転する。トランジスタTr
23およびTr24のカスケード接続で構成されている出力回
路において、充電回路1Aの出力の変化に対して、トラン
ジスタTr23およびトランジスタTr24のゲート電圧は逆向
きに変化するから、充電回路1Aの出力5が0から次第に
大きくなり、時刻t2にスレッショルドVTHを越すとき、
コンパレータ2の出力はロウレベルから鋭く反転してハ
イレベルになる。したがって、充放電起動回路10の入力
信号4がハイレベルになった時刻t1からコンパレータ2
の出力がハイレベルになる時刻t2までの時間が遅延時間
Tdである。
第1,第2の実施例の充電回路1,1Aは、EPROMの書込み時
のワードライン昇圧回路に使用したときには、実際の書
込みに模擬して遅延回路が動作することになり、書込み
タイミングが精度良く設定できる。
〔発明の効果〕
以上説明したように本発明は、クロックに同期して電荷
を転送して充電する充電回路と、充電回路の出力がスレ
ッショルドを越えた時反転するコンパレータを組合わせ
ることにより、小さな面積で容易に長時間の遅延が得ら
れる。
【図面の簡単な説明】
第1図は本発明の遅延回路の第1の実施例の構成図、第
2図は第1の実施例の動作を示すタイムチャート、第3
図は本発明の遅延回路の第2の実施例の回路図である。 1,1A……充電回路、 2……コンパレータ、 3……移相発振器、 4……入力信号、 5……充電回路1,1Aの出力、 6……出力信号、 7……リセット信号、 9……動作/不動作切換信号、 10……充放電起動回路、 C,C1〜C7……容量、 R……抵抗、 Tr1〜Tr24,N1〜N5……NチャネルMOSトランジスタ P1〜P5……PチャネルMOSトランジスタ、 φ1,φ2……クロックパルス。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】出力端子、第1の電位端子と前記出力端子
    との間に接続された第1のトランジスタ、第2の電位端
    子と前記出力端子との間に接続された第2のトランジス
    タ、動作時に前記第1および第2のトランジスタをそれ
    ぞれオンおよびオフとし非動作時に前記第1および第2
    のトランジスタをそれぞれオフおよびオンとする制御手
    段、前記出力端子と前記第2の電位端子との間に接続さ
    れた第1のキャパシタ、前記出力端子と回路節点との間
    に接続されゲートが前記回路節点に接続された第3のト
    ランジスタ、前記回路節点と所定電圧入力端子との間に
    接続されゲートが前記出力端子に接続された第4のトラ
    ンジスタ、前記回路節点に一端が接続された第2のキャ
    パシタ、ならびにゲートが前記出力端子に接続され前記
    第2のキャパシタの他端とクロック供給端子との間に接
    続された第5のトランジスタを有する遅延回路。
JP27713186A 1986-11-19 1986-11-19 遅延回路 Expired - Lifetime JPH0740437B2 (ja)

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