JPH0746098A - 遅延回路 - Google Patents
遅延回路Info
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- JPH0746098A JPH0746098A JP5191500A JP19150093A JPH0746098A JP H0746098 A JPH0746098 A JP H0746098A JP 5191500 A JP5191500 A JP 5191500A JP 19150093 A JP19150093 A JP 19150093A JP H0746098 A JPH0746098 A JP H0746098A
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- inverter
- transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
- H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
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Abstract
(57)【要約】
【目的】ディジタル信号の遅延において、従来と同一の
抵抗値と容量値で従来より大きな遅延時間を得る。 【構成】本発明は第２のＰｃｈＭＯＳトランジスタ１−
３と第２のＮｃｈＭＯＳトランジスタ１−４と抵抗１−
７とコンデンサ１−８とを接続することにより、第２の
ＰｃｈＭＯＳトランジスタ１−３および第２のＮｃｈＭ
ＯＳトランジスタ１−４のゲート電圧の変化とそれぞれ
のトランジスタの動作領域を組合せ、安定で大きな遅延
時間を得ることができる。
抵抗値と容量値で従来より大きな遅延時間を得る。 【構成】本発明は第２のＰｃｈＭＯＳトランジスタ１−
３と第２のＮｃｈＭＯＳトランジスタ１−４と抵抗１−
７とコンデンサ１−８とを接続することにより、第２の
ＰｃｈＭＯＳトランジスタ１−３および第２のＮｃｈＭ
ＯＳトランジスタ１−４のゲート電圧の変化とそれぞれ
のトランジスタの動作領域を組合せ、安定で大きな遅延
時間を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は遅延回路に関し、特にデ
ィジタル信号処理の遅延回路に関する。
ィジタル信号処理の遅延回路に関する。
【０００２】
【従来の技術】図５を参照すると、従来技術の遅延回路
は、第１のＰｃｈＭＯＳトランジスタ５−１と第１のＮ
ｃｈＭＯＳトランジスタ５−２とで構成されるインバー
タと抵抗５−７とコンデンサ５−８から構成される遅延
部と第２のＰｃｈＭＯＳトランジスタ５−３と第２のＮ
ｃｈＭＯＳトランジスタ５−４から構成されるインバー
タと第３のＰｃｈＭＯＳトランジスタ５−５と第３のＮ
ｃｈＭＯＳトランジスタ５−６から構成されるインバー
タとを有している。
は、第１のＰｃｈＭＯＳトランジスタ５−１と第１のＮ
ｃｈＭＯＳトランジスタ５−２とで構成されるインバー
タと抵抗５−７とコンデンサ５−８から構成される遅延
部と第２のＰｃｈＭＯＳトランジスタ５−３と第２のＮ
ｃｈＭＯＳトランジスタ５−４から構成されるインバー
タと第３のＰｃｈＭＯＳトランジスタ５−５と第３のＮ
ｃｈＭＯＳトランジスタ５−６から構成されるインバー
タとを有している。
【０００３】次に動作を説明する。図５に示す従来の遅
延回路の各ノード（接続点）の電位を図６に示す。初期
状態（ｔ＝０）においてノードＡ５−９が０Ｖであり、
コンデンサ５−８に電荷がたまっていないとするとｔ＝
ｔ0 における各部の電位はノードＡ５−９は０Ｖ、ノー
ドＢ５−１０はＶＤＤＶ，５−１１ノードＣ５−１１は
０Ｖ、ノード５−１２はＶＤＤＶ，５−１３ノードＥ５
−１３は０Ｖとそれぞれとなる。この状態から時間がた
つにつれノードＢより抵抗５−７を介してノードＣ５−
１１へ電流がながれコンデンサ５−８に電荷がたまるた
めノードＣ５−１１の電位は
延回路の各ノード（接続点）の電位を図６に示す。初期
状態（ｔ＝０）においてノードＡ５−９が０Ｖであり、
コンデンサ５−８に電荷がたまっていないとするとｔ＝
ｔ0 における各部の電位はノードＡ５−９は０Ｖ、ノー
ドＢ５−１０はＶＤＤＶ，５−１１ノードＣ５−１１は
０Ｖ、ノード５−１２はＶＤＤＶ，５−１３ノードＥ５
−１３は０Ｖとそれぞれとなる。この状態から時間がた
つにつれノードＢより抵抗５−７を介してノードＣ５−
１１へ電流がながれコンデンサ５−８に電荷がたまるた
めノードＣ５−１１の電位は
【０００４】
【０００５】で変化する。そしてノードＣ５−１１の電
位が第２のＰｃｈＭＯＳトランジスタ５−３と第２のＮ
ｃｈＭＯＳトランジスタ５−４からなるインバータのし
きい遅を超える（ｔ＝ｔ1 ）とノードＤ５−１２の電位
は０Ｖへ下降する。この変化を次段のインバータで反転
するためノードＥ５−１３の電位はＶＤＤＶへと上昇す
る。そして抵抗５−７とコンデンサ５−８から定まる時
定数に対し充分な時間が経過するとコンデンサに電荷が
たまりノードＣ５−１１の電位はＶＤＤＶとなる。
位が第２のＰｃｈＭＯＳトランジスタ５−３と第２のＮ
ｃｈＭＯＳトランジスタ５−４からなるインバータのし
きい遅を超える（ｔ＝ｔ1 ）とノードＤ５−１２の電位
は０Ｖへ下降する。この変化を次段のインバータで反転
するためノードＥ５−１３の電位はＶＤＤＶへと上昇す
る。そして抵抗５−７とコンデンサ５−８から定まる時
定数に対し充分な時間が経過するとコンデンサに電荷が
たまりノードＣ５−１１の電位はＶＤＤＶとなる。
【０００６】次に、ノードＡ５−９の電位が時刻ｔ＝ｔ
2 においてＶＤＤＶに変化するとノードＢ５−１０は０
ＶとなりノードＣ５−１１はコンデンサ５−８の電荷が
抵抗５−７とＮｃｈトランジスタ５−２を介して放電さ
れる。
2 においてＶＤＤＶに変化するとノードＢ５−１０は０
ＶとなりノードＣ５−１１はコンデンサ５−８の電荷が
抵抗５−７とＮｃｈトランジスタ５−２を介して放電さ
れる。
【０００７】時刻ｔ＝ｔ3 においてＰｃｈＭＯＳトラン
ジスタ５−３とＮｃｈＭＯＳトランジスタ５−４からな
るインバータのしきい値をノードＣ５−１１の電位が下
まわるとノードＤ５−１２の電位はＶＤＤＶへと上昇す
る。そしてノードＥ５−１３の電位は０Ｖへと下降す
る。
ジスタ５−３とＮｃｈＭＯＳトランジスタ５−４からな
るインバータのしきい値をノードＣ５−１１の電位が下
まわるとノードＤ５−１２の電位はＶＤＤＶへと上昇す
る。そしてノードＥ５−１３の電位は０Ｖへと下降す
る。
【０００８】これら一連の変化をノードＡ５−９とノー
ドＥ５−１３で比較するとノードＥ５−１３の信号はノ
ードＡ５−９の信号を時間ｔ1 −ｔ0 ＝ｔ3 −ｔ2 分だ
け遅延した信号となる。
ドＥ５−１３で比較するとノードＥ５−１３の信号はノ
ードＡ５−９の信号を時間ｔ1 −ｔ0 ＝ｔ3 −ｔ2 分だ
け遅延した信号となる。
【０００９】つまりノードＡ５−９にディジタル信号を
入力するとノードＥ５−１３にｔ1−ｔ0 の時間遅延を
されたディジタル信号が出力される。
入力するとノードＥ５−１３にｔ1−ｔ0 の時間遅延を
されたディジタル信号が出力される。
【００１０】さらに、他の従来例の遅延回路として図７
に示すミラー積分型遅延回路を説明する。この遅延回路
は第１のインバータ７−１，第２のインバータ７−２，
第３のインバータ７−３，抵抗７−４およびコンテンサ
７−５構成される。
に示すミラー積分型遅延回路を説明する。この遅延回路
は第１のインバータ７−１，第２のインバータ７−２，
第３のインバータ７−３，抵抗７−４およびコンテンサ
７−５構成される。
【００１１】次に動作を図７および図８を参照して説明
する。
する。
【００１２】いま、抵抗７−４の抵抗値をＲ［Ω］，コ
デンサ７−５の容量をＣ［Ｆ］，インバータ７−２の増
幅度Ｍが充分大きいと仮定し、初期状態（ｔ＝０）にお
いてノードＡ７−６が０ＶでノードＤ７−９がＶＤＤＶ
だと仮定するとｔ＝ｔ0 における各ノードの電位はノー
ドＡは０Ｖ，ノードＢはＶＤＤＶ，ノードＣは（１／
２）ＶＤＤＶ，ノードＤはＶＤＤＶおよびノードＥは０
Ｖとなる。
デンサ７−５の容量をＣ［Ｆ］，インバータ７−２の増
幅度Ｍが充分大きいと仮定し、初期状態（ｔ＝０）にお
いてノードＡ７−６が０ＶでノードＤ７−９がＶＤＤＶ
だと仮定するとｔ＝ｔ0 における各ノードの電位はノー
ドＡは０Ｖ，ノードＢはＶＤＤＶ，ノードＣは（１／
２）ＶＤＤＶ，ノードＤはＶＤＤＶおよびノードＥは０
Ｖとなる。
【００１３】この状態から時間がたつにつれノードＢ７
−７より抵抗７−４を介してノードＣ７−８へ電流が流
れ、ノードＣ７−８の電位はΔ１Ｖだけ上がる。この変
化を第２のインバータ７−２が増幅しノードＤ７−９の
電位はΔ２Ｖだけ下がる。ノードＣとノードＤにはコン
デンサ７−５が接続され第２のインバータ７−２に対し
フィードバックがかかっている形となるので７−８ノー
ドＣの電位変化は打消されノードＣはほぼ（１／２）・
ＶＤＤ一定となる。
−７より抵抗７−４を介してノードＣ７−８へ電流が流
れ、ノードＣ７−８の電位はΔ１Ｖだけ上がる。この変
化を第２のインバータ７−２が増幅しノードＤ７−９の
電位はΔ２Ｖだけ下がる。ノードＣとノードＤにはコン
デンサ７−５が接続され第２のインバータ７−２に対し
フィードバックがかかっている形となるので７−８ノー
ドＣの電位変化は打消されノードＣはほぼ（１／２）・
ＶＤＤ一定となる。
【００１４】またノードＤの電圧はノードＢの反転信号
の積分値となるので図８（ｄ）に示すような三角波とな
る。
の積分値となるので図８（ｄ）に示すような三角波とな
る。
【００１５】これを第３のインバータ７−３のスレッシ
ョルドレベルで切るとノードＥ７−１０の電位は入力信
号に対し遅延された信号が出力される（図８（ｅ）参
照）。
ョルドレベルで切るとノードＥ７−１０の電位は入力信
号に対し遅延された信号が出力される（図８（ｅ）参
照）。
【００１６】
【発明が解決しようとする課題】この従来の遅延回路で
は、抵抗とコンデンサによるパッシブな波形のなまりと
次段のインバータのしきい値により遅延時間を得ている
ため、大きな遅延時間を得ることが難しかった。さら
に、この回路で大きな遅延時間を得ようとすると、抵抗
とコンデンサの時定数を大きする必要があり、ノードＣ
の電位変化は図４に示すように、温度およびスレショル
ド電圧等の変化による次段のインバータのしきい値の変
化に敏感になるという問題がある。
は、抵抗とコンデンサによるパッシブな波形のなまりと
次段のインバータのしきい値により遅延時間を得ている
ため、大きな遅延時間を得ることが難しかった。さら
に、この回路で大きな遅延時間を得ようとすると、抵抗
とコンデンサの時定数を大きする必要があり、ノードＣ
の電位変化は図４に示すように、温度およびスレショル
ド電圧等の変化による次段のインバータのしきい値の変
化に敏感になるという問題がある。
【００１７】また、ミラー積分型の場合、その動作を保
証するためには、図７に示す第２のインバータ部７−
２、抵抗７−４およびコンデンサ７−５で構成される積
分回路が十分なダイナミック・レンジをもっていなけれ
ばならない。このため、この方式の遅延回路はポータブ
ル機器等の電源電圧の低い機器用，特に電源電圧１．５
Ｖ以下の機器用として用いることは難しいという問題も
あった。
証するためには、図７に示す第２のインバータ部７−
２、抵抗７−４およびコンデンサ７−５で構成される積
分回路が十分なダイナミック・レンジをもっていなけれ
ばならない。このため、この方式の遅延回路はポータブ
ル機器等の電源電圧の低い機器用，特に電源電圧１．５
Ｖ以下の機器用として用いることは難しいという問題も
あった。
【００１８】
【課題を解決するための手段】本発明の遅延回路は、第
１のＰチャネルＭＯＳトランジスタと第１のＮチャネル
ＭＯＳトランジスタとで構成される第１のインバータ
と、第２のＰチャネルＭＯＳトランジスタと第２のＮチ
ャネルＭＯＳトランジスタとで構成される第２のインバ
ータと第３のＰチャネルＭＯＳトランジスタと第３のＮ
チャネルＭＯＳトランジスタとで構成される第３のイン
バータを有し、前記第１のインバータの出力と前記第２
のインバータの入力の間に抵抗を接続し、前記第２のイ
ンバータの入力と前記第２のインバータの出力の間にコ
ンデンサを接続し、前記第２のインバータの出力と前記
第３のインバータの出力とを接続し、前記第１のインバ
ータの入力にディジタル信号を入力して前記第３のイン
バータの出力からディジタル信号を遅延させてディジタ
ル信号を出力する遅延回路において、前記第２のＰチャ
ネルＭＯＳトランジスタが低電流動作領域で動作し、前
記第２のインバータがスイッチング動作領域で動作し、
前記第２のＮチャネルＭＯＳトランジスタが定電流動作
領域でそれぞれ動作する構成である。
１のＰチャネルＭＯＳトランジスタと第１のＮチャネル
ＭＯＳトランジスタとで構成される第１のインバータ
と、第２のＰチャネルＭＯＳトランジスタと第２のＮチ
ャネルＭＯＳトランジスタとで構成される第２のインバ
ータと第３のＰチャネルＭＯＳトランジスタと第３のＮ
チャネルＭＯＳトランジスタとで構成される第３のイン
バータを有し、前記第１のインバータの出力と前記第２
のインバータの入力の間に抵抗を接続し、前記第２のイ
ンバータの入力と前記第２のインバータの出力の間にコ
ンデンサを接続し、前記第２のインバータの出力と前記
第３のインバータの出力とを接続し、前記第１のインバ
ータの入力にディジタル信号を入力して前記第３のイン
バータの出力からディジタル信号を遅延させてディジタ
ル信号を出力する遅延回路において、前記第２のＰチャ
ネルＭＯＳトランジスタが低電流動作領域で動作し、前
記第２のインバータがスイッチング動作領域で動作し、
前記第２のＮチャネルＭＯＳトランジスタが定電流動作
領域でそれぞれ動作する構成である。
【００１９】また、本発明の遅延回路は、前記第２のＰ
チャネルＭＯＳトランジスタのドレインと前記第３のイ
ンバータの入力に接続された前記コンデンサの一端との
間に第２の抵抗を接続し、さらに前記第２のＮチャネル
ＭＯＳトランジスタのドレインと前記第３のインバータ
の入力に接続された前記コンデンサの一端との間に第３
の抵抗を接続する構成とすることもできる。
チャネルＭＯＳトランジスタのドレインと前記第３のイ
ンバータの入力に接続された前記コンデンサの一端との
間に第２の抵抗を接続し、さらに前記第２のＮチャネル
ＭＯＳトランジスタのドレインと前記第３のインバータ
の入力に接続された前記コンデンサの一端との間に第３
の抵抗を接続する構成とすることもできる。
【００２０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２１】本発明の第１の実施例遅延回路の回路図を
示す図１を参照すると、この実施例の遅延回路は、第１
のＰｃｈＭＯＳトランジスタ１−１と第１のＮｃｈＭＯ
Ｓトランジスタ１−２からなるインバータ部１１と、抵
抗１−７とコンデンサ１−８と第２のＰｃｈＭＯＳトラ
ンジスタ１−３と第２のＮｃｈＭＯＳトランジスタから
なる信号遅延部１２と、第３のＰｃｈＭＯＳトランジス
タ１−５と第３のＮｃｈＭＯＳトランジスタ１−６から
なる波形整形用インバータ１３とから構成される。
示す図１を参照すると、この実施例の遅延回路は、第１
のＰｃｈＭＯＳトランジスタ１−１と第１のＮｃｈＭＯ
Ｓトランジスタ１−２からなるインバータ部１１と、抵
抗１−７とコンデンサ１−８と第２のＰｃｈＭＯＳトラ
ンジスタ１−３と第２のＮｃｈＭＯＳトランジスタから
なる信号遅延部１２と、第３のＰｃｈＭＯＳトランジス
タ１−５と第３のＮｃｈＭＯＳトランジスタ１−６から
なる波形整形用インバータ１３とから構成される。
【００２２】次に、この実施例の遅延回路の動作につい
て説明する。
て説明する。
【００２３】図１に示すこの実施例の遅延回路の回路図
のその各ノードの電位を示す図２を参照すると、初期状
態（ｔ＝ｔ0 ）においてノードＡとノードＣが０Ｖであ
ったとすると、時刻ｔ＝０における各部の電位はノード
Ａは０ＶノードＢはＶＤＤＶ，ノードＣは０Ｖ、ノード
ＤはＶＤＤＶ、ノードＥは０Ｖとそれぞれなる。
のその各ノードの電位を示す図２を参照すると、初期状
態（ｔ＝ｔ0 ）においてノードＡとノードＣが０Ｖであ
ったとすると、時刻ｔ＝０における各部の電位はノード
Ａは０ＶノードＢはＶＤＤＶ，ノードＣは０Ｖ、ノード
ＤはＶＤＤＶ、ノードＥは０Ｖとそれぞれなる。
【００２４】この状態から時間がたつにつれ第１のＰｃ
ｈトランジスタ１−１から抵抗を１−７介しコンデンサ
１−８に電荷がたまりノードＣ１−１１の電位が上昇す
る。
ｈトランジスタ１−１から抵抗を１−７介しコンデンサ
１−８に電荷がたまりノードＣ１−１１の電位が上昇す
る。
【００２５】次に、時刻ｔ＝ｔ1 において、ノードＣ１
−１１の電位が第２のＮｃｈＭＯＳトランジスタ１−４
のスレショルド電圧ＶＴＨＮ値より上まわると第２のＮ
ｃｈＭＯＳトランジスタ１−４は遮断領域から能動領域
に入りノードＣ１−１１の電位に対しフィードバックを
かけノードＣ１−１１の電位に対しフィードバックをか
くノードＣ１−１１の電位はほぼ一定でノードＤ１−１
２の電位を下げるように動作する。
−１１の電位が第２のＮｃｈＭＯＳトランジスタ１−４
のスレショルド電圧ＶＴＨＮ値より上まわると第２のＮ
ｃｈＭＯＳトランジスタ１−４は遮断領域から能動領域
に入りノードＣ１−１１の電位に対しフィードバックを
かけノードＣ１−１１の電位に対しフィードバックをか
くノードＣ１−１１の電位はほぼ一定でノードＤ１−１
２の電位を下げるように動作する。
【００２６】次に、ノードＤ１−１２の電位が下がって
ゆくと時刻ｔ＝ｔ2 において第２のＮｃｈＭＯＳトラン
ジスタ１−４は飽和領域に入り再びノードＣの電位が上
がりやがてＶＤＤＶとなる。この変化においてノードＤ
１−１２の電位は図２（ｄ）に示すように変化し、ノー
ドＥ１−１３の電位は図２（ｅ）に示すように変化す
る。 次に、時刻ｔ＝ｔ3 において、ノードＡ１−９の
電位がＶＤＤＶに変化すると、ノードＢ１−１０の電位
は０Ｖとなりコンデンサ１−１１に蓄積されていた電荷
は抵抗１−７と第１のＮｃｈＭＯＳトランジスタ１−２
を介して放電される。そのためノードＣ１−１１の電位
は下降する。
ゆくと時刻ｔ＝ｔ2 において第２のＮｃｈＭＯＳトラン
ジスタ１−４は飽和領域に入り再びノードＣの電位が上
がりやがてＶＤＤＶとなる。この変化においてノードＤ
１−１２の電位は図２（ｄ）に示すように変化し、ノー
ドＥ１−１３の電位は図２（ｅ）に示すように変化す
る。 次に、時刻ｔ＝ｔ3 において、ノードＡ１−９の
電位がＶＤＤＶに変化すると、ノードＢ１−１０の電位
は０Ｖとなりコンデンサ１−１１に蓄積されていた電荷
は抵抗１−７と第１のＮｃｈＭＯＳトランジスタ１−２
を介して放電される。そのためノードＣ１−１１の電位
は下降する。
【００２７】時刻ｔ＝ｔ4 になると、ノードＣ１−１１
の電位が下がってゆき第２のＰｃｈＭＯＳトランジスタ
１−３のスレショルド電圧ＶＴＨＰ値より下まわると第
２のＰｃｈＭＯＳトランジスタ１−３は遮断領域から能
動領域に入りノードＣ１−１１の電位に対しフィードバ
ックをかけノードＣ１−１１の電位はほぼ一定でノード
Ｄ１−１２の電位を上げるように動作する。
の電位が下がってゆき第２のＰｃｈＭＯＳトランジスタ
１−３のスレショルド電圧ＶＴＨＰ値より下まわると第
２のＰｃｈＭＯＳトランジスタ１−３は遮断領域から能
動領域に入りノードＣ１−１１の電位に対しフィードバ
ックをかけノードＣ１−１１の電位はほぼ一定でノード
Ｄ１−１２の電位を上げるように動作する。
【００２８】ノードＤ１−１２の電位が上がってゆくと
時刻ｔ＝ｔ5 において、第２のＰｃｈＭＯＳトランジス
タ１−３は飽和領域に入り再びノードＣ１−１１の電位
が下がりやがて０Ｖとなる。
時刻ｔ＝ｔ5 において、第２のＰｃｈＭＯＳトランジス
タ１−３は飽和領域に入り再びノードＣ１−１１の電位
が下がりやがて０Ｖとなる。
【００２９】これらの変化においてノードＤ１−１２の
電位は図２（ｄ）に示すように変化するためノードＥ１
−１３の電位は図２（ｅ）に示すように変化する。
電位は図２（ｄ）に示すように変化するためノードＥ１
−１３の電位は図２（ｅ）に示すように変化する。
【００３０】ノードＡとノードＥの電位変化を比較する
とノードＡにディジタル信号を入力するとノードＥに
（ｔ1 −ｔ0 ）＋（１／２）・（ｔ2 −ｔ1 ）の時間遅
延されたディジタル信号が得られる。
とノードＡにディジタル信号を入力するとノードＥに
（ｔ1 −ｔ0 ）＋（１／２）・（ｔ2 −ｔ1 ）の時間遅
延されたディジタル信号が得られる。
【００３１】図３は、本発明の第２の実施例の遅延回路
の回路図である。この実施例の遅延回路は、第１の実施
例の遅延回路に第２の抵抗１−９及び第３の抵抗１−１
０を追加する構成である。
の回路図である。この実施例の遅延回路は、第１の実施
例の遅延回路に第２の抵抗１−９及び第３の抵抗１−１
０を追加する構成である。
【００３２】これらの抵抗を追加したことにより遅延に
関する基本特性を大きくかえずに電源ＶＤＤから第２の
ＰｃｈＭＯＳトランジスタ１−３を通り、さらに第２の
抵抗１−９および第３の抵抗１−１０を通過して第２の
ＮｃｈＭＯＳトランジスタ１−４を通りＧＮＤへ抜ける
貫通電流を小さくすることができる。
関する基本特性を大きくかえずに電源ＶＤＤから第２の
ＰｃｈＭＯＳトランジスタ１−３を通り、さらに第２の
抵抗１−９および第３の抵抗１−１０を通過して第２の
ＮｃｈＭＯＳトランジスタ１−４を通りＧＮＤへ抜ける
貫通電流を小さくすることができる。
【００３３】この第２の実施例遅延回路の動作ついては
第１の実施例の遅延回路と同じであるのでその詳細な説
明は省略する。
第１の実施例の遅延回路と同じであるのでその詳細な説
明は省略する。
【００３４】
【発明の効果】以上説明したように本発明は抵抗１−７
とコンデンサ１−８第２のＰｃｈＭＯＳトランジスタ１
−３と第２のＮｃｈＭＯＳトランジスタ１−４で信号遅
延部１２を構成したため従来例と遅延回路と同一値の抵
抗およびコンデンサを用いても大きな遅延時間を得るこ
とができるという効果を有する。
とコンデンサ１−８第２のＰｃｈＭＯＳトランジスタ１
−３と第２のＮｃｈＭＯＳトランジスタ１−４で信号遅
延部１２を構成したため従来例と遅延回路と同一値の抵
抗およびコンデンサを用いても大きな遅延時間を得るこ
とができるという効果を有する。
【００３５】また、遅延量が比較的大きな場合でもノー
ドＤの信号変化は台形波に近く電源電圧までほぼフルス
イングするため温度およびスルショルド電圧等の変化に
よる次段インバータのしきい値の変化に安定である。
ドＤの信号変化は台形波に近く電源電圧までほぼフルス
イングするため温度およびスルショルド電圧等の変化に
よる次段インバータのしきい値の変化に安定である。
【００３６】さらに、Ｎ型およびＰ型のＭＯＳトランジ
スタのそれぞれが能動領域で動作する必要はなく、どち
らか一方が遮断領域であってもよいので、従来例の積分
型遅延回路に比べ、より低電圧で遅延回路としての動作
をさせることができるという効果も有する。
スタのそれぞれが能動領域で動作する必要はなく、どち
らか一方が遮断領域であってもよいので、従来例の積分
型遅延回路に比べ、より低電圧で遅延回路としての動作
をさせることができるという効果も有する。
【図１】本発明の第１の実施例の遅延回路の回路図であ
る。
る。
【図２】図１に示す遅延回路の各ノードにおける電位を
示す図であり（ａ）はノードＡの電位、（ｂ）はノード
Ｂの電位、（ｃ）はノードＣの電位、（ｄ）はノードＤ
の電位、（ｅ）はノードＥの電位をそれぞれ示す図であ
る。
示す図であり（ａ）はノードＡの電位、（ｂ）はノード
Ｂの電位、（ｃ）はノードＣの電位、（ｄ）はノードＤ
の電位、（ｅ）はノードＥの電位をそれぞれ示す図であ
る。
【図３】本発明の第２の実施例の遅延回路の回路図であ
る。
る。
【図４】図５に示す従来の遅延回路のノードにおける電
位を示す図であり（ａ）はノードＣの電位を示し（ｂ）
はノードＤの電位を示す図である。
位を示す図であり（ａ）はノードＣの電位を示し（ｂ）
はノードＤの電位を示す図である。
【図５】従来例の遅延回路の回路図である。
【図６】図５に示す遅延回路の各ノードにおける電位を
示す図であり（ａ）はノードＡの電位、（ｂ）はノード
Ｂの電位、（ｃ）はノードＣの電位、（ｄ）はノードＤ
の電位、（ｅ）はノードＥの電位をそれぞれ示す図であ
る。
示す図であり（ａ）はノードＡの電位、（ｂ）はノード
Ｂの電位、（ｃ）はノードＣの電位、（ｄ）はノードＤ
の電位、（ｅ）はノードＥの電位をそれぞれ示す図であ
る。
【図７】他の従来例の遅延回路の回路図である。
【図８】図７に示す遅延回路の各ノードにおける電位を
示す図である。
示す図である。
１−１ 第１のＰｃｈＭＯＳトランジスタ １−２ 第１のＮｃｈＭＯＳトランジスタ １−３ 第２のＰｃｈＭＯＳトランジスタ １−４ 第２のＮｃｈＭＯＳトランジスタ １−５ 第３のＰｃｈＭＯＳトランジスタ １−６ 第３のＮｃｈＭＯＳトランジスタ １−７ 抵抗 １−８ コンデンサ １−９ ノードＡ １−１０ ノードＢ １−１１ ノードＣ １−１２ ノードＤ １−１３ ノードＥ ３−１ 第１のＰｃｈＭＯＳトランジスタ ３−２ 第１のＮｃｈＭＣＳトランジスタ ３−３ 第２のＰｃｈＭＯＳトランジスタ ３−４ 第２のＮｃｈＭＯＳトランジスタ ３−５ 第３のＰｃｈＭＯＳトランジスタ ３−６ 第３のＮｃｈＭＯＳトランジスタ ３−７ 第１の抵抗 ３−８ コンデンサ ３−９ 第２の抵抗 ３−１０ 第３の抵抗 ５−１ 第１のＰｃｈＭＯＳトランジスタ ５−２ 第１のＮｃｈＭＣＳトランジスタ ５−３ 第２のＰｃｈＭＯＳトランジスタ ５−４ 第２のＮｃｈＭＯＳトランジスタ ５−５ 第３のＰｃｈＭＯＳトランジスタ ５−６ 第３のＮｃｈＭＯＳトランジスタ ５−７ 抵抗 ５−８ コンデンサ ５−９ ノードＡ ５−１０ ノードＢ ５−１１ ノードＣ ５−１２ ノードＤ ５−１３ ノードＥ ７−１ 第１のインバータ ７−２ 第２のインバータ ７−３ 第３のインバータ ７−４ 抵抗 ７−５ コンデンサ ７−６ ノードＡ ７−７ ノードＢ ７−８ ノードＣ ７−９ ノードＤ ７−１０ ノードＥ
Claims (2)
- 【請求項１】 第１のＰチャネルＭＯＳトランジスタと
第１のＮチャネルＭＯＳトランジスタとで構成される第
１のインバータと、第２のＰチャネルＭＯＳトランジス
タと第２のＮチャネルＭＯＳトランジスタとで構成され
る第２のインバータと第３のＰチャネルＭＯＳトランジ
スタと第３のＮタネルＭＯＳトランジスタとで構成され
る第３のインバータを有し、前記第１のインバータの出
力と前記第２のインバータの入力の間に抵抗を接続し、
前記第２のインバータの入力と前記第２のインバータの
出力の間にコンデンサを接続し、前記第２のインバータ
の出力と前記第３のインバータの出力とを接続し、前記
第１のインバータの入力にディジタル信号を入力して前
記第３のインバータの出力からディジタル信号を遅延さ
せてディジタル信号を出力する遅延回路において、前記
第２のＰチャネルＭＯＳトランジスタが低電流動作領域
で動作し、前記第２のインバータがスイッチング動作領
域で動作し、前記第２のＮチャネルＭＯＳトランジスタ
が定電流動作領域でそれぞれ動作することを特徴とする
遅延回路。 - 【請求項２】 前記第２のＰチャネルＭＯＳトランジス
タのドレインと前記第３のインバータの入力に接続され
た前記コンデンサの一端との間に第２の抵抗を接続し、
さらに前記第２のＮチャネルＭＯＳトランジスタのドレ
インと前記第３のインバータの入力に接続された前記コ
ンデンサの一端との間に第３の抵抗を接続することを特
徴とする請求項１記載の遅延回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191500A JPH0746098A (ja) | 1993-08-03 | 1993-08-03 | 遅延回路 |
| US08/266,589 US5598111A (en) | 1993-08-03 | 1994-06-28 | Delay circuit for digital signal processing |
| KR1019940019162A KR0162929B1 (ko) | 1993-08-03 | 1994-08-03 | 디지탈 신호 처리용 지연 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191500A JPH0746098A (ja) | 1993-08-03 | 1993-08-03 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0746098A true JPH0746098A (ja) | 1995-02-14 |
Family
ID=16275689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5191500A Pending JPH0746098A (ja) | 1993-08-03 | 1993-08-03 | 遅延回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5598111A (ja) |
| JP (1) | JPH0746098A (ja) |
| KR (1) | KR0162929B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010219661A (ja) * | 2009-03-13 | 2010-09-30 | Fuji Electric Systems Co Ltd | 半導体装置 |
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| JP3586612B2 (ja) * | 2000-03-08 | 2004-11-10 | エルピーダメモリ株式会社 | 遅延回路 |
| US6549042B2 (en) | 2000-06-23 | 2003-04-15 | Integrated Device Technology, Inc. | Complementary data line driver circuits with conditional charge recycling capability that may be used in random access and content addressable memory devices and method of operating same |
| KR100440448B1 (ko) * | 2002-04-12 | 2004-07-14 | 삼성전자주식회사 | 온도 변화에 무관한 지연 시간을 확보할 수 있는 반도체집적 회로장치 |
| US6628151B1 (en) * | 2002-04-30 | 2003-09-30 | Xilinx, Inc. | Self-regulating high voltage ramp up circuit |
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| KR100775942B1 (ko) * | 2006-09-26 | 2007-11-15 | 한국과학기술원 | Ｄ급 출력단 증폭기 복수개가 캐스캐이드로 연결되는증폭장치 |
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| US9111894B2 (en) | 2011-08-31 | 2015-08-18 | Freescale Semiconductor, Inc. | MOFSET mismatch characterization circuit |
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| US9705484B2 (en) * | 2015-06-25 | 2017-07-11 | Mediatek Inc. | Delay cell in a standard cell library |
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-
1993
- 1993-08-03 JP JP5191500A patent/JPH0746098A/ja active Pending
-
1994
- 1994-06-28 US US08/266,589 patent/US5598111A/en not_active Expired - Fee Related
- 1994-08-03 KR KR1019940019162A patent/KR0162929B1/ko not_active IP Right Cessation
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| JP2010219661A (ja) * | 2009-03-13 | 2010-09-30 | Fuji Electric Systems Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5598111A (en) | 1997-01-28 |
| KR0162929B1 (ko) | 1999-03-20 |
| KR950007287A (ko) | 1995-03-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990105 |