KR0162929B1 - 디지탈 신호 처리용 지연 회로 - Google Patents

디지탈 신호 처리용 지연 회로 Download PDF

Info

Publication number
KR0162929B1
KR0162929B1 KR1019940019162A KR19940019162A KR0162929B1 KR 0162929 B1 KR0162929 B1 KR 0162929B1 KR 1019940019162 A KR1019940019162 A KR 1019940019162A KR 19940019162 A KR19940019162 A KR 19940019162A KR 0162929 B1 KR0162929 B1 KR 0162929B1
Authority
KR
South Korea
Prior art keywords
channel mos
mos transistor
node
resistor
voltage
Prior art date
Application number
KR1019940019162A
Other languages
English (en)
Other versions
KR950007287A (ko
Inventor
도시오 에노모또
Original Assignee
세끼모또 다다히로
니뽄 덴끼 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세끼모또 다다히로, 니뽄 덴끼 가부시끼 가이샤 filed Critical 세끼모또 다다히로
Publication of KR950007287A publication Critical patent/KR950007287A/ko
Application granted granted Critical
Publication of KR0162929B1 publication Critical patent/KR0162929B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Networks Using Active Elements (AREA)

Abstract

지연 회로는 캐스케이드 접속된 제1 내지 제3 의 인버터(11,12,13)로 구성된다. 제2의 인버터(12)는 제1의 인버터의 출력 단부(PB)에 한 단부가 접속된 제1의 저항(1-7)과, 제1의 저항(1-7)의 다른 단부에 게이트가 접속되고 소스에 전원 전압(VDD)이 인가되는 P 채널 MOS 트랜지스터(1-3)와, 제1의 저항(1-7)의 다른 단부에 게이트가 접속되고 소스에 그라운드 전압이 인가되며 드레인이 P 채널 MOS 트랜지스터(1-3)의 드레인에 접속되는 N 채널 MOS 트랜지스터(1-4), 및 제1의 저항(1-7)의 다른 단부에 한 단부가 접속되고 다른 단부는 P 채널 MOS 트랜지스터의 전류경로의 다른 단부에 접속되는 콘덴서(1-8)로 구성이 된다. P 채널 MOS 트랜지스터(1-3)와 N 채널 MOS 트랜지스터(1-4)는 제1의 인버터 출력 신호의 전압에 따라서, P 채널 MOS 트랜지스터가 포화 영역에서 동작하고 N 채널 MOS 트랜지스터가 차단 영역에서 동작하는 제1의 상태와, P 채널 트랜지스터가 능동영역에서 동작하고 N 채널 MOS 트랜지스터가 능동영역에서 동작하는 제2의 상태와, P 채널 MOS 트랜지스터가 차단 영역에서 동작하고 N 채널 MOS 트랜지스터가 포화 영역에서 동작하는 제3의 상태로 전환된다.

Description

디지털 신호 처리용 지연 회로
제1도는 본 발명의 제1실시예에 따른 지연 회로의 회로도.
제2a도 내지 2e도는 제1도에 도시하는 지연 회로의 각 노드의 전위를 나타내는 것으로, 제2a도는 노드 PA 의 전위, 제2b도는 노드 PB 의 전위, 제2c도는 노드-PC 의 전위, 제2d도는 노드 PD의 전위, 제2e도는 노드 PE 의 전위를 각각 도시하는 도면.
제3도는 본 발명의 제2실시예에 따른 지연 회로의 회로도.
제4a도 및 제4b도는 종래 지연 회로의 노드 NC와 ND 의 전위를 도시하는 도면.
제5도는 종래예의 지연 회로의 회로도.
제6a도 내지 제6e도는 제5도에 도시하는 지연회로의 각 노드의 전위를 나타내는 것으로, 제6a도는 노드 NA의 전위, 제6b도는 노드NB의 전위, 제6c도는 노드 NC의 전위, 제6d도는 노드 ND 의 전위, 제6e도는 노드 NE의 전위를 도시하는 도면.
제7도는 다른 종래예의 지연 회로의 회로도.
제8a도 내지 제8e도는 제7도에 도시하는 지연 회로의 각 노드의 전위를 나타내는 것으로, 제8a도는 노드 MA 의 전위, 제8b도는 노드 MB의 전위, 제8c도는 노드 MC의 전위, 제8d도는 노드 MD의 전위, 제8e도는 노드 ME의 전위를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
11 : 제1의 인버터 12 : 제2의 인버터
13 : 제3의 인버터
본 발명은 지연 회로에 관한 것으로 특히, 긴 지연 시간을 확보할 수 있는 디지털 신호 처리용의 지연 회로에 관한 것이다.
제5도는 종래의 지연 회로의 한 예를 도시한다.
제5도의 지연 회로는 제1의 P 채널 MOS 트랜지스터(5-1)와 제1의 N 채널 MOS 트랜지스터(5-2)로 구성되는 제1의 인버터와: 저항(5-7)과 콘덴서(5-8)로 구성되는 지연부와: 제2의 P 채널 MOS 트랜지스터(5-3)와 제2의 N 채널 MOS 트랜지스터(5-4)로 구성되는 제2의 인버터와: 제3의 P 채널 MOS 트랜지스터(5-5)와 제3의 N 채널 MOS 트랜지스터(5-6)로 구성되는 제3의 인버터:를 포함하고 있다.
다음에, 제5도에 도시되는 지연 회로의 동작을 제6a도 내지 제6e도를 참조하여 설명한다. 제6a도 내지 제6e도는 제5도에 도시한 지연 회로의 노드 NA 내지 NE 의 전위의 변화를 도시하는 파형도이다.
초기상태(t=t0)에 있어서, 노드 NA 가 O[V]이고, 콘덴서(5-8)가 충전되어 있지 않은 것으로 가정하면, t=t0에 있어서 각부의 전위는 노드 NA 는 0[V], 노드 NB 는 VDD[V], 노드 NC 는 0[V], 노드 ND 는 VDD[V], 노드 NE 는 0[V]가 된다.
이 상태에서, 노드 NB 로부터 저항(5-7)을 거쳐서 노드 NC 로 전류가 흐르고, 콘덴서(5-8)가 충전된다. 이 때문에 노드 NC 의 전위는 다음식에 따라서 변화한다.
여기에서, eC는 노드 NC 의 전위, eB는 노드 NB 의 전위, t 는 경과시간, C 는 콘덴서 5-8의 용량, R은 저항 5-7의 저항값이다.
시간 t=t1일 때, 노드 NC의 전위가 제2의 인버터의 임계치를 초과하면 노드 ND 의 전위는 0[V]로 하강한다.
이 전위의 변화를 제3의 인버터가 반전한다. 따라서, 노드 NE 의 전위는 VDD[V]로 상승한다. 그래서 저항(5-7)의 저항값과 콘덴서(5-8)의 용량으로부터 정해지는 시정수 보다도 충분히 긴 시간이 경과하면, 콘덴서(5-8)은 충전되고 노드 NC 의 전위는 VDD[V]로 된다.
다음으로, 노드 NA의 전위(입력 신호의 전위)가 시각 t=t2에 있어서 VDD[V]로 변화한 것으로 가정하면, 노드 NB 는 O[V]로 되고, 콘덴서(5-8)가 축적하고 있는 전하가 저항(5-7)과 N 채널 MOS 트랜지스터(5-2)를 통하여 방전된다.
시각 t=t3에 있어서, 제2의 인버터의 임계치 보다도 노드 NC 의 전위가 낮아지면, 노드 ND 의 전위는 VDD[V]까지 상승한다. 그래서 노드 NE 의 전위는 O[V]까지 하강한다.
이들 일련의 전위변화의 과정을 노드 NA 와 노드 NE 로 비교해보면, 노드 NE 의 전압(신호)은 노드 NA 의 신호를 시간 t1-t0=t3-t2만큼 지연한 신호로 된다. 즉, 노드 NA 에 입력된 디지털 신호는(t1-t0) 시간 만큼 지연되어서 노드 NE 로 출력된다.
제7도는 종래의 지연회로의 다른 예로서, 밀러 적분형 지연회로(delay circuit of Miller integrator circuit)의 회로도이다. 이 지연 회로는 제1의 인버터(7-1), 제2의 인버터(7-2), 제3의 인버터(7-3), 저항(7-4) 및 콘덴서(7-5)로 구성된다.
다음에 제7도의 지연 회로의 동작을 제8a도 내지 제8e도를 참조해서 설명한다. 제8a도 내지 제8e도는 제7도에 도시한 지연 회로의 노드 MA내지 ME의 전위의 변화를 도시하는 파형도이다.
제항 7-4의 저항값을 R[Ω], 콘덴서 7-5의 용량을 C[F]로 한다. 인버터 7-2의 증폭도 M이 충분히 크다고 가정하고, 초기상태(t=t0)에 있어서 노드 MA 가 O[V]로 노드 MD가 VDD[V]로 가정하면, 노드 MA는 O[V], 노드 MB는 VDD[V], 노드 MC 는 VDD/2[V], 노드 MD 는 VDD[V], 노드 ME 는 O[V]로 된다.
이 상태에서 시간이 경과함에 따라, 노드 MB 로부터 저항(7-4)을 통해 노드 MC로 전류가 흐르고, 노드 MC의 전위는 임의값 △1[V] 만큼 상승한다. 이 변화를 제2의 인버터(7-2)가 증폭하여, 노드 MD의 전위는 임의값 △2[V] 만큼 저하한다.
그러나 노드 MC와 노드 MD 사이에는 콘덴서(7-5)가 접속되어 있으므로, 콘덴서(7-5)를 통하여 제2의 인버터 7-2의 출력이 그 입력에 피드백된다. 이러한 피드백 작용에 따라 노드 MC 의 전위변화 △1[V]는 제거되고, 노드 MC의 전위는 거의 VDD/2[V]로 일정해진다.
또한, 노드 MD의 전위는 노드 MB의 반전 신호의 적분값으로 되어 제 8D도에 도시하는 바와 같은 3 각파로 된다. 이 경우 인버터(7-2)는 입력 신호를 선형적으로 증폭하여 능동 영역에서 동작하게 된다.
제3의 인버터(7-3)는 임계 레벨(제8D도의 파선)과 노드 MD 의 전위를 비교하여 제8E도에 도시하는 신호를 노드 ME에 출력한다. 노드 ME 의 전위는 입력신호에 대해 소정 시간 지연된 신호가 된다.
제5도에 도시하는 종래의 지연 회로에서는, 저항(5-2)와 콘덴서(5-8)로 구성되는 수동 회로의 출력 신호의 전압과 제3의 인버터의 임계치를 비교함으로써 지연시간을 얻고 있다. 이 때문에 큰 지연시간을 얻기가 어려웠다. 이러한 지연 회로에서 큰-지연 시간을 얻으려고하면, 저항과 콘덴서로 구성되는 회로의 시정수를 크게할 필요가 있다. 그러나, 시정수를 크게하면, 노드 NC 전위의 진폭이 제 4a도에 도시하는 바와 같이 작아진다. 이러한 이유로, 온도 및 임계 전압등의 변화에 의해 후속하는 인버터의 임계치가 변화하면 출력 신호의 파형이 변화하게 되고 신호의 지연 시간이 불안정하게 된다. 또한, 제4b도는 제4a도에 대응하여 노드 ND의 전위를 나타낸다.
또한, 제7도의 밀러 적분형 지연 회로의 경우, 출력 신호 파형을 일그러지지 않도록 하기 위해서는 제2의 인버터(7-2)로부터 출력되는 3각파가 일그러지지 않도록 해야한다. 그래서 제2의 인버터의 동작을 보장하기 위하여, 제2의 인버터(7-2)와, 저항(7-4)과, 콘덴서(7-5)로 구성되는 적분 회로가 충분히 큰 동적 범위를 작고 있어야 한다.
이 때문에, 상기 방식의 지연 회로는 휴대용 기기 등의 전원 전압이 낮은 기기로서, 2.5V 이하, 특히 전원 전압 1.5[V] 이하의 기기용으로서는 사용되기 어렵다.
본 발명은 상기 문제점을 감안해서 이루어진 것으로, 긴 지연 시간을 확보할 수 있고 더욱이 저 전압하에서 안정하게 동작이 가능한 지연회로를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명의 지연 회로는: 입력 신호의 신호 레벨을 반전하는 제1의 인버터(11)와: 상기 제1의 인버터의 출력 단부(PB)에 한 단부가 접속된 제1의 저항(1-7)과, 상기 제1의 저항(1-7)의 다른 단부에 게이트가 접속되고 전류경로의 한단부에 제1의 전압(VDD)이 인가되는 P 채널 MOS 트랜지스터(1-3)와, 상기 제1의 저항(1-7)의 다른 단부에 게이트가 접속되고 전류경로의 한 단부에 제2의 전압(그라운드)가 인가되며 전류경로의 다른 단부가 상기 P 채널 MOS 트랜지스터(1-3) 전류경로의 다른 단부에 접속되는 N 채널 MOS 트랜지스터(1-4)와, 상기 제1의 저항(1-7)의 다른 단부에 한 단부가 접속되고 다른 단부가 상기 P 채널 MOS 트랜지스터 전류경로의 다른 단부에 접속된 콘덴서(1-8)로 구성되는 제2의 인버터(12)와: 상기 P 채널 MOS 트랜지스터(1-3)의 전류경로와 상기 N 채널 MOS 트랜지스터(1-4)의 전류경로의 접속점에 입력 단부가 접속되고, 상기 제2의 인버터의 출력 신호의 신호 레벨을 반전하는 제3의 인버터(13)로 구성되며, 상기 P 채널 MOS 트랜지스터(1-3)와 N 채널 MOS 트랜지스터(1-4)는, 상기 제1의 인버터 출력 신호의 전압에 따라서, 상기 P 채널 MOS 트랜지스터가 포화 영역에서 동작하고, N 채널 MOS 트랜지스터가 차단 영역에서 동작하는 제1의 상태와, 상기 P 채널 MOS 트랜지스터가 능동 영역에서 동작하고, N 채널 MOS 트랜지스터가 능동 영역에서 동작하는 제2의 상태와, 상기 P 채널 MOS 트랜지스터가 차단 영역에서 동작하고, N 채널 MOS 트랜지스터가 포화 영역에서 동작하는 제3의 상태를 갖는 것을 특징으로 한다.
제1 내지 제3의 상태를 설정하기 위하여 상기 P 채널 MOS 트랜지스터(1-3)의 임계치 VTP 와 N 채널 MOS 트랜지스터(1-4)의 임계치 VTN 은, 제1의 전압과 제2의 전압 차를 Vdd 로 하면, 다음식을 만족하도록 설정된다.
또한, 본 발명의 지연 회로는 상기 P 채널 MOS 트랜지스터와 N 채널 MOS 트랜지스터의 전류경로에 캐스케이드 접속된 저항(a resistor cascade-connected)을 갖추어도 좋다.
본 발명의 지연 회로에서는 P 채널 MOS 트랜지스터와 N 채널 MOS 트랜지스터가 차단 영역에서 동작하는(오프되어 있는) 기간이 존재하기 때문에, 종래의 회로에 비하여 동일한 저항값과 콘덴서의 용량값을 사용해서 종래보다 긴 지연시간을 안정하게 만들어 낼 수가 있다. 또한 소비 전력을 저감할 수도 있다.
제1도는 본 발명의 제1의 실시예의 지연 회로의 회로도이다.
본 실시예의 지연 회로는: 제1의 P 채널 MOS 트랜지스터(1-1)와 제1의 N 채널 MOS 트랜지스터(1-2)로 구성되는 제1의 인버터(11)와: 저항(1-7)과 콘덴서(1-8)와, 제2의 P 채널 MOS 트랜지스터(1-3)와 제2의 채널 MOS 트랜지스터로 이루어진 제2의 인버터로 구성되는 신호 지연부(12)와: 제3의 P 채널 MOS 트랜지스터(1-5)와 제3의 N 채널 MOS 트랜지스터(1-6)로 이루어진 파형 정형용 인버터(13):로 구성된다.
제1의 인버터(11)를 구성하는 제1의 P 채널 MOS 트랜지스터(1-1)와 N 채널 MOS 트랜지스터(1-2)의 전류경로는 전원 전압 VDD 와 그라운드 사이에서 캐스케이 접속되고, 입력 신호가 이들의 게이트에 공통으로 공급된다.
제1의 인버터(11)의 출력은 저항(1-7)을 통하여 제2의 P 채널 MOS 트랜지스터(1-3)와 제2의 N 채널 MOS 트랜지스터(1-4)의 게이트 및 콘덴서(1-8)의 한단부에 접속된다. 제2의 P 채널 MOS 트랜지스터(1-3)와 제2의 N 채널 MOS 트랜지스터(1-4)의 전류경로는 전원 전압 VDD 와 그라운드 사이에서 캐스케이드 접속된다. 콘덴서(1-8)의 다른 단부은 제2의 P 채널 MOS 트랜지스터(1-3)와 제2의 N 채널 MOS 트랜지스터(1-4)의 전류경로의 접속점에 접속된다.
파형 정형용 인버터(13)를 구성하는 제3의 P 채널 MOS 트랜지스터(1-5)와 제3의 N 채널 MOS 트랜지스터(1-6)의 전류 경로는 전원 전압 VDD 과 그라운드 사이에서 캐스케이드 접속되고, 신호 지연부(12)의 출력신호가 이들의 게이트에 공통으로 공급된다.
본 실시예에서는, 전원 전압은 1.5V 이하이고, 제2의 P 채널 MOS 트랜지스터(1-3)의 임계치 VTP와 제2의 N 채널 MOS 트랜지스터(1-4)의 임계치의 절대치는 동일한 것으로 가정한다.
다음에 본 실시예의 지연 회로의 동작을 노드 PA 내지 PE 의 전위의 변화를 표시하고 있는 제2a도 내지 제2e도를 참조하여 설명한다. 초기상태(t=t0)에 있어서 노드 PA 와 노드 PC 가 O[V] 였다고 하면, 노드 PB 는 VDD[V], 노드 PD 는 VDD[V], 노드 PE 는 O[V]로 된다. 이 상태에서는 제2의 P 채널 MOS 트랜지스터(1-3)는 포화 영역에서 동작하고, 제2의 N 채널 MOS 트랜지스터(1-4)는 차단 영역에서 동작한다.
콘덴서(1-8)는 제1의 P 채널 MOS 트랜지스터(1-1)로부터 저항(1-7)을 통하여 공급되는 전류에 의해 충전되고, 노드 PC 의 전위는 점진적으로 상승한다. 다음, 시간 t=t1에 있어서 노드 PC 의 전위는 제2의 N 채널 MOS 트랜지스터(1-4)의 임게 전압 VTHN을 초과하여, 제2의 N 채널 MOS 트랜지스터(1-4)는 그 동작 상태가 차단 영역에서 능동 영역으로 이동하고, 노드 PC 의 전위를 피드백한다. 그 결과 노드 PC 의 전위는 거의 일정하게 보존되고 노드 PD 의 전위는 전하한다.
노드 PD 의 전위가 내려가면, 시간 t=t2에 있어서, 제2의 P 채널 MOS 트랜지스터(1-3)는 그 동작상태가 능동 영역에서 차단 영역으로 이동하고, 제2의 N 채널 MOS 트랜지스터(1-4)의 동작상태는 포화 영역으로 이동하여, 다시 노드 PC 의 전위가 상승하고 곧이어 VDD[V]로 된다.
이러한 전위 변화의 과정에 있어서, 노드 PD 의 전위는 제2d도에 도시하는 바와 같이 변화하고, 노드 PE 의 전위는 제2e도에 도시하는 바와 같이 변화한다.
다음으로, 시간 t=t3에 있어서, 노드 PA 의 전위가 VDD 로 변화하면 노드 PB 의 전위는 O[V]로 되어 콘덴서(1-8)에 축적되어 있던 전하는 저항(1-7)과 제1의 N 채널 MOS 트랜지스터(1-2)를 통하여 방전된다. 그 때문에 노드 PC 의 전위는 강하한다.
노드 PC 의 전위가 강하하여, 마침내 시간 t=t4에 있어서, 제2의 P 채널 MOS 트랜지스터(1-3)의 임계 전압 VTHP보다 낮은 값으로 떨어지면, 제2의 N 채널 MOS 트랜지스터(1-4)의 동작 상태는 포화영역에서 능동 영역으로 이동한다. 제2의 P 채널 MOS 트랜지스터(1-3)는 노드 PC 의 전위를 피드백하여 노드 PC 의 전위를 거의 일정하게 하고, 노드 PD 의 전위를 상승하게 동작한다.
노드 PD 의 전위가 상승하면, 시각 t=t5에 있어서, 제2의 P 채널 MOS 트랜지스터(1-3)의 동작상태는 포화 영역으로 이동하여, 다시 노드 PC 의 전위가 내려가 드디어 O[V]로 된다.
이들 전압 변화의 과정에 있어서, 노드 PD 의 전위는 제2d도에 도시하는 바와 같이 변화하기 때문에 노드 PE 의 전위는 제2e도에 도시하는 바와 같이 변화한다.
즉, 노드 PA 와 노드 PE 의 전위 변화를 비교하면 알 수 있듯이, 노드 PA 에 입력된 디지털 신호는 ((t1-t0)+(1/2)·(t2-t1))의 시간만큼 지연되어 PE 로 출력된다.
또한, 각 타이밍에 있어서 제2의 P 채널 MOS 트랜지스터(1-3)와 제2의 N 채널 MOS 트랜지스터(1-4)의 동작을 정리하면 다음과 같이 된다.
t0에서 t1
제2의 P 채널 MOS 트랜지스터 1-3 : 포화 영역.
제2의 N 채널 MOS 트랜지스터 1-4 : 차단 영역.
t1에서 t2
제2의 P 채널 MOS 트랜지스터 1-3 : 능동 영역.
제2의 N 채널 MOS 트랜지스터 1-4 : 능동 영역.
t2에서 t4
제2의 P 채널 MOS 트랜지스터 1-3 : 차단 영역.
제2의 N 채널 MOS 트랜지스터 1-4 : 포화 영역.
t4에서 t5
제2의 P 채널 MOS 트랜지스터 1-3 : 능동 영역.
제2의 N 채널 MOS 트랜지스터 1-4 : 능동 영역.
t5~
제2의 P 채널 MOS 트랜지스터 1-3 : 포화 영역.
제2의 N 채널 MOS 트랜지스터 1-4 : 차단 영역.
이상으로 설명한 바와 같이, 본 실시예의 지연 회로는 저항(1-7), 콘덴서(1-8), 제2의 P 채널 MOS 트랜지스터(1-3), 제2의 N 채널 MOS 트랜지스터(1-4)로 신호 지연부(12)가 구성되어 있기 때문에, 종래의 지연 회로와 동일한 저항치의 저항 및 동일한 용량의 콘덴서를 사용해도, 보다 긴 지연 시간을 얻을 수가 있다.
또한, 지연 시간이 비교적 긴 경우에도, 노드 PD 의 신호 변화는 사다리형파에 가깝고, 전원 전압과 그라운드 사이에서 거의 완전하게 변화하기 때문에 온도 및 각 트랜지스터의 임계 전압 등의 변화에 의하여 다음 단계 인버터의 임계치의 변화에 대해서도 지연 시간이 변화하지 않고 안정적이다.
또한, N 형 및 P 형 MOS 트랜지스터 양쪽 모두가 능동 영역에서 동작할 필요는 없고, 어느 한쪽이 차단 영역에서 동작하므로, 이 실시예의 지연 회로는 종래의 밀러 적분형 지연 회로에 비해 보다 낮은 전원 전압에서 안정하게 동작하여 전원 전압 Vdd 가 1.5V 이하의 시스템에서 특히 유효하다.
이상의 동작을 실형하기 위하여, 전원 전압을 Vdd, 제2의 P 채널 MOS 트랜지스터(1-3)의 임계치를 VTP, 제2의 N 채널 MOS 트랜지스터(1-4)의 임계치를 VTN으로 하면, 각 임계치는 다음식을 만족하도록, 채널 영역의 불순물 농도 또는 게이트 절연막의 두께를 조정하여 설정된다.
또한, (제7도의 밀러 적분 회로를 구성하는 트랜지스터를 포함하는) 다른 트랜지스터의 임계치는 예를들면 다음식과 같이 설정된다.
또한, 제2의 P 채널 MOS 트랜지스터(1-3)의 임계치 VTP와 제2의 N 채널 MOS 트랜지스터(1-4)의 임계치 VTN의 절대치가 동일할 필요는 없다.
또한, 제2의 P 채널 MOS 트랜지스터(1-3)의 동작 영역의 천이의 타이밍과 제2의 N 채널 MOS 트랜지스터(1-4)의 동작 영역의 천이의 타이밍은 달라도 된다. 예를들면, 제2의 P 채널 MOS 트랜지스터(1-3)가 포화영역에서 동작하고, 제2의 N 채널 MOS 트랜지스터(1-4)가 능동 영역에서 동작하는 상태가 일시적으로 발생해도 된다.
제3도는 본 발명의 제2의 실시예의 지연 회로의 회로도이다. 이 실시예의 지연 회로에는 제1의 실시예의 지연 회로의 구성외에, 제2의 저항(3-9) 및 제3의 저항(3-10)이 추가되어 있다.
제2의 저항(3-9)과 제3의 저항(3-10)은, 제2의 P 채널 MOS 트랜지스터(3-3)와 제2의 N 채널 MOS 트랜지스터(3-4)의 전류경로 사이에 직열로 접속되어 있다.
제2의 저항(3-9)과 제3의 저항(3-10)은, 지연에 관한 기본 특성을 크게 바꾸지 않고서, 전원 전압 VDD 로부터 제2의 P 채널 MOS 트랜지스터(3-3), 제2의 저항(3-9), 제3의 저항(3-10), 제2의 N 채널 MOS 트랜지스터(3-4)를 통하여 GND 로 흐르는 관통 전류를 적게할 수 있다. 제2의 저항(3-9)과 제3의 저항(3-10)의 저항치는 같은 것이 바람직하다.
또한, 제2의 P 채널 MOS 트랜지스터(3-3)와 제2의 N 채널 MOS 트랜지스터(3-4)의 전류경로에 캐스캐이드 접속되면, 다른 위치에 저항을 배치하여 관통 전류를 적게하여도 된다.
이 제2의 실시예 지연 회로의 동작은 제1의 실시예의 지연 회로의 동작과 같으므로 그 상세한 설명은 생략한다.

Claims (11)

  1. 입력 디지털 신호를 소정시간 지연하여 출력하는 지연 회로에 있어서: 입력 신호의 신호 레벨을 반전하는 제1의 인버터(11)와: 상기 제1의 인버터의 출력 단부(PB)에 한 단부가 접속된 제1의 저항(1-7)과, 상기 제1의 저항(1-7)의 다른 단부에 게이트가 접속되고 전류경로의 한단부에 제1의 전압(VDD)이 인가되는 P 채널 MOS 트랜지스터(1-3)와, 상기 제1의 저항(1-7)의 다른 단부에 게이트가 접속되고 전류경로의 한 단부에 제2의 전압(그라운드)가 인가되며 전류경로의 다른 단부가 상기 P 채널 MOS 트랜지스터(1-3) 전류경로의 다른 단부에 접속되는 N 채널 MOS 트랜지스터(1-4), 및 상기 제1의 저항(1-7)의 다른 단부에 한 단부가 접속되고 다른 단부는 상기 P 채널 MOS 트랜지스터의 전류경로의 다른 단부에 접속되는 콘덴서(1-8)로 구성되는, 제2의 인버터(12): 및 상기 P 채널 MOS 트랜지스터(1-3)의 전류경로와 상기 N 채널 MOS 트랜지스터(1-4)의 전류경로의 접속점에 입력 단부가 접속되고, 상기 제2의 인버터의 출력 신호의 신호 레벨을 반전하는 제3의 인버터(13)를 구비하며: 상기 P 채널 MOS 트랜지스터와 N 채널 MOS 트랜지스터의 저어도 한 쪽은 상기 제1의 인버터 출력 신호의 전압에 따라 차단 영역에서 동작하는 것을 특징으로 하는 지연회로.
  2. 제1항에 있어서, 상기 제1의 인버터 출력 신호의 전압에 따라서, 상기 P 채널 MOS 트랜지스터(1-3)와 N 채널 MOS 트랜지스터(1-4)는: 상기 P 채널 MOS 트랜지스터가 포화 영역에서 동작하고, N 채널 MOS 트랜지스터가 차단 영역에서 동작하는 제1의 상태: 상기 P 채널 MOS 트랜지스터가 능동 영역에서 동작하고, N 채널 MOS 트랜지스터가 능동 영역에서 동작하는 제2의 상태: 및 상기 P 채널 MOS 트랜지스터가 차단 영역에서 동작하고, N 채널 MOS 트랜지스터가 포화 영역에서 동작하는 제3의 상태를 갖는 것을 특징으로 하는 지연 회로.
  3. 제1항에 있어서, 상기 P 채널 MOS 트랜지스터(1-3)의 임계치 VTP 와 N 채널 MOS 트랜지스터(1-4)의 임계치 VTN 은, 제1의 전압과 제2 전압의 차를 Vdd 로 하면 다음식,
    을 만족시키는 것을 특징으로 하는 지연 회로.
  4. 제3항에 있어서, 상기 제1 및 제3의 인버터(11,13) 각각은 전류경로가 캐스케이드 접속된 P 채널 MOS 트랜지스터(1-1, 1-5)와 N 채널 MOS 트랜지스터로 구성되고, 상기 제1 및 3의 인버터(11,13)를 구성하는 P 채널 MOS 트랜지스터(1-1, 1-5)와 N 채널 MOS 트랜지스터(1-2, 1-6)의 임계치는 다음식,
    을 만족하는 것을 특징으로 하는 지연 회로.
  5. 제1항에 있어서, 상기 P 채널 MOS 트랜지스터의 전류경로와 상기 N 채널 MOS 트랜지스터의 전류경로에 직열로 접속되어, 상기 P 채널 MOS 트랜지스터와 상기 N 채널 MOS 트랜지스터의 전류경로의 관통 전류를 감소시키는 저항을 더 구비하는 것을 특징으로 하는 지연 회로.
  6. 제1항에 있어서, 상기 P 채널 MOS 트랜지스터(1-3)의 전류경로의 다른 단부와 상기 제3의 인버터의 입력 단부의 사이에 설치된 저항(3-9), 및 상기 N 채널 MOS 트랜지스터(1-4)의 전류 경로의 다른 단부와 상기 제3의 인버터의 입력 단부의 사이에 설치된 저항(3-10)를 더 구비하는 것을 특징으로 하는 지연 회로.
  7. 제1항에 있어서, 상기 제1의 전압과 상기 제2의 전압의 전위차는 1.5V 이하인 것을 특징으로 하는 지연 회로.
  8. 지연 회로에 있어서: 제1의 저항(1-7)과, 상기 제1의 저항(1-7)의 한 단부에 게이트가 접속되고 전류경로의 한 단부에 제1의 전압(VDD)이 인가되는 P 채널 MOS 트랜지스터(1-3)와, 상기 제1의 저항(1-7)의 한 단부에 게이트가 접속되고 전류경로의 한 단부에 제2의 전압(그라운드)이 인가되며 전류경로의 다른 단부가 상기 P 채널 MOS 트랜지스터(1-3) 전류경로의 다른 단부에 접속되는 N 채널 MOS 트랜지스터(1-4), 및 상기 제1의 저항(1-7)의 다른 단부에 한 단부가 접속되고 다른 단부는 상기 P 채널 MOS 트랜지스터의 전류경로의 다른 단부에 접속되는 콘덴서(1-8)로 구성되는 지연 수단(12)과: 상기 지연수단에 접속되어, 상기 지연수단 출력 신호의 신호 레벨을 반전함과 동시에 출력신호의 파형 정형을 실행하는 반전/파형 정형 수단: 및 입력 디지털 신호를 수신하여, 상기 입력 디지털 신호의 신호 레벨을 반전하고 상기 저항의 다른 단부에 공급하므로써, 상기 P 채널 MOS 트랜지스터와 N 채널 MOS 트랜지스터가: 상기 P 채널 MOS 트랜지스터가 포화 영역에서 동작하고 N 채널 MOS 트랜지스터가 차단 영역에서 동작하는 제1의 상태: 상기 P 채널 MOS 트랜지스터가 능동 영역에서 동작하고 N 채널 MOS 트랜지스터가 능동영역에서 동작하는 제2의 상태 및 : 상기 P 채널 MOS 트랜지스터가 차단영역에서 동작하고 N 채널 MOS 트랜지스터가 포화영역에서 동작하는 제3의 상태중 어느 항 상태를 포함하는 소정의 상태로 설정되고, 이에 따라 반전/정형 수단의 출력 단부에서 상기 입력 디지털 신호를 소정 시간 지연한 신호를 생성하는 수단(11)을 구비하는 것을 특징으로 하는 지연 회로.
  9. 제8항에 있어서, 상기 P 채널 MOS 트랜지스터(1-3)의 임계치 VTP 와 N 채널 MOS 트랜지스터(1-4)의 임계치 VTN 은, 제1의 전압과 제2의 전압 차를 Vdd 로 하면 다음식,
    을 만족하는 것을 특징으로 하는 지연 회로.
  10. 지연회로에 있어서: 제1의 전원 공급 라인과 제1의 노드 사이에 접속되고, 게이트가 입력 단부에 접속된, 제1의 임계 전압을 갖는 제1 전도형의 제1 트랜지스터: 상기 제1의 노드와 제2의 전원 공급 라인 사이에 접속되고, 게이트가 상기 입력 단부에 접속된, 제2의 임계 전압을 갖는 제2 전도형의 제2 트랜지스터: 상기 제1의 전원 공급라인과 제2의 노드 사이에 접속되고, 게이트가 제3의 노드에 접속된, 제3의 임계 전압을 갖는 제1 전도형의 제3 트랜지스터: 상기 제2의 노드와 제2의 전원 공급 라인 사이에 접속되고, 게이트가 상기 제3의 노드에 접속된, 제4의 임계 전압을 갖는 제2전도형의 제4트랜지스터: 상기 제1 노드와 상기 제3 노드 사이에 접속된 저항 소자: 및 상기 제2 노드와 상기 제3노드 사이에 접속된 콘덴서를 구비하며: 상기 제1 임계 전압은 절대값에 있어 상기 제3 임계 전압 보다 작으며, 상기 제2 임계 전압은 절대값에 있어서 상기 제4 임계 전압보다 작은 지연 회로.
  11. 제10항에 있어서, 상기 제1 의 전원 공급 라인과 제4 노드 사이에 접속되고, 게이트가 상기 제2의 노드에 접속된, 제5의 임계 전압을 갖는 제1 전도형의 제5 트랜지스터: 및 상기 제4의 노드와 제2의 전원 공급 라인 사이에 접속되고, 게이트가 상기 제2 노드에 접속된, 제6의 전압을 갖는 제2 전도형의 제6 트랜지스터를 더 구비하며: 상기 제5 임계 전압은 절대값에 있어 상기 제3 임계 전압 보다 작으며, 상기 제6 임계 전압은 절대값에 있어 상기 제4 임계 전압 보다 작은 지연 회로.
KR1019940019162A 1993-08-03 1994-08-03 디지탈 신호 처리용 지연 회로 KR0162929B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-191500 1993-08-03
JP5191500A JPH0746098A (ja) 1993-08-03 1993-08-03 遅延回路

Publications (2)

Publication Number Publication Date
KR950007287A KR950007287A (ko) 1995-03-21
KR0162929B1 true KR0162929B1 (ko) 1999-03-20

Family

ID=16275689

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940019162A KR0162929B1 (ko) 1993-08-03 1994-08-03 디지탈 신호 처리용 지연 회로

Country Status (3)

Country Link
US (1) US5598111A (ko)
JP (1) JPH0746098A (ko)
KR (1) KR0162929B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100775942B1 (ko) * 2006-09-26 2007-11-15 한국과학기술원 Ｄ급 출력단 증폭기 복수개가 캐스캐이드로 연결되는증폭장치

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19638163C1 (de) * 1996-09-18 1998-02-05 Siemens Ag Verzögerungsstufe mit steilen Flanken
US6307417B1 (en) 1999-08-24 2001-10-23 Robert J. Proebsting Integrated circuit output buffers having reduced power consumption requirements and methods of operating same
KR100557939B1 (ko) * 1999-12-23 2006-03-10 주식회사 하이닉스반도체 입력버퍼용 딜레이 회로
JP3586612B2 (ja) * 2000-03-08 2004-11-10 エルピーダメモリ株式会社 遅延回路
US6549042B2 (en) 2000-06-23 2003-04-15 Integrated Device Technology, Inc. Complementary data line driver circuits with conditional charge recycling capability that may be used in random access and content addressable memory devices and method of operating same
KR100440448B1 (ko) * 2002-04-12 2004-07-14 삼성전자주식회사 온도 변화에 무관한 지연 시간을 확보할 수 있는 반도체집적 회로장치
US6628151B1 (en) * 2002-04-30 2003-09-30 Xilinx, Inc. Self-regulating high voltage ramp up circuit
JP4562515B2 (ja) * 2004-12-22 2010-10-13 ルネサスエレクトロニクス株式会社 論理回路及びワードドライバ回路
US20060150047A1 (en) * 2004-12-30 2006-07-06 Wolfgang Nikutta Apparatus and method for generating a high-frequency signal
JP5195547B2 (ja) * 2009-03-13 2013-05-08 富士電機株式会社 半導体装置
US8729954B2 (en) * 2011-08-31 2014-05-20 Freescale Semiconductor, Inc. MOFSET mismatch characterization circuit
US9111894B2 (en) 2011-08-31 2015-08-18 Freescale Semiconductor, Inc. MOFSET mismatch characterization circuit
US8680901B2 (en) * 2012-08-06 2014-03-25 Texas Instruments Incorporated Power on reset generation circuits in integrated circuits
US9705484B2 (en) * 2015-06-25 2017-07-11 Mediatek Inc. Delay cell in a standard cell library
US11984817B2 (en) * 2020-03-10 2024-05-14 Xilinx, Inc. Low power inverter-based CTLE

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53146558A (en) * 1977-05-26 1978-12-20 Citizen Watch Co Ltd Oscillator circuit
US4103188A (en) * 1977-08-22 1978-07-25 Rca Corporation Complementary-symmetry amplifier
JPS62222715A (ja) * 1986-03-24 1987-09-30 Nec Corp スイツチ回路
JPH0740437B2 (ja) * 1986-11-19 1995-05-01 日本電気株式会社 遅延回路
US4833473A (en) * 1987-10-05 1989-05-23 Harris Semiconductor Patents, Inc. Digital to analog converter with switch function compensation
JPH01138813A (ja) * 1987-11-26 1989-05-31 Toshiba Corp Ｅｃｌ―ｃｍｏｓレベル変換回路
JP2685203B2 (ja) * 1988-02-22 1997-12-03 富士通株式会社 遅延回路
US5051625B1 (en) * 1988-10-28 1993-11-16 Nissan Motor Co.,Ltd. Output buffer circuits for reducing noise
JP2745697B2 (ja) * 1989-07-05 1998-04-28 日本電気株式会社 半導体集積回路
US5041741A (en) * 1990-09-14 1991-08-20 Ncr Corporation Transient immune input buffer
US5303191A (en) * 1992-01-23 1994-04-12 Motorola, Inc. Memory with compensation for voltage, temperature, and processing variations

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100775942B1 (ko) * 2006-09-26 2007-11-15 한국과학기술원 Ｄ급 출력단 증폭기 복수개가 캐스캐이드로 연결되는증폭장치

Also Published As

Publication number Publication date
JPH0746098A (ja) 1995-02-14
US5598111A (en) 1997-01-28
KR950007287A (ko) 1995-03-21

Similar Documents

Publication Publication Date Title
KR0162929B1 (ko) 디지탈 신호 처리용 지연 회로
US4853654A (en) MOS semiconductor circuit
US4591745A (en) Power-on reset pulse generator
USRE31749E (en) Class B FET amplifier circuit
US4464587A (en) Complementary IGFET Schmitt trigger logic circuit having a variable bias voltage logic gate section
US4013979A (en) Cmos oscillator with first and second mos transistors of opposed type integrated on the same substrate
EP0454135A2 (en) MOS type input circuit
US4394587A (en) CMOS Differential comparator with hysteresis
US5568093A (en) Efficient, high frequency, class A-B amplifier for translating low voltage clock signal levels to CMOS logic levels
EP0129580A1 (en) Clock pulse-shaping circuit
EP0405319B1 (en) Delay circuit having stable delay time
EP0085697A4 (en) HIGH SPEED CMOS COMPARISON.
US4369381A (en) CMOS Schmitt-trigger circuit
US6778014B2 (en) CMOS differential amplifier
US4947140A (en) Voltage controlled oscillator using differential CMOS circuit
US5545941A (en) Crystal oscillator circuit
US5673008A (en) Voltage-controlled oscillator and PLL circuit exhibiting high-frequency band operation, linear frequency characteristics, and power-source variation immunity
US5621360A (en) Voltage supply isolation buffer
US4383224A (en) NMOS Crystal oscillator
JP2591981B2 (ja) アナログ電圧比較器
US4211985A (en) Crystal oscillator using a class B complementary MIS amplifier
JPH04115622A (ja) カレントミラー型増幅回路及びその駆動方法
KR100247367B1 (ko) 전압 제어 발진기
JP3134991B2 (ja) ディレィ回路
JP3512137B2 (ja) 電圧制御発振器及びｐｌｌ回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020822

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee