KR100557939B1 - 입력버퍼용 딜레이 회로 - Google Patents

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Abstract

본 발명은 반도체 소자의 입력버퍼용 딜레이회로에 관한 것이다.
본 발명은 외부 인에이블신호에 의해 인에이블되어 입력신호를 딜레이시켜 래치회로로 전달하기 위한 입력버퍼용 딜레이회로에 있어서, 입력신호를 입력하는 구동 게이트와; 상기 구동 게이트에 의해 구동되어 입력신호를 일정시간 딜레이시켜주기 위한 RC 딜레이수단과; 상기 RC 딜레이수단의 출력신호를 입력하여 딜레이된 신호를 CMOS레벨로 복원하여 딜레이 신호를 출력하는 출력게이트와; 상기 인에이블신호의 인에이블시 제어신호에 의해서 상기 입력신호를 상기 출력 게이트의 입력으로 직접 전달하기 위한 전달수단을 구비한다.

Description

입력버퍼용 딜레이회로{DELAY CIRCUIT FOR INPUT BUFFER}
도 1은 일반적인 반도체 소자의 입력버퍼회로도,
도 2는 도 1의 입력버퍼회로에 있어서, 외부로부터의 입력신호에 의한 셋업/홀드타임 마진을 도시한 신호파형도,
도 3은 도 1의 입력버퍼회로에 있어서, 외부로부터의 인에이블신호에 의한 셋업/홀드타임 마진을 도시한 신호파형도,
도 4와 도 5는 종래의 입력버퍼용 딜레이회로의 상세도,
도 6은 본 발명의 입력버퍼용 딜레이회로에 있어서, 외부 인에이블신호와 딜레이감소용 제어신호와의 관계를 도시한 신호 파형도,
도 7은 본 발명의 일실시예에 따른 입력버퍼용 딜레이회로의 상세도,
도 8은 본 발명의 다른 실시예에 따른 입력버퍼용 딜레이회로의 상세도,
(도면의 주요 부분에 대한 부호의 설명)
Ig : 구동 게이트 Ir : 출력 게이트
R : 저항 C : 캐패시터
MP1, MP2 : PMOS 트랜지스터 Nr2 : 노아 게이트
Nd4 : 낸드 게이트 Id1-Id6 : 게이트 딜레이용 인버터
본 발명은 반도체 소자의 입력버퍼회로에 관한 것으로서, 보다 구체적으로는 스트로브신호에 대한 홀드타임의 마진을 충분히 확보할 수 있는 입력버퍼용 딜레이회로에 관한 것이다.
다중화/동기 입력신호(multiplexed/synchronous input)을 사용하는 CMOS 회로에서는 입력신호의 인가여부를 알려주기 위하여 스트로브신호(strobe)가 사용된다. 이 경우 입력신호와 스트로브신호간에는 셋업 및 홀드타임(setup/hold time)을 충분히 확보해주어야 하는데, 종래에는 홀드시간이 수nsec 내외의 작은 값을 갖기 때문에 외부로부터 입력신호가 내부 래치회로에 인가되기 전에 입력신호를 딜레이시켜 사용하였다.
도 1은 일반적인 반도체 소자의 입력버퍼회로도를 도시한 것이다. 일반적인 입력버퍼회로는 내부 인에이블신호(/cs)와 칩외부로부터의 입력신호(/INPUT)를 두 입력으로 하는 노아 게이트(11)와, 상기 노아 게이트(11)의 출력을 반전시키기 위한 인버터(12)와, 상기 인버터의 출력신호(di)를 딜레이시켜주기 위한 딜레이회로(13)와, 상기 딜레이회로(13)로부터 출력되는 신호(ddi)를 입력으로 하고, 클럭신호로 인가되는 내부 스트로브신호(strobe)의 상승에지에서 상기 입력신호(ddi)를 래치출력신호(latout)로서 출력하는 래치(14)로 이루어진다.
도 4는 종래의 입력버퍼용 딜레이회로를 도시한 것이다. 도 4의 딜레이회로는 RC딜레이를 이용한 것으로, 도 1의 인버터(12)로부터 인가되는 입력신호(di)를 입력으로 하는 구동게이트(Ig)와, 상기 구동게이트(Ig)의 출력단에 연결된 RC 딜레이수단인 저항(R)과 캐패시터(C)와, 상기 딜레이수단에 연결되어 딜레이된 출력신호(ddi)를 발생하는 출력게이트(Ir)로 이루어진다.
도 5는 종래의 또다른 입력버퍼용 딜레이회로를 도시한 것이다. 도 5의 딜레이회로는 게이트 딜레이를 이용한 것으로, 입력신호(di)를 입력으로 하는 구동 게이트(Ig)와 딜레이된 신호(ddi)를 출력하는 출력게이트(Ir)사이에 게이트 딜레이(Id1-Id6)가 연결된 구조를 갖는다.
도 2는 도 4 및 도 5에서와 같은 구성을 갖는 딜레이회로에 있어서, 외부로부터 인가되는 입력신호(/INPUT)와 칩외부로부터의 스트로브신호(STROBE)사이에 스펙에 규정된 셋업 및 홀드 윈도우만을 갖도록 신호를 배치하였을 경우의 신호파형도와 셋업 및 홀드타임 마진을 도시한 것으로서, Ts 와 Th 는 각각 입력신호(/INPUT)의 스트로브신호(STROBE)에 대한 셋업 및 홀드타임을 각각 도시한 것이고, t1 과 t2 는 각각 셋업 및 홀드타임 마진을 도시한 것이다.
도 2에 도시된 동작조건에서는 셋업시간은 Ts-t1 이며, 홀드타임은 Th-T2 이다.
도 3은 입력퍼버회로의 제어신호인 외부 인에이블신호(/CS)에 대한 셋업타임을 도시한 것이다. 외부로부터 칩셀렉트신호(/CS)가 입력버퍼회로의 내부 제어신호인 칩셀렉트신호(/cs)로 전달되어 칩전체에 도달하기까지는 유한시간 tc 가 걸린다. 이 경우 외부 칩셀렉트신호(/CS)의 외부 스트로브신호(STROBE)에 대한 셋업타임 마진은 t1-tc로 감소한다.
그러나, 모든 동작조건, 예를 들면 전원전압과 온도등의 변화와 공정편차에 의한 스큐까지 고려한다면, 홀드타임 마진(t2)과 셋업시간 마진(t1) 및 (t1-tc)를 모두 일정값 이상으로 맞추는 것은 어렵다.
예를 들어, 스펙에서 Ts는 20ns 이고 Th 는 수ns라고 가정하고, 딜레이가 가장 작은 동작조건과 가장 큰 동작조건사이에 딜레이타임이 3배만큼 차이나는 경우를 가정한다. 딜레이가 가장 작게 이루어지는 동작조건에서 홀드타임 마진 t2 가 최소 5ns 되도록 딜레이값을 조절하면, 이러한 조건에서 셋업타임 마진 t1 가 15ns 정도이다. 이때, 홀드마진은 최악의 상태가 된다.
이와 반대로, 딜레이가 가장 크게 이루어지는 동작조건에서는 딜레이값이 3배로 되어 t2 가 15ns 로 되고, t1 이 5ns 이므로, 셋업타임 마진과 홀드타임 마진의 최소값은 똑같이 5ns 로 되어 안정한 타이밍 윈도우는 10ns 이다. 이때, 셋업마진이 최악의 상태로 되며, 인에이블신호(/CS)의 셋업타임은 제외된다.
이런 경우 tc=3ns 라면 상기한 바와같은 딜레이회로를 이용할 때 셋업타임 마진이 2ns 로 감소하여 안전한 타이밍 윈도우는 7ns 로 감소하는 문제점이 있었다.
본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서,입력버퍼의 인에이블시에는 인에이블신호의 지연시간만큼 딜레이를 감소시켜 줌으로써, 입력신호의 스트로브신호에 대한 홀드타임 마진을 줄이지 않고 셋업타임 마진을 최대로 확보할 수 있는 입력버퍼용 딜레이 회로를 제공하는 데 그 목적이 있 다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 외부 인에이블신호에 의해 인에이블되어 입력신호를 딜레이시켜 래치회로로 전달하기 위한 입력버퍼용 딜레이회로에 있어서, 입력신호를 입력하는 구동 게이트와; 상기 구동 게이트에 의해 구동되어 입력신호를 일정시간 딜레이시켜주기 위한 RC 딜레이수단과; 상기 RC 딜레이수단의 출력신호를 입력하여 딜레이된 신호를 CMOS레벨로 복원하여 딜레이 신호를 출력하는 출력게이트와; 상기 인에이블신호의 인에이블시 발생되는 제어신호에 의해서 상기 입력신호를 상기 출력 게이트의 입력으로 직접 전달하여 딜레이를 감소시키기 위한 전달수단을 구비하는 입력버퍼용 딜레이회로를 제공하는 것을 특징으로 한다.
상기 전달수단은 상기 입력신호와 제어신호를 각각 게이트신호로 하는, 전원전압과 상기 출력 게이트의 입력단사이에 직렬연결되는 1쌍의 PMOS 트랜지스터로 이루어지는 것을 특징으로 한다.
상기 제어신호는 외부 인에이블신호가 액티브 로우상태로 될 때 일정폭을 갖는 로우펄스이며, 상기 구동 게이트와 출력 게이트는 모두 CMOS 인버터로 구성되는 것을 특징으로 한다.
또한, 본 발명은 외부 인에이블신호에 의해 인에이블되어 입력신호를 딜레이시켜 래치회로로 전달하기 위한 입력버퍼용 딜레이회로에 있어서, 입력신호를 입력하는 구동 게이트와; 상기 구동 게이트에 의해 구동되어 입력신호를 일정시간 딜레 이시켜주기 위한, 다수의 게이트로 구성된 게이트 딜레이수단과; 상기 게이트 딜레이수단의 출력신호를 입력하여 딜레이된 신호를 출력하는 출력게이트와; 제어신호에 의해서 외부 인에이블신호의 인에이블시 상기 입력신호를 상기 출력 게이트의 입력으로 직접 전달하기 위한 전달수단을 구비하는 입력버퍼용 딜레이회로를 제공하는 것을 특징으로 한다.
상기 전달수단은 상기 입력신호와 제어신호를 입력으로 하는 노아 게이트와; 상기 노아 게이트의 출력을 반전시켜주기 위한 인버터와; 상기 인버터의 출력과 게이트 딜레이수단으로부터의 신호중 하나를 선택하기 위한 낸드 게이트로 이루어지는 것을 특징으로 한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 7은 본 발명의 일실시예에 따른 입력버퍼용 딜레이회로의 상세도를 도시한 것이다.
도 7을 참조하면, 본 발명의 일실시예에 따른 입력버퍼용 딜레이회로는 도 1의 인버터(12)로부터 출력되는 신호(di)를 입력신호로 하여 딜레이된 출력신호(ddi)를 발생하기 위한 RC 딜레이수단을 이용한 딜레이회로이다.
일실시예에 따른 딜레이회로는 도 1의 인버터(12)로부터 인가되는 입력신호(di)를 입력하는 구동 게이트(Ig)와, 상기 구동 게이트(Ig)에 의해 구동되어 입력신호(Ig)를 일정시간 딜레이시켜주기 위한 저항(R) 및 캐패시터(C)로 된 딜레이수단과, 상기 딜레이수단의 출력신호를 입력하여 상기 구동게이트(Ig) 와 RC 딜레이수단의 RC 시정수에 의해 길게 딜레이된 신호를 다시 CMOS레벨로 복원하여 딜레이된 신호(ddi)를 출력하는 출력게이트(Ir)로 구성된다.
상기에서, 구동게이트(Ig)와 출력 게이트(Ir)는 모두 CMOS 인버터로 구성된다.
또한, 일실시예에 따른 입력버퍼용 딜레이회로는 상기 인버터(12)로부터 입력신호(di)와 제어신호(pscb)에 의해 외부 인에이블신호(/CS)의 인에이블시 입력신호(di)를 직접 출력게이트(Ir)의 입력신호로 전달하기 위한 전달수단을 더 구비한다.
상기 전달수단은 입력신호(di)와 제어신호(pscb)를 각각 게이트 입력신호로 하고 전원전압과 출력게이트(Ir)의 입력단사이에 연결되는 1쌍의 PMOS 트랜지스터(MP1, MP2)로 구성된다.
본 발명의 일실시예에서는, 상기 전달수단은 RC딜레이수단과 병렬로 연결되에 외부 인에이블신호의 디스에이블시에는 RC 딜레이수단을 통한 딜레이된 신호를 출력 게이트를 통해 출력하도록 하고, 외부 인에이블신호의 인에이블시에는 상기 전달수단을 통해 짧게 딜레이된 신호를 출력게이트를 통해 출력하도록 하는 것이다.
도 7의 입력버퍼용 딜레이회로에서는, 제어신호(pscb)가 로우레벨이고 입력신호(di)가 로우레벨일 때, PMOS 트랜지스터(MP1, MP2)가 구동되어 딜레이수단의 저항(R)을 거치지 않고 직접 출력 게이트(Ir)의 입력으로 인가되어 출력게이트를 구동함으로써 딜레이를 줄이게 된다.
즉, 외부 인에이블신호(/CS)에 무관하게 입력신호(/INPUT)의 변화에 의해서만 딜레이가 발생하는 경우에는, 입력신호(di)가 하이레벨에서 로우레벨로 천이될 때는 구동 게이트(Ig)를 구성하는 PMOS 트랜지스터와 NMOS 트랜지스터중 PMOS 트랜지스터가 구동되어 RC 딜레이수단을 구동시켜준다. 이와는 반대로 입력신호(di)가 로우레벨에서 하이레벨로 천이될 때는 구동 게이트(Ig)를 구성하는 PMOS 트랜지스터와 NMOS 트랜지스터중 NMOS 트랜지스터가 구동되어 RC딜레이수단을 구동하여 원하는 시간만큼 딜레이된 출력신호(ddi)를 출력게이트(Ir)를 통해 출력하여 도 1의 래치회로(14)로 전달하게 된다.
하지만, 외부 인에이블신호(/CS)가 인에이블되는 경우에는 입력신호(di)가 하이레벨에서 로우레벨로 천이되면, 전달수단의 1쌍의 PMOS 트랜지스터(MP1, MP2)가 턴온되므로, 출력게이트(Ir)로 입력신호(di)가 반전된 하이상태의 신호가 직접 인가된다. 그러므로, 상기의 경우에서와는 달리 RC 딜레이수단에 의한 딜레이없이 입력신호(di)를 직접 출력게이트(Ir)에 전달하여 줌으로써, 외부 인에이블신호(/CS)의 인에이블시 딜레이시간을 감소시킬 수 있다. 이에 따라 셋업마진시간을 충분히 확보할 수 있게 된다.
도 1의 입력버퍼회로에서 외부입력신호(/INPUT)는 노아 게이트(11)의 일입력으로 인가되므로, 외부 인에이블신호(/CS)의 인에이블에 의한 딜레이회로(13)의 입력신호(di)의 천이는 입력신호(/INPUT)가 로우상태일 때만 발생하며, 따라서 인에이블신호(/CS)의 인에이블시 딜레이를 감소시키는 것은 입력신호(di)가 하이상태에서 로우상태로 천이되는 경우에만 필요하다.
따라서, 본 발명에서는 전달수단으로서 1쌍의 PMOS 트랜지스터를 전원전압과 출력 게이트(Ir)사이에 연결 구성한 것이다.
이와는 달리, 외부 입력신호(/INPUT)와 외부 칩인에이블신호(/CS)를 두 입력으로 하는 논리 게이트를 노아 게이트대신 다른 게이트를 사용하여 딜레이회로(13)의 입력신호(di)가 외부 입력신호(/INPUT)가 하이상태일 때만 발생하게 하고, 인에이블신호(/CS)의 인에이블시 딜레이를 감소시키는 것이 입력신호(di)가 로우상태에서 하이상태로 천이되는 경우에만 필요한 경우에는 전달수단으로서 접지전원과 출력 게이트(Ir)사이에 1쌍의 NMOS 트랜지스터를 연결 구성할 수도 있다.
도 6은 외부 인에이블신호(/CS)의 인에이블시에 일정폭을 갖는 로우상태의 펄스신호로서의 제어신호(pcsb)의 발생 타이밍을 도시한 것이다.
도 8은 본 발명의 다른 실시예에 따른 입력버퍼용 딜레이회로의 상세도를 도시한 것이다.
도 8을 참조하면, 본 발명의 일실시예에 따른 입력버퍼용 딜레이회로는 도 1의 인버터(12)로부터 출력되는 신호(di)를 입력신호로 하여 딜레이된 출력신호(ddi)를 발생하기 위한 게이트 딜레이수단을 이용한 딜레이회로이다.
다른 실시예에 따른 딜레이회로는 도 1의 인버터(12)로부터 인가되는 입력신호(di)를 입력하는 구동 게이트(Ig)와, 상기 구동 게이트(Ig)에 의해 구동되어 입력신호(Ig)를 일정시간 딜레이시켜주기 위한 다수의 반전 게이트(Id1-Id6)로 구성된 게이트 딜레이수단과, 상기 게이트 딜레이수단의 출력신호를 입력하여 딜레이된 신호(ddi)를 출력하는 출력게이트(Ir)로 구성된다.
다른 실시예에 따른 입력버퍼용 딜레이회로에서도 구동게이트(Ig)와 출력 게이트(Ir)는 모두 CMOS 인버터로 구성된다.
또한, 다른 실시예에 따른 입력버퍼용 딜레이회로는 외부제어신호(pscb)에 의해 상기 인버터(12)로부터 입력신호(di)를 외부 인에이블신호(/CS)의 인에이블시 직접 출력게이트(Ir)의 입력신호로 전달하기 위한 전달수단을 더 구비한다.
본 발명의 다른 실시예에서도, 상기 전달수단은 게이트 딜레이수단과 병렬로 연결되어 외부 인에이블신호의 디스에이블시에는 게이트 딜레이수단을 통한 딜레이된 신호를 출력 게이트를 통해 출력하도록 하고, 외부 인에이블신호의 인에이블시에는 상기 전달수단을 통해 짧게 딜레이된 신호를 출력게이트를 통해 출력하도록 하는 것이다.
상기 전달수단은 입력신호(di)와 제어신호(pscb)를 두 입력으로 하는 노아 게이트(Nr2)와, 상기 노아 게이트(Nr2)의 출력을 반전시켜 주기위한 인버터(Id33)와, 상기 인버터(Id33)의 출력신호와 상기 게이트 딜레이수단으로부터의 신호를 두 입력으로 하는 낸드 게이트(Nd4)로 이루어진다.
도 8의 입력버퍼용 딜레이회로에서는, 제어신호(pscb)가 로우레벨인 경우에는 입력신호(di)를 딜레이시간이 짧은 전달수단을 통해 출력 게이트(Ir)의 입력으로 전달하도록 하고, 제어신호(pscb)가 하이레벨인 경우에는 딜레이시간이 긴 게이트 딜레이수단을 통해 길게 딜레이시켜 준다음 출력 게이트(Ir)의 입력으로 인가되도록 한다.
낸드 게이트(Nd4)는 짧은 딜레이 경로를 통해서 입력된 딜레이신호 또는 긴 딜레이 경로를 통해서 입력된 딜레이신호중 하나를 선택하여 나머지 게이트 딜레이수단(Id5-Id6)을 통해 출력 게이트(Ir)로 전달함으로써 원하는 딜레이타임을 갖는 신호(ddi)를 출력하도록 한다.
본 발명의 다른 실시예에서는, 인버터, 노아 게이트 및 낸드 게이트등의 논리 게이트 1단에서의 딜레이가 1unit-gate-delay 로서 동일하다면, 입력신호(di)를 입력하여 딜레이된 신호(ddi)를 발생할 때, 입력신호(di)가 로우상태에서 하이상태로 천이할 때에는 제어신호(pscb)의 하이레벨 또는 로우레벨상태에 무관하게 8-unit-gate-delay 이다. 한편, 입력신호(di)가 하이상태에서 로우상태로 천이할 때에는, 제어신호(pscb)가 로우레벨일 때에는 6-unit-gate-delay 이고, 제어신호(pscb)가 하이레벨일 때에는 8-unit-gate-delay 이다. 따라서, 반전 게이트(Ig, Id1-Id3)의 딜레이체인과 노아 게이트 및 반전 게이트(Nr2, Id33)의 딜레이차이를 도 3에서와 같이 tc 에 근접시킴으로써 셋업 및 홀드타임 마진을 최대로 확보할 수 있다.
상기한 바와같은 본 발명의 입력버퍼용 딜레이회로에 따르면, 외부 인에이블신호의 인에이블시 딜레이시간을 감소시켜 줌으로써 충분한 셋업 및 홀드타임 마진을 확보할 수 있는 이점이 있다.기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (9)

  1. 외부 인에이블신호에 의해 인에이블되어 입력신호를 딜레이시켜 래치회로로 전달하기 위한 입력버퍼용 딜레이회로에 있어서,
    입력신호를 입력하는 구동 게이트와;
    상기 구동 게이트에 의해 구동되어 입력신호를 일정시간 딜레이시켜주기 위한 RC 딜레이수단과;
    상기 RC 딜레이수단의 출력신호를 입력하여 딜레이된 신호를 CMOS레벨로 복원하여 딜레이 신호를 출력하는 출력게이트와;
    상기 인에이블신호의 인에이블시 발생되는 제어신호에 의해서 상기 입력신호를 상기 출력 게이트의 입력으로 직접 전달하여 딜레이를 감소시키기 위한 전달수단을 구비하는 것을 특징으로 하는 입력버퍼용 딜레이회로.
  2. 제1항에 있어서, 상기 전달수단은
    상기 입력신호와 제어신호를 각각 게이트신호로 하는 전원전압과 상기 출력 게이트의 입력단사이에 직렬연결되는 1쌍의 PMOS 트랜지스터로 이루어지는 것을 특징으로 하는 입력버퍼용 딜레이회로.
  3. (삭제)
  4. 제1항에 있어서, 상기 제어신호는 외부 인에이블신호가 액티브 로우상태로 될 때 일정폭을 갖는 로우펄스인 것을 특징으로 하는 입력버퍼용 딜레이회로,
  5. 제1항에 있어서, 상기 구동 게이트와 출력 게이트는 모두 CMOS 인버터로 구성되는 것을 특징으로 하는 입력버퍼용 딜레이회로.
  6. 외부 인에이블신호에 의해 인에이블되어 입력신호를 딜레이시켜 래치회로로 전달하기 위한 입력버퍼용 딜레이회로에 있어서,
    입력신호를 입력하는 구동 게이트와;
    상기 구동 게이트에 의해 구동되어 입력신호를 일정시간 딜레이시켜주기 위한, 다수의 게이트로 구성된 게이트 딜레이수단과;
    상기 게이트 딜레이수단의 출력신호를 입력하여 딜레이된 신호를 출력하는 출력게이트와;
    제어신호에 의해서 외부 인에이블신호의 인에이블시 상기 입력신호를 상기 출력 게이트의 입력으로 직접 전달하기 위한 전달수단을 구비하는 것을 특징으로 하는 입력버퍼용 딜레이회로.
  7. 제6항에 있어서, 상기 전달수단은
    상기 입력신호와 제어신호를 입력으로 노아 게이트와;
    상기 노아 게이트의 출력을 반전시켜주기 위한 인버터와;
    상기 인버터의 출력과 게이트 딜레이수단으로부터의 신호중 하나를 선택하기 위한 낸드 게이트로 이루어지는 것을 특징으로 하는 입력버퍼용 딜레이회로.
  8. 제6항에 있어서, 상기 제어신호는 외부 인에이블신호가 액티브 로우상태로 될 때 일정폭을 갖는 로우펄스인 것을 특징으로 하는 입력버퍼용 딜레이회로,
  9. 제6항에 있어서, 상기 구동 게이트와 출력 게이트는 모두 CMOS 인버터로 구성되는 것을 특징으로 하는 입력버퍼용 딜레이회로.
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