KR100232018B1 - 클럭 위상 보정 회로 - Google Patents

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KR100232018B1
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Abstract

본 발명은 클럭 위상 보정 회로에 관한 것으로, 피드백 클럭 신호의 피드백 경로에 구비된 시간 지연 수단과; 상기 피드백 클럭 신호와 상기 구동 클럭 신호를 입력으로 받아 상기 피드백 클럭 신호의 위상과 상기 구동 클럭 신호의 위상차를 검출하여 검출된 위상차에 따라 상기 시간 지연 수단이 갖는 지연 요소의 크기를 제어하는 시간 지연 수단 제어 장치를 포함하여 이루어져서, 위상 비교 회로에 피드백 되는 클럭 신호의 피드백 경로가 갖는 시간 지연 요소를 조절하여 피드백 되는 클럭 신호의 위상과 실제 데이타 출력에 사용되는 클럭 신호의 위상차를 감소시키는 효과를 제공한다.

Description

클럭 위상 보정 회로
본 발명은 클럭 위상 보정 회로에 관한 것으로, 특히 위상 비교 회로에 피드백 되는 클럭 신호의 피드백 경로가 갖는 시간 지연 요소를 조절하여 피드백 되는 클럭 신호의 위상과 실제 데이타 출력에 사용되는 클럭 신호의 위상차를 감소시키는 클럭 위상 보정 회로에 관한 것이다.
일반적으로 클럭 위상 보정 회로는 기준 클럭 신호의 위상과 내부 클럭 신호의 위상을 비교하여 목적하는 소정의 위상차를 갖도록 조절하는 장치이다.
이와 같은 종래의 클럭 위상 보정 회로를 제1도과 제2도를 참조하여 설명하면 다음과 같다.
제1도는 종래의 클럭 위상 보정 회로의 동작을 설명하기 위한 블록도이며, 제2도는 종래의 클럭 위상 보정 회로에 입력되는 클럭 신호의 특성을 설명하기 위한 타이밍챠트이다.
제1도에 나타낸 바와 같이 위상 비교 회로(10)에는 외부 클럭 신호(CLK)가 입력되고, 위상 비교 회로(10)에서 출력되는 클럭 신호는 위상 보정 회로(20)에 입력된다.
위상 보정 회로(20)를 통하여 보정된 클럭 신호는 데이타 출력단(30)을 구동하기 위한 구동 클럭 신호(CLKD)와 상술한 위상 비교 회로에 입력되는 외부 클럭 신호(CLK)와 그 위상을 비교하기 위한 피드백 클럭 신호(CLKF)로서 출력된다.
이와 같은 버퍼(B1)를 통하여 전달되는 피드백 클럭 신호(CLKF)는 위상 비교 회로(10)에 피드백 되어 입력되고, 버퍼(B2)를 통하여 전달되는 구동 클럭 신호(CLKD)는 데이타 출력단(30)에 입력되며, 데이타 출력단(30)에서는 입력된 구동 클럭 신호(CLKD)에 동기되어 데이타가 출력된다.
이와 같이 동일한 위상의 클럭 신호를 두 개의 서로 다른 경로를 통하여 출력하는 이유는 데이타 출력단(30)에서 데이타 출력이 발생하지 않아 구동 클럭 신호(CLKD)가 디스에이블 되더라도 외부 클럭 신호(CLK)와 비교하기 위한 클럭 신호로서 구동 클럭 신호(CLKD)와 동일한 위상의 클럭 신호를 피드백 클럭 신호(CLKF)로서 위상 비교 회로(10)에 피드백 시키는 것이다.
이와 같이 구성된 종래의 위상 보정 회로의 동작을 설명하면 다음과 같다.
위상 비교 회로(10)에서는 외부 클럭 신호(CLK)와 피드백 클럭 신호(CLKF)를 입력으로 받아 두 클럭 신호(CLK)(CLKF)의 위상을 비교한다.
위상 비교 회로(10)에서 출력된 신호는 위상 보정 회로(20)를 통하여 목적하는 소정의 위상을 갖는 클럭 신호로서 출력되는데, 이와같이 위상 보정 회로(20)에서 출력되는 클럭 신호는 전술한 바와 같이 두 개의 버퍼(B1)(B2)를 통하여 서로 다른 출력 경로를 갖는다.
이때 버퍼(B1)를 통하여 전달되는 피드백 클럭 신호(CLKF)와 버퍼(B2)를 통하여 전달되는 구동 클럭 신호(CLKD)의 위상은 동일하다.
또 위상 비교 회로(10)에 입력되는 외부 클럭 신호(CLK)와 피드백 클럭 신호(CLKF)는 서로 90°의 위상차를 갖도록 설정되는데, 그 이유는 구동 클럭 신호(CLKD)가 외부 클럭 신호(CLK)와 90°의 위상차를 갖게되면 데이타 출력단(30)에서 데이타가 출력된 때의 데이타 셋업/홀드(setup/hold) 시간을 최대로 확보할 수 있기 때문이다.
이와 같이 위상 보정 회로(20)에서 출력되는 두 클럭 신호(CLKD)(CLKF)의 위상을 동일하게 유지하기 위하여 제2도에 설정된 블록(D1)의 시간 지연 요소의 크기와 또 다른 블록(D2)의 시간 지연 요소의 크기를 동일하게 설정한다.
그러나 설계 시에 상술한 두 블럭(D1)(D2)의 시간 지연 요소를 일치시킨다 하더라도, 실제로 제작되는 칩에서는 제조 공정에서 발생하는 물리적 특성의 차이로 인하여 두 경로를 통하여 각각 전달되는 구동 클럭 신호(CLKD)의 위상과 피드백 클럭 신호(CLKF)의 위상에 차이가 발생하는 경우가 있다.
따라서 위상 비교 회로(10)와 위상 보정 회로(20)가 정상적으로 동작한다 하더라도 실제 데이타 출력단(30)에서 출력되는 데이타의 위상이 목적하는 위상에서 벗어나는 문제가 있다.
따라서 본 발명은 위상 비교 회로에 피드백 되는 클럭 신호의 피드백 경로가 갖는 시간 지연 요소를 조절하여 피드백 되는 클럭 신호의 위상과 실제 데이타 출력에 사용되는 클럭 신호의 위상차를 감소시키는 목적이 있다.
제1도는 종래의 클럭 위상 보정 회로의 동작을 설명하기 위한 블록도이다.
제2도는 종래의 클럭 위상 보정 회로에 입력되는 클럭 신호의 특성을 설명하기 위한 타이밍차트.
제3도는 본 발명의 클럭 위상 보정 회로를 나타낸 블록도.
제4도는 본 발명의 클럭 위상 보정 회로의 시간 지연 요소 제어 회로를 나타낸 블록도.
제5도는 본 발명의 클럭 위상 보정 회로의 모델링 회로를 나타낸 논리 회로도.
제6도는 본 발명의 클럭 위상 보정 회로의 위상 검출 회로를 나타낸 회로도.
제7도는 본 발명의 클럭 위상 보정 회로의 업/다운 카운터를 나타낸 회로도.
제8도는 본 발명의 클럭 위상 보정 회로의 업/다운 카운터 제어 회로를 나타낸 논리 회로도.
제9도는 본 발명의 클럭 위상 보정 회로의 시간 지연 요소를 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명
10 : 위상 비교 회로 20 : 위상 보정 회로
30 : 데이타 출력단 B1, B2 : 버퍼
40 : 시간 지연 요소 50 : 시간 지연 요소 제어 회로
60 : 모델링 회로 70 : 위상 검출 회로
80 : 업/다운 카운터 90 : 업/다운 카운터 제어회로
41∼43, 63, 64 : 트랜스미션 게이트
이와 같은 목적의 본 발명은 피드백 클럭 신호의 피드백 경로에 구비된 시간 지연 수단과; 상기 피드백 클럭 신호와 상기 구동 클럭 신호를 입력으로 받아 상기 피드백 클럭 신호의 위상과 상기 구동 클럭 신호의 위상차를 검출하여 검출된 위상차에 따라 상기 시간 지연 수단이 갖는 지연 요소의 크기를 제어하는 시간 지연 수단 제어 장치를 포함하여 이루어진다.
이와 같이 이루어진 본 발명의 일실시예를 제3도 내지 제9도를 참조하여 설명하면 다음과 같다.
제3도은 본 발명의 클럭 위상 보정 회로를 나타낸 블록도이다.
제3도에 나타낸 바와 같이 위상 보정 회로(20)에서 출력되는 클럭 신호는 두 개의 버퍼(B1)(B2)를 통하여 각각의 피드백 클럭 신호(CLKF)와 구동 클럭 신호(CLKD)로서 전달된다.
이와 같은 피드백 클럭 신호(CLKF)는 시간 지연 요소(40)와 시간 지연 요소 제어 회로(50)에 입력되며, 시간 지연 요소(40)를 통하여 지연 전달되는 피드백 클럭 신호(CLKF)는 위상 비교 회로(10)에 입력된다.
또 구동 클럭 신호(CLKD)는 데이타 출력단(도면에는 도시하지 않았음)과 시간 지연 요소 제어 회로(50)에 각각 입력된다.
시간 지연 요소 제어 회로(50)에서는 소정의 제어 신호를 시간 지연 요소(40)에 출력한다.
이와 같은 시간 지연 요소 제어 회로(50)의 구성을 제4도를 참조하여 설명하면 다음과 같다.
제4도는 본 발명의 클럭 위상 보정 회로의 시간 지연 요소 제어 회로(50)를 나타낸 블록도이다.
제4도에 나타낸 바와 같이 시간 지연 요소 제어 회로(50)는 모델링 회로(60)와, 위상 검출 회로(70), 업/다운 카운터(80) 및 업/다운 카운터 제어 회로(90)로 구성된다.
모델링 회로(60)는 실제의 데이타 출력단이 동일한 특성을 갖도록 구성되어 있어 구동 클럭 신호(CLKD)와 반전된 구동 클럭 신호(CLKD)를 입력으로 받아 실제 데이타 출력단에서 출력되는 데이타와 동일한 위상을 갖는 모델링 클럭 신호(M)를 출력한다.
위상 검출 회로(70)는 상술한 모델링 회로에서 출력되는 모델링 클럭 신호(M)와 피드백 클럭 신호(CLKF)를 입력으로 받아 모델링 클럭 신호(M)의 위상과 피드백 클럭 신호(CLKF)의 위상을 상호 비교한 다음, 상술한 두 클럭 신호의 위상차에 따른 소정의 제어 신호(C)를 출력한다.
업/다운 카운터(80)는 위상 검출 회로(70)에서 출력되는 제어 신호(C)를 입력으로 받아 동작하여 제어 신호(C)의 레벨에 따라 상향 계수 동작(up counting) 또는 하향 계수 동작(down counting)이 이루어진다.
본 실시예의 업/다운 카운터(80)에서는 3비트의 계수 동작에 따라 세개의 출력비트(Q0)(Q1)(Q2)와 그 반전된 출력 비트(/Q0)(/Q1)(/Q2)가 발생하여 이하 설명하게 될 업/다운 카운터 제어 회로(90)와 시간 지연 요소(40)에 각각 입력된다.
업/다운 카운터 제어 회로(90)는 상술한 업/다운 카운터(80)의 출력 비트(Q1)(Q1)(Q2)와 반전된 출력 비트(/Q0)(/Q1)(/Q2) 및 피드백 클럭 신호(CLKF)를 입력으로 받아 동작하여 소정의 펄스 신호(P)를 출력하고, 이와 같은 펄스 신호(P)를 통하여 업/다운 카운터(80)의 동작을 제어한다.
이와 같은 본 발명의 시간 지연 요소 제어 회로(50)를 구성하는 각각의 구성 요소들을 좀 더 상세히 설명하면 다음과 같다.
제5도는 본 발명의 클럭 위상 보정 회로의 모델링 회로(60)를 나타낸 논리 회로도이다.
제5도에 나타낸 바와 같이 두개의 입력단을 갖는 NAND 게이트(61)에는 하이 레벨 전원 전압(VDD)이 입력되어 그 출력은 항상 로우 레벨이 되며, 또 다른 NAND 게이트(62)에는 하이 레벨 전원 전압(VDD)과 로우 레벨의 접지 전압(GND)이 입력되어 그 출력이 항상 하이 레벨이 된다.
NAND 게이트(61)에서 출력되는 로우 레벨의 신호는 트랜스미션 게이트(63)를 통하여 버퍼(65)의 입력되고, 또 다른 NAND 게이트(62)에서 출력되는 하이 레벨의 신호는 트랜스미션 게이트(64)를 통하여 버퍼(65)에 입력되며, 버퍼(65)의 출력 신호는 모델링 회로(60)의 출력 신호인 모델링 클럭 신호(M)가 된다.
이와 같은 모델링 회로(60)의 트랜스미션 게이트(63)를 구성하는 엔모스 트랜지스터의 게이트에는 반전된 구동 클럭 신호(/CLKD)가 입력되고, 피모스 트랜지스터의 게이트에는 구동 클럭 신호(CLKD)가 입력되어 구동 클럭 신호(CLKD)가 이진 논리값 “0”일 때 턴 온된다.
모델링 회로(60)의 또 다른 트랜스미션 게이트(64)를 구성하는 엔모스 트랜지스터의 게이트에는 구동 클럭 신호(CLKD)가 입력되고, 피모스 트랜지스터의 게이트에는 반전된 구동 클럭 신호(/CLKD)가 입력되어 구동 클럭 신호(CLKD)가 이진 논리값 “1”일 때 턴 온된다.
즉, 실제 데이타 출력에 사용되는 구동 클럭 신호(CLKD)의 레벨에 따라 출력되는 데이타와 동일한 위상의 모델링 클럭 신호(M)가 출력되는 것이다.
제6도는 본 발명의 클럭 위상 보정 회로의 위상 검출 회로(70)를 나타낸 회로도이다.
제6도에 나타낸 바와 같이, 피드백 클럭 신호(CLKF)가 지연 회로(730)에 입력되고, 지연 회로(730)의 출력 신호는 트랜스미션 게이트(750)를 통하여 래치(740)에 입력된다.
래치(740)에서 출력되는 피드백 클럭 신호(CLKF)는 트랜스미션 게이트(760)를 통하여 래치(770)에 입력되고, 래치(770)의 출력 신호는 본 발명의 위상 검출 회로의 출력 신호(C)가 된다.
모델링 클럭 신호(M)는 두개의 지연 회로(710)(720)에 각각 입력되는데, 지연 회로(710)의 출력 신호는 트랜스미션 게이트(750)(760)의 제어 신호로 입력되고, 지연 회로(720)의 출력 신호 역시 트랜스미션 게이트(750)(760)의 또 다른 제어 신호로 입력된다.
상술한 지연 회로(710)는 두개의 인버터(711)(712)가 직렬 연결되어 이루어지고, 지연 회로(720)는 세개의 인버터(721)(722)(723)가 직렬 연결되어 이루어지며, 지연 회로(730)는 두개의 인버터(731)(732)가 직렬 연결되어 이루어진다.
또 상술한 각각의 지연 회로(710)(720)(730)는 모두 동일한 지연 시간을 갖는다.
이와 같이 이루어진 본 발명의 위상 검출 회로의 동작을 제4도를 참조하여 설명하면 다음과 같다.
모델링 클럭 신호(M)가 피드백 클럭 신호(CLKF)보다 위상이 뒤진 경우, 즉 모델링 클럭 신호(M)가 로우 레벨이고 피드백 클럭 신호(CLKF)가 하이 레벨인 상태에서, 지연 회로(710)의 출력 되는 입력되는 모델링 클럭 신호(M)와 같은 로우 레벨이고 지연 회로(720)의 출력 신호는 입력된 모델링 클럭 신호(M)의 위상이 반전된 하이 레벨의 신호이다.
따라서 트랜스미션 게이트(760)는 턴 온되지만 트랜스미션 게이트(750)는 턴 오프 상태를 유지하므로 피드백 클럭 신호(CLKF)의 출력은 이루어지지 않는다.
피드백 클럭 신호(CLKF)가 하이 레벨인 상태에서 모델링 클럭 신호(M)도 하이 레벨로 되면 트랜스미션 게이트(750)가 턴 온되어 하이 레벨의 피드백 클럭 신호(CLKF)가 트랜스미션 게이트(750)를 통과하여 래치(740)에 저장된다.
다음으로 모델링 클럭 신호(M)가 로우 레벨로 되어 지연 회로(730)의 출력 신호가 로우 레벨인 상태에서 모델링 클럭 신호(M)로 로우 레벨로 되면 트랜스미션 게이트(760)가 턴 온되어 래치(740)에 저장되어 있는 하이 레벨의 신호가 래치(770)로 출력된다.
이와 같은 동작은 피드백 클럭 신호(CLKF)가 모델링 클럭 신호(M)보다 위상이 앞선 경우에도 동일하게 이루어진다.
따라서 피드백 클럭 신호(CLKF)의 위상이 모델링 클럭 신호(M)보다 앞서거나 또는 뒤지는 경우에 관계없이 두 래치(740)(770)의 출력은 모델링 클럭 신호(M)의 위상에 따라 이루어진다.
즉, 모델링 클럭 신호(M)가 하이 레벨인 경우에는 트랜스미션 게이트(750)가 턴온되어 래치(740)에 피드백 클럭 신호(CLKF)가 저장되고, 모델링 클럭 신호(M)가 로우 레벨로 되면 트랜스미션 게이트(760)가 턴 온되어 래치(740)에 저장되어 있는 신호가 래치(770)로 출력되는 것이다.
결과적으로 소정의 지연 시간을 갖는 지연 회로를 통하여 신호의 입력을 일정 시간동안 지연시킨 다음 래치에 저장된 신호의 출력이 이루어지도록 하고, 또 이와 같은 피드백 클럭 신호(CLKF)의 입출력 타이밍이 모델링 클럭 신호(M)에 동기되어 이루어지도록 함으로써 피드백 클럭 신호(CLKF)의 위상이 모델링 클럭 신호(M)보다 위상이 뒤진 경우에는 로우 레벨의 출력 신호(C)가 발생하고, 피드백 클럭 신호(CLKF)의 위상이 모델링 클럭 신호(M)의 위상보다 앞선 경우에는 하이 레벨의 출력 신호(C)가 발생하는 것이다.
제7도는 본 발명의 클럭 위상 보정 회로의 업/다운 카운터(80)를 나타낸 회로도이다.
제7도에 나타낸 바와 가타이 NAND 게이트(81)의 두 입력단에는 위상 검출 회로(70)에서 출력되는 반전된 제어 신호(/C)와 이하 설명하게 될 업/다운 카운터 제어 회로(90)에서 출력되는 펄스 신호(P)가 입력된다.
또 다른 NAND 게이트(82)의 두 입력단에는 위상 검출 회로(70)에서 출력되는 제어 신호(C)가 입력되고, 또 업/다운 카운터 제어 회로(90)에서 출력되는 펄스 신호(P)가 입력된다.
이와 같은 두개의 NAND 게이트(81)(82)의 출력 신호는 OR 게이트(83)에 입력되며, OR 게이트(83)의 출력 신호는 티 플립플롭(T flip-flop)(FFO)의 클럭 입력단으로 입력된다.
NAND 게이트(84)의 두 입력단에는 위상 검출 회로(70)에서 출력되는 반전된 제어 신호(/C)와 티 플립플롭(FFO)의 출력 신호(Q0)가 입력된다.
NAND 게이트(85)의 두 입력단에는 위상 검출 회로(70)에서 출력되는 제어 신호(C)가 입력되고, 또 티 플립플롭(FFO)의 반전 출력 신호(/Q0)가 입력된다.
이와 같은 두 개의 NAND 게이트(84)(85)의 출력 신호는 OR 게이트(86)에 입력되며, OR 게이트(86)의 출력 신호는 티 플립플롭(FF1)의 클럭 입력단으로 입력된다.
또 NAND 게이트(87)의 두 입력단에는 위상 검출 회로(70)에서 출력되는 반전된 제어 신호(/C)와 티 플립플롭(FF1)의 출력 신호(Q1)가 입력된다.
NAND 게이트(88)의 두 입력단에는 위상 검출 회로(70)에서 출력되는 제어 신호(C)가 입력되고, 또 티 플립플롭(FF1)의 반전 출력 신호(/Q1)가 입력된다.
이와 같은 두 개의 NAND 게이트(87)(88)의 출력 신호는 OR 게이트(89)에 입력되며, OR 게이트(89)의 출력 신호는 티 플립플롭(FF2)의 클럽 입력단으로 입력된다.
이와 같이 이루어진 업/다운 카운터(80)는 일반적으로 사용되는 것으로서 위상 검출 회로(70)에서 출력되는 제어 신호(C)가 이진 논리값 1일 때에는 다운 카운터로 동작하고, 제어 신호(C)가 이진 논리갑 0일 때는 업 카운터로 동작한다.
제8도는 본 발명의 클럭 위상 보정 회로의 업/다운 카운터 제어 회로(90)를 나타낸 논리 회로도이다.
제8도에 나타낸 바와 같은 NAND 게이트(91)에는 업/다운 카운터(80)에서 발생한 출력 비트(Q0)(Q1)(Q2)가 입력되며, 또 다른 NAND 게이트(92)에는 업/다운 카운터(80)의 반전된 출력 비트(/Q0)(/Q1)(/Q2)입력된다.
이와 같은 두개의 NAND 게이트(91)(92)의 출력 신호는 AND 게이트(93)에 입력되며, AND 게이트(93)에서 출력되는 신호는 트랜스미션 게이트(94)를 구성하는 엔모스 트랜지스터의 게이트에 입력되고, 또 AND 게이트(93)에서 출력되는 신호가 인버터(95)에 의하여 반전되어 트랜스미션 게이트(94)를 구성하는 피모스 트랜지스터의 게이트에 입력된다.
상술한 트랜스미션 게이트(94)는 턴 온되는 경우에 피드백 클럭 신호(CLKF)를 업/다운 카운터(80)의 펄스 신호(P)로서 출력된다.
이와 같은 업/다운 카운터 제어 회로(90)의 동작은 업/다운 카운터(80)의 출력 비트(Q0)(Q1)(Q2)가 모두 논리값 1이거나 또는 모두 논리값 0일 때에는 두 개의 NAND 게이트(91)(92)의 출력 신호 가운데 적어도 하나의 출력 신호가 논리값 0으로 되어 AND 게이트(93)의 출력 신호 또한 논리값“ 0”으로 된다.
AND 게이트(93)에서 출력되는 논리값 “0”의 신호는 트랜스미션 게이트(94)를 턴온프시켜서 펄스 신호(P)가 출력되지 않도록 한다.
그러나 업/다운 카운터(80)의 출력 비트(Q0)(Q1)(Q2) 가운데 논리값 “0”과 논리 값 “1”의 출력 비트가 적어도 하나씩 존재하는 경우에는 두 개의 NAND 게이트(91)(92)의 출력 신호는 모두 논리값 “1”로 되어 AND 게이트(93)의 출력 신호 또한 논리값 1로 되고, 따라서 트랜스미션 게이트(94)는 턴 온되므로 펄스 신호(P)가 출력되는 것이다.
제9도는 본 발명의 클럭 위상 보정 회로의 시간 지연 요소(40)를 나타낸 도면이다.
제9도에 나타낸 바와 같이, 피드백 클럭 신호(CLKF)의 전달 경로에 모두 세 개의 트랜스미션 게이트(41)(42)(43)가 직렬로 연결된다.
이와 같은 트랜스미션 게이트(41)(42)(43)를 구성하는 각각의 피모스 트랜지스터의 게이트에는 업/다운 카운터(80)의 반전된 출력 비트(/Q0)(/Q1)(/Q2)가 각각 입력된다.
또 트랜스미션 게이트(41)(42)(43)를 구성하는 각각의 엔모스 트랜지스터의 게이트에는 업/다운 카운터(80)의 출력 비트(Q0)(Q1)(Q2)가 각각 입력된다.
따라서 각각의 트랜스미션 게이트(41)(42)(43)가 업/다운 카운터(80)에서 발생하는 출력 비트(Q0)(Q1)(Q2)가 갖는 논리값에 따라 턴 온 또는 턴 온프되어 피드백 클럭 신호(CLKF)의 전달 시간 지연 요소로서 동작하는 것이다.
이와 같이 구성된 본 발명의 동작과 작용을 설명하면 다음과 같다.
먼저 구동 클럭 신호(CLKD) 및 구동 클럭 신호(CLKD)의 반전된 클럭 신호(/CLKD)가 입력되는 모델링 회로(60)에서 모델링 클럭 신호(M)가 출력되어 위상 검출 회로(70)에 입력된다.
다음으로 위상 검출 회로(70)에서는 입력된 모델링 클럭 신호(M)의 위상과 피드백 클럭 신호(CLKF)의 위상을 비교하여 피드백 클럭 신호(CLKF)의 위상이 모델링 클럭 신호(M)의 위상보다 뒤진 경우에는 논리값 0의 제어 신호(C)를 출력하며, 피드백 클럭 신호(CLKF)의 위상이 모델링 클럭 신호(M)의 위상보다 앞선 경우에는 논리값 “1”의 신호를 출력한다.
이때 피드백 클럭 신호(CLKF)의 위상이 모델링 클럭 신호(M)의 위상보다 앞서는 경우에는 위상 검출 회로(70)에서 논리값 “1”의 제어 신호(C)가 출력되어 업/다운 카운터(80)에 입력된다.
따라서 업/다운 카운터(80)에서는 출력 신호의 크기가 감소하는 다운 카운팅 동작이 이루어져서 피드백 클럭 신호(CLKF)의 경로에 구비된 시간 지연 요소인 각각의 트랜스미션 게이트(41)(42)(43)를 순차적으로 턴 오프 시킨다.
따라서 각각의 트랜스미션 게이트(41)(42)(43)가 턴 오프됨에 따라 피드백 클럭 신호(CLKF)의 경로가 갖는 시간 지연 요소의 크기가 증가하는 것이다.
이때 업/다운 카운터(80)의 출력 비트(Q0)(Q1)(Q2)의 논리값이 모두 0으로 되면 업/다운 카운터 제어 회로(90)에서는 펄스 신호(P)의 출력이 발생하지 않아 업/다운 카운터(80)의 카운트 동작이 중지된다.
이와는 달리 피드백 클럭 신호(CLKF)의 위상이 모델링 클럭 신호(M)의 위상보다 뒤진 경우에는 위상 검출 회로(70)에서 논리값 0의 제어 신호(C)가 출력되어 업/다운 카운터(80)에서는 업 카운터 동작이 이루어져서 피드백 클럭 신호(CLKF)의 경로에 구비된 트랜스미션 게이트(41)(42)(43)를 순차적으로 턴 온시킨다.
따라서 각각의 트랜스미션 게이트(41)(42)(43)각 턴 온됨에 따라 피드백 클럭 신호(CLKF)의 경로가 갖는 시간 지연 요소의 크기가 감소하는 것이다.
이때 업/다운 카운터(80)의 출력 비트(Q0)(Q1)(Q2)의 논리갑이 모두 “1”로 되면 업/다운 카운터 제어 회로(90)에서는 펄스 신호(P)의 출력이 발생하지 않아 업/다운 카운터(80)의 카운트 동작이 중지된다.
즉, 본 발명의 클럭 위상 보정 회로에서는 실제의 데이타 출력에 사용되는 클럭 신호를 모델링하여 위상의 비교 기준이 되는 피드백 클럭 신호와 비교한 다음, 비교 결과에 따라 피드백 클럭 신호의 피드백 경로가 갖는 시간 지연 요소의 크기를 적절히 제어함으로써 회로가 동작할 때의 위상차를 보정하는 작용을 하는 것이다.
따라서 본 발명은 위상 비교 회로에 피드백 되는 클럭 신호에 피드백 경로가 갖는 시간 지연 요소를 조절하여 피드백 되는 클럭 신호의 위상과 실제 데이타 출력에 사용되는 클럭 신호의 위상차를 감소시키는 효과가 있다.

Claims (15)

  1. 내부 클럭 신호와 기준 클럭 신호를 입력으로 받아 입력된 상기 내부 클럭 신호와 기준 클럭 신호의 위상차를 비교하기 위한 비교 회로와, 상기 위상 비교 회로에서 검출된 위상차를 보정하여 목적하는 소정의 위상의 클럭 신호를 출력하기 위한 보정 회로를 포함하고, 상기 보정 회로에서 출력되는 클럭 신호가 데이타 출력 구동 클럭 신호로서 데이타 출력단에 입력되고, 또 상기 클럭 신호가 피드백 클럭 신호로서 상기 비교 회로의 기준 클럭 신호 입력단에 피드백(feedback)되어 입력되는 클럭 위상 보정 회로에 있어서, 상기 피드백 클럭 신호의 피드백 경로에 구비된 시간 지연 수단과; 상기 피드백 클럭 신호와 상기 구동 클럭 신호를 입력으로 받아 상기 피드백 클럭 신호의 위상과 상기 구동 클럭 신호의 위상차를 검출하여 검출된 위상차를 따라 상기 시간 지연 수단이 갖는 지연 요소의 크기를 제어하는 시간 지연 수단 제어 장치를 부가하고, 상기 시간 지연 수단이 상기 시간 지연 수단 제어 장치의 제어에 따라 온·오프 동작되어 상기 피드백 클럭 신호의 지연되는 시간을 제어하는 트랜스미션 게이트인 것이 특징인 보정 클럭 위상 보정 회로.
  2. 제1항에 있어서, 상기 시간 지연 요소 제어 회로는, 상기 구동 클럭 신호를 입력으로 받아 동작하여 상기 데이타 출력단의 데이터 출력 동작과 동일한 동작이 이루어져서 상기 데이터 출력단에서 출력되는 데이터와 동일한 위상의 모델링 클럭 신호를 출력하는 모델링 회로와; 상기 모델링 클럭 신호와 상기 피드백 클럭 신호를 입력으로 받아 상기 모델링 클럭 신호의 위상과 상기 피드백 클럭 신호의 위상차를 검출하고, 검출된 위상차에 따라 소정의 제어 신호를 출력하는 위상 검출 회로와; 상기 제어 신호를 입력으로 받아 동작하여 상기 제어 신호에 따라 상향 계수 동작 또는 하향 계수 동작이 이루어져서 소정의 출력 비트를 발생시키는 업/다운 계수기와; 상기 출력 비트와 상기 피드백 클럭 신호를 입력으로 받아 동작하여 상기 출력 비트의 각각의 비트가 서로 다른 이진 논리값을 갖는 경우에는 소정의 펄스 신호를 출력하여 상기 업/다운 카운터를 구동하는 동기 신호로서 입력되도록 하고, 상기 출력 비트의 각각의 비트가 모두 동일한 이진 논리값을 갖게되면 상기 펄스 신호의 출력을 중지하도록 하여 상기 업/디운 카운터가 동작하지 않도록 하는 업/다운 카운터 제어 회로를 포함하여 이루어지는 것이 특징인 클럭 위상 보정 회로.
  3. 제2항에 있어서, 상기 모델링 회로는, 두 개의 입력단에 모두 하이 레벨의 신호가 입력되어 그 출력이 항상 로우 레벨로 되는 제1낸드 게이트와; 적어도 하나의 로우 레벨 신호가 입력되어 그 출력이 항상 하이 레벨로 되는 제2낸드 게이트와; 상기 구동 클럭 신호의 제어에 따라 온·오프 동작하여 상기 제1낸드 게이트의 출력 신호를 전달하는 제1트랜스미션 게이트와; 상기 구동 클럭 신호의 제어에 따라 온·오프 동작하여 상기 제2낸드 게이트의 출력 신호를 전달하는 제2트랜스미션 게이트와; 상기 제1트랜스미션 게이트를 통하여 전달된 신호와 상기 제2트랜스미션 게이트를 통하여 전달된 또 다른 신호를 입력으로 받아 출력하는 버퍼를 포함하여 이루어지는 것이 특징인 클럭 위상 보정 회로.
  4. 제2항에 있어서, 상기 위상 검출 회로는, 상기 모델링 클럭 신호를 입력으로 받아 소정 시간 동안 지연시킨 다음 출력하는 제1지연 수단과; 상기 모델링 클럭 신호를 입력으로 받아 소정 시간 동안 지연시킨 다음 입력된 모델링 클럭 신호를 반전시켜 출력하는 제2지연 수단과; 상기 피드백 클럭 신호를 입력으로 받아 소성 시간 동안 지연시킨 다음 출력하는 제3지연 수단과; 상기 제1지연 수단 또는 상기 제2지연 수단에서 출력되는 신호에 따라 온·오프 동작하여 상기 제3지연 수단에서 출력되는 상기 피드백 클럭 신호의 전달을 제어하는 제1전송 수단과; 상기 제1전송 수단을 통해 전송된 피드백 클럭 신호가 입력되어 저장되어, 또 저장된 신호가 출력되는 신호 저장 수단과; 상기 제1지연 수단 또는 상기 제2지연 수단에서 출력되는 신호에 따라 온·오프 동작하여 상기 신호 저장 수단에서 출력되는 피드백 클럭 신호의 전달을 제어하는 제2전송 수단과; 상기 제2전송 수단을 통하여 전송된 피드백 클럭 신호가 입력되고 저장되고, 또 저장된 신호의 출력이 이루어지는 제2저장 수단을 포함하는 것이 특징인 클럭 위상 검출 회로.
  5. 제4항에 있어서, 상기 제1지연 수단 또는 제3지연 수단이 소정의 지연 시간을 갖는 짝수개의 인버터가 직렬 연결되어 이루어지는 것이 특징인 클럭 위상 검출 회로.
  6. 제4항에 있어서, 상기 제2지연 수단이 소정의 지연 시간을 갖는 홀수개의 인버터가 직렬 연결되어 이루어지는 것이 특징인 클럭 위상 검출 회로.
  7. 제4항에 있어서, 상기 제1전송 수단은, 제1엔모스 트랜지스터와 제1피모스 트랜지스터의 각각의 드레인과, 소스가 상호 연결되어, 상기 제1엔모스 트랜지스터의 게이트에는 상기 제1지연 수단에서 출력되는 신호가 입력되고, 상기 제1피모스 트랜지스터의 게이트에는 상기 제2지연 수단에서 출력되는 신호가 입력되는 것이 특징인 클럭 위상 검출 회로.
  8. 제4항에 있어서, 상기 신호 저장 수단은, 상기 제1전송 수단을 통하여 전송된 신호가 입력되는 제1인버터와; 상기 제1인버터의 출력 신호를 입력으로 받아 이를 반전 시켜서 상기 제1인버터의 입력단으로 출력하는 제2인버터를 포함하는 것이 특징인 클럭 위상 검출 회로.
  9. 제4항에 있어서, 상기 제2전송 수단은, 제2엔모스 트랜지스터와 제2피모스 트랜지스터의 각각의 드레인과 소스가 상호 연결되어, 상기 제2엔모스 트랜지스터의 게이트에는 상기 제2지연 수단에서 출력되는 신호가 입력되고, 상기 제2피모스 트랜지스터의 게이트에는 상기 제1지연 수단에서 출력되는 신호가 입력되는 것이 특징인 클럭 위상 검출 회로.
  10. 제4항에 있어서, 상기 제2저장 수단의 출력 신호가 상기 제어 신호인 것이 특징인 클럭 위상 검출 회로.
  11. 제4항에 있어서, 상기 제1지연 수단 또는 상기 제3지연 수단이 소정의 지연 시간을 갖는 짝수개의 인버터가 직렬 연결되어 이루어지는 것이 특징인 클럭 위상 검출 회로.
  12. 제4항에 있어서, 상기 제3지연 수단의 소정의 지연 시간을 갖는 홀수개의 인버터가 직렬 연결되어 이루어지는 것이 특징인 클럭 위상 검출 회로.
  13. 제4항에 있어서, 상기 제1전송 수단은, 제1엔모스 트랜지스터와 제1피모스 트랜지스터의 각각의 드레인과 소스가 상호 연결되어, 상기 제1엔모스 트랜지스터의 게이트에는 상기 제1지연 제단에서 출력되는 신호가 입력되고, 상기 제1피모스 트랜지스터의 게이트에는 상기 제2지연 수단에서 출력되는 신호가 입력되는 것이 특징인 클럭 위상 검출 회로.
  14. 제4항에 있어서, 상기 제2 전송 수단은, 제2 엔모스 트랜지스터와 제2피모스 트랜지스터의 각각의 드레닝과 소스가 상호 연결되어, 상기 제2엔모스 트랜지스터의 게이트에는 상기 제2지연 수단에서 출력되는 신호가 입력되고, 상기 제2피모스 트랜지스터의 게이트에는 상기 제1지연 수단에서 출력되는 신호가 입력되는 것이 특징인 클럭 위상 검출 회로.
  15. 제2항에 있어서, 상기 업/다운 계수기 제어 회로는, 상기 업/다운 계수기의 상기 출력 비트가 입력되는 제1낸드 게이트와; 상기 업/다운 계수기의 상기 출력 비트가 반전되어 입력되는 제2낸드 게이트와; 상기 제1낸드 게이트와 상기 제2낸드 게이트에서 출력되는 신호가 입력되는 앤드 게이트와; 상기 앤드 게이트의 출력 신호를 입력으로 받아 이를 반전시켜 출력하는 인버터와; 상기 앤드 게이트의 출력 신호와, 상기 앤드 게이트의 출력 신호가 상기 인버터에 의하여 반전된 신호에 따라 온·오프 동작하고, 상기 피드백 클럭 신호를 입력으로 받아 상기 펄스 신호로서 출력하는 트랜스미션 게이트를 포함하여 이루어지는 것이 특징인 클럭 위상 보정 회로.
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