KR100564595B1

KR100564595B1 - 위상 보간 스텝의 크기를 선택적으로 변경시키는 ｄｌｌ

Info

Publication number: KR100564595B1
Application number: KR1020030090943A
Authority: KR
Inventors: 정병훈; 김규현
Original assignee: 삼성전자주식회사
Priority date: 2003-12-13
Filing date: 2003-12-13
Publication date: 2006-03-28
Also published as: KR20050058918A

Abstract

위상 보간 스텝의 크기를 선택적으로 변경시키는 DLL이 개시된다. 본 발명에 의한 DLL은 위상 검출기, 제어부, 제1 카운터, 제1 락킹부, 제2 락킹부, 및 보상 지연회로를 구비하는 것을 특징으로 한다. 위상 검출기는 외부 클럭 신호와 기준 클럭 신호의 위상차를 검출하고, 그 검출 신호를 출력한다. 제어부는 검출신호에 응답하여 제1 및 제2 선택 신호들을 출력하고, 검출신호로부터 코스 락킹 동작의 종료 시점을 판단하고, 그 판단 결과에 따라 코스 락킹 종료 신호와 업 다운 신호들을 출력한다. 제1 카운터는 외부 클럭 신호의 사이클 수를 카운팅하고, 그 카운팅 결과에 따라 클럭 정보 신호를 출력한다. 제1 락킹부는 외부 클럭 신호를 제1 설정 시간 단위로 연속적으로 지연시키고, 제1 및 제2 선택 신호들에 응답하여 기수 클럭 신호와 우수 클럭 신호를 출력함으로써 코스 락킹 동작을 수행한다. 제2 락킹부는 기수 클럭 신호와 우수 클럭 신호를 수신하고, 코스 락킹 종료 신호와 업 다운 신호들에 응답하여 제1 화인 락킹 동작을 수행하고, 클럭 정보 신호와 업 다운 신호들에 응답하여 제2 화인 락킹 동작을 수행하여 내부 클럭 신호를 출력한다. 보상 지연회로는 내부 클럭 신호를 제2 설정 시간 동안 지연시켜 기준 클럭 신호를 출력한다. 본 발명에 따른 DLL은 내부 클럭 신호의 지터 성분을 감소시키고 고속으로 락킹 동작을 수행할 수 있는 장점이 있다.

Description

위상 보간 스텝의 크기를 선택적으로 변경시키는 ＤＬＬ{Delay locked loop for varying size of phase interpolation step selectively}

도 1은 종래 기술에 따른 DLL(delay locked loop)을 나타내는 블록도이다.

도 2는 도 1에 도시된 위상 보간기의 동작과 관련된 신호들의 타이밍도이다.

도 3은 본 발명에 따른 DLL을 나타내는 블록도이다.

도 4는 도 3에 도시된 제1 카운터를 상세히 나타내는 도면이다.

도 5는 도 3에 도시된 위상 보간기의 상세한 회로도이다.

도 6은 도 3에 도시된 DLL의 동작과 관련된 신호들의 타이밍도이다.

본 발명은 디엘엘(Delay Locked Loop, 이하 DLL이라 함.)에 관한 것으로서, 특히, DLL을 이용한 내부 클럭 신호의 발생에 관한 것이다.

일반적으로, 메모리 소자와 메모리 컨트롤러간의 데이터 전송과 같이 클럭 신호에 동기하여 데이터를 전송하는 I/O 인터페이스 방식에서는 버스의 부하가 커지고 전송 속도가 빨라짐에 따라 데이터가 클럭 신호에 정확한 시간적 동기를 이루는 것이 매우 중요하다. 즉, 데이터가 클럭 신호의 에지 혹은 센터에 정확히 위치 되도록 하기 위해, 데이터를 전송하는 각 구성요소에 제공되는 클럭 신호는 데이터가 버스에 실리는데 걸리는 시간으로 역보상되어야 한다. 따라서 반도체 메모리 장치에서는 일반적으로 외부 클럭 신호에 동기하여 내부 클럭 신호를 발생하는 내부클럭 발생회로가 사용된다. 이러한 내부 클럭 발생 회로의 일례로서 DLL이 있다.

도 1 및 도 2를 참고하여, 종래 기술에 따른 DLL을 좀 더 상세히 설명한다. 도 1은 종래 기술에 따른 DLL을 나타내는 블록도이고, 도 2는 도 1에 도시된 위상 보간기의 동작과 관련된 신호들의 타이밍도이다. 도 1을 참고하면, DLL(1)은 지연회로(10), 위상 검출기(20), 제어부(30), 제1 락킹(locking)부(40), 제2 락킹부(50), 및 보상 지연회로(60)를 포함한다. 또, 상기 제2 락킹부(50)는 카운터(51)와 위상 보간기(phase interpolator)(52)를 포함한다.

상기와 같이 구성된 종래 기술에 따른 DLL(1)에서 상기 제1 락킹부(40)는 코스 루프(coarse loop)로서 사용되고, 상기 제2 락킹부(50)는 화인 루프(fine loop)로서 사용된다. 따라서 상기 제1 락킹부(40)는 코스 락킹(coarse locking) 동작을 수행하고, 상기 제2 락킹부(50)는 화인 락킹(fine locking) 동작을 수행한다.

상기 코스 락킹 동작은 상기 제1 락킹부(40)에 구비된 복수의 지연 셀들(미도시)에 의해 수행된다. 상기 복수의 지연 셀들은 직렬 연결되고 상기 복수의 지연 셀들 중 입력측에 배치된 지연 셀이 외부 클럭 신호(CLK_EX)를 수신한다. 상기 복수의 지연 셀들은 상기 외부 클럭 신호(CLK_EX)를 설정된 시간 동안 각각 지연시켜, 지연된 클럭 신호들을 출력한다. 상기 제1 락킹부(40)는 상기 복수의 지연 셀들 중 인접한 두 개의 지연 셀들로부터 출력되는 지연된 클럭 신호들을 선택하여 출력한다.

또, 상기 화인 락킹 동작은 상기 제2 락킹부(50)의 위상 보간기(52)가 상기 카운터(51)로부터 수신되는 제어 코드 신호(CTL_CD)에 응답하여, 상기 제1 락킹부(40)로부터 수신되는 두 개의 클럭 신호들의 위상을 합성함으로써 수행된다. 여기에서, 상기 위상 보간기(52)는 상기 제어 코드 신호(CTL_CD)에 응답하여 두 개의 클럭 신호들의 위상들 사이에서 설정된 보간 스텝(interpolation step)으로 위상차를 가지는 복수의 보간 클럭 신호들 중 하나를 내부 클럭 신호(CLK_IN)로서 출력한다. 상기 위상 보간기(52)는 상기 보상 지연회로(160)로부터 출력되는 기준 클럭 신호(CLK_RE)의 위상이 상기 외부 클럭 신호(CLK_EX)의 위상과 일치할 때까지 상기 동작을 반복적으로 수행한다.

상기 설정된 보간 스텝의 크기는 상기 보간 스텝의 수, 즉, 상기 두 개의 지연된 클럭 신호들의 위상들 사이에 포함되는 보간 클럭 신호들의 수에 따라 결정된다. 따라서 상기 위상 보간기(52)의 보간 스텝의 수가 증가할 수록 상기 보간 클럭 신호들의 위상차의 크기(즉, 상기 설정된 보간 스텝의 크기)가 감소하고, 보간 스텝의 수가 감소할 수록 상기 보간 클럭 신호들의 위상차의 크기가 증가한다.

도 2를 참고하면, 상기 위상 보간기(52)의 보간 스텝의 수가 32인 경우가 일례로서 도시되어 있다. 상기 제1 락킹부(40)에 의해 코스 락킹 동작이 종료될 때, 상기 제어부(30)는 코스 락킹 종료 신호(CL_END)를 인에이블시킨다. 상기 코스 락킹 종료 신호(CL_END)가 인에이블되면, 상기 위상 보간기(52)가 상기 제1 락킹부(40)로부터 수신되는 두 개의 지연된 클럭 신호들, 즉, 기수 클럭 신호(ODCK)와 우수 클럭 신호(EVCK)의 위상을 합성한다. 도 2에서는 상기 기수 클럭 신호(ODCK)의 위상이 상기 우수 클럭 신호(EVCK)의 위상 보다 앞서는 경우가 도시된다. 상기 위상 보간기(52)는 상기 기수 클럭 신호(ODCK)와 상기 우수 클럭 신호(EVCK)의 위상들 사이에서 설정된 32개의 보간 스텝으로 위상차를 가지는 복수의 보간 클럭 신호들(CLK_IP) 중 하나를 내부 클럭 신호(CLK_IN)로서 출력한다.

한편, 최근 반도체 메모리 장치의 동작 속도가 고속화됨에 따라 고속으로 락킹 동작을 수행할 수 있는 DLL이 요구되고 있다. 특히, DDR SDRAM과 같은 반도체 메모리 장치에서 사용되는 DLL은 리셋 된 후 200 클럭 사이클 이내에 락킹 동작을 완료해야 한다. 그 이유는 DLL의 락킹 동작 시간이 증가하게 되면, 반도체 메모리 장치가 규정된 스펙(spec)을 만족시킬 수 없기 때문이다.

또, 데이터와 클럭 신호가 정확한 시간적 동기를 이루기 위해서는 내부 클럭 신호에 포함되는 지터(jitter) 성분이 최소로 되는 것이 바람직하다. 따라서 고속의 동작 속도를 갖는 반도체 메모리 장치는 보다 적은 지터 성분을 포함하는 내부 클럭 신호를 발생할 수 있는 DLL을 필요로 한다.

내부 클럭 신호의 지터 성분을 줄이기 위해서는, DLL에 포함되는 지연 셀들의 수가 증가되고 위상 보간기의 지연 스텝의 수가 증가되어야 하지만, 이러한 구성은 DLL의 락킹 동작 시간이 증가되는 단점이 있다.

또, 위상 보간기가 클럭 신호를 한 번 지연시킨 후, 차기의 지연 동작을 수행하기까지 DLL은 소정의 업데이트 시간을 필요로한다. 따라서 위상 보간기의 지연 스텝의 수가 증가할 수록 더 많은 업데이트 시간이 요구된다. 따라서 종래의 DLL이 고속으로 락킹 동작을 수행하면서 내부 클럭 신호에 포함되는 지터 성분을 감소시키는데는 한계가 있었다.

본 발명이 이루고자하는 기술적 과제는, 내부 클럭 신호의 지터 성분을 감소시키고 고속으로 락킹 동작을 수행할 수 있는 DLL을 제공하는데 있다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 DLL은, 외부 클럭 신호에 동기하여 내부 클럭 신호를 발생하는 DLL에 있어서, 위상 검출기, 제어부, 제1 카운터, 제1 락킹부, 제2 락킹부, 및 보상 지연회로를 구비하는 것을 특징으로 한다. 위상 검출기는 외부 클럭 신호와 기준 클럭 신호의 위상차를 검출하고, 그 검출 신호를 출력한다. 제어부는 검출신호에 응답하여 제1 및 제2 선택 신호들을 출력하고, 검출신호로부터 코스 락킹 동작의 종료 시점을 판단하고, 그 판단 결과에 따라 코스 락킹 종료 신호와 업 다운 신호들을 출력한다. 제1 카운터는 외부 클럭 신호의 사이클 수를 카운팅하고, 그 카운팅 결과에 따라 클럭 정보 신호를 출력한다. 제1 락킹부는 외부 클럭 신호를 제1 설정 시간 단위로 연속적으로 지연시키고, 제1 및 제2 선택 신호들에 응답하여 기수 클럭 신호와 우수 클럭 신호를 출력함으로써 코스 락킹 동작을 수행한다. 제2 락킹부는 기수 클럭 신호와 우수 클럭 신호를 수신하고, 코스 락킹 종료 신호와 업 다운 신호들에 응답하여 제1 화인 락킹 동작을 수행하고, 클럭 정보 신호와 업 다운 신호들에 응답하여 제2 화인 락킹 동작을 수행하여 내부 클럭 신호를 출력한다. 보상 지연회로는 내부 클럭 신호를 제2 설정 시간 동안 지연시켜 기준 클럭 신호를 출력한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3은 본 발명에 따른 DLL을 나타내는 블록도이다. 도 3을 참고하면, DLL(100)은 지연회로(110), 위상 검출기(120), 제어부(130), 제1 락킹부(140), 제2 락킹부(150), 보상 지연회로(160), 및 제1 카운터(170)를 포함한다. 또, 상기 제1 락킹부(140)는 복수의 제1 지연 셀들(OCL1∼OCLM)(M은 2이상의 자연수), 복수의 제2 지연 셀들(ECL1∼ECLM), 제1 선택부(141), 및 제2 선택부(142)를 포함하고, 상기 제2 락킹부(150)는 제2 카운터(151)와 위상 보간기(152)를 포함한다.

상기 지연회로(110)는 외부 클럭 신호(EXCLK)를 수신하여 제1 설정 시간 동안 지연시키고, 그 지연된 외부 클럭 신호(EXCLK1)를 출력한다. 상기 위상 검출기(120)는 상기 외부 클럭 신호(EXCLK)와 기준 클럭 신호(RECLK)를 비교하여 그 위상차를 검출하고 검출 신호(DET)를 출력한다.

상기 제어부(130)는 상기 검출 신호(DET)에 응답하여 제1 선택 신호(SEL1)와 제2 선택 신호(SEL2)를 발생한다. 또, 상기 제어부(130)는 상기 검출 신호(DET)로부터 상기 제1 락킹부(140)에 의한 코스 락킹 종료 시점을 판단하고, 그 판단 결과 로서 코스 락킹 종료 신호(CL_END)를 인에이블시키고 업 신호(UP) 및 다운 신호(DOWN)를 발생한다. 또, 상기 제어부(130)는 외부의 소스로부터 수신되는 락킹 제어신호(CK_EN)에 응답하여, 화인 락킹 종료 시점을 인식한다.

상기 복수의 제1 지연 셀들(OCL1∼OCLM) 사이에는 복수의 제2 지연 셀들(ECL1∼ECLM)이 각각 연결된다. 상기 제1 지연 셀(OCL1)은 상기 지연된 외부 클럭 신호(EXCLK1)를 제2 설정 시간 동안 지연시켜 제1 지연 클럭 신호(OCK1)를 출력한다. 상기 제2 지연 셀(ECL1)은 상기 제1 지연 셀(OCL1)로부터 수신되는 상기 제1 지연 클럭 신호(OCK1)를 상기 제2 설정 시간 동안 지연시켜 제2 지연 클럭 신호(ECK1)를 출력한다. 상기 제1 지연 셀들(OCL2∼OCLM)은 상기 제1 지연 셀(OCL1)과 유사하게 동작하여 제1 지연 클럭 신호들(OCK2∼OCKM)을 각각 출력하고, 상기 제2 지연 셀들(ECL2∼ECLM)은 상기 제2 지연 셀(ECL1)과 유사하게 동작하여 제2 지연 클럭 신호들(ECK2∼ECKM)을 각각 출력한다.

상기 제1 선택부(141)는 상기 제1 선택 신호(SEL1)에 응답하여 상기 제1 지연 클럭 신호들(OCK1∼OCKM) 중 하나를 선택하여 기수 클럭 신호(ODCK)로서 출력하고, 상기 제2 선택부(142)는 상기 제2 선택 신호(SEL2)에 응답하여 상기 제2 지연 클럭 신호들(ECK1∼ECKM) 중 하나를 선택하여 우수 클럭 신호(EVCK)로서 출력한다.

상기 제1 카운터(170)는 상기 지연된 외부 클럭 신호(EXCLK1)의 사이클 수를 카운팅하여 누적시키고, 그 누적된 카운팅 값이 설정된 값에 도달하면 클럭 정보 신호(CKIF)를 인에이블시킨다. 예를 들어, 상기 제1 카운터(170)는 상기 누적된 카운팅 값이 128로 될 때 상기 클럭 정보 신호(CKIF)를 인에이블시킨다. 여기에서, 상기 코스 락킹 종료 신호(CL_END)가 인에이블되는 시점은 상기 클럭 정보 신호(CKIF)가 인에이블되는 시점 보다 시간적으로 앞선다.

상기 제2 카운터(151)는 초기 상태에서 초기 제어 코드 신호(ICCODE)를 발생하고, 상기 코스 락킹 종료 신호(CL_END)가 인에이블될 때, 상기 업 신호(UP)와 상기 다운 신호(DOWN)에 응답하여 제1 제어 코드 신호(CCODE1)를 발생한다. 또, 상기 제2 카운터(151)는 상기 클럭 정보 신호(CKIF)가 인에이블될 때, 상기 업 신호(UP)와 상기 다운 신호(DOWN)에 응답하여 상기 제2 제어 코드 신호(CCODE2)를 발생한다. 여기에서, 상기 초기 제어 코드 신호(ICCODE), 상기 제1 제어 코드 신호(CCODE1), 및 상기 제2 제어 코드 신호(CCODE2)는 각각 복수의 비트들을 포함하는 2진 코드 신호들이다. 바람직하게, 상기 초기 제어 코드 신호(ICCODE)와 상기 제2 제어 코드 신호(CCODE2)의 비트 수는 동일하고, 상기 제1 제어 코드 신호(CCODE1)의 비트 수는 상기 제2 제어 코드 신호(CCODE2)의 비트 수 보다 작다.

또, 상기 초기 제어 코드 신호(ICCODE)는 설정된 비트 값을 가지며, 상기 제1 제어 코드 신호(CCODE1)와 상기 제2 제어 코드 신호(CCODE2)의 비트 값은 상기 업 신호(UP)와 상기 다운 신호(DOWN)에 따라 변화된다. 상기 제2 제어 코드 신호(CCODE2)는 상기 제1 제어 코드 신호(CCODE1)의 비트들을 상위 비트들로서 포함한다. 상기 제2 카운터(151)는 도 4를 참고하여 좀 더 상세히 후술된다.

상기 위상 보간기(152)는 상기 초기 제어 코드 신호(ICCODE) 또는 상기 제1 제어 코드 신호(CCODE1) 또는 상기 제2 제어 코드 신호(CCODE2)에 응답하여 상기 기수 클럭 신호(ODCK)와 상기 우수 클럭 신호(EVCK)의 위상을 합성하여 내부 클럭 신호(INCLK)를 출력한다.

상기 보상 지연회로(160)는 상기 내부 클럭 신호(INCLK)를 제3 설정 시간 동안 지연시켜 상기 기준 클럭 신호(RECLK)를 출력한다. 여기에서, 상기 제3 설정 시간은 반도체 메모리 장치의 데이터 출력 회로(미도시)에 의해 데이터가 상기 반도체 메모리 장치의 외부로 출력되는데 걸리는 시간과 동일하게 설정된다.

도 4는 도 3에 도시된 본 발명에 따른 제2 카운터를 상세히 나타내는 도면이다. 도 4를 참고하면, 제2 카운터(151)는 논리 회로(210)와 제어 코드 신호 발생부(220)를 포함한다. 상기 논리 회로(210)는 업 신호(UP), 다운 신호(DOWN), 및 클럭 정보 신호(CKIF)에 응답하여 제1 내부 신호(INS1)와 논리 신호(LGS)를 출력한다. 상기 논리 회로(210)는 OR 게이트들(211, 215), 인버터(212), 및 AND 게이트들(213, 214)을 포함한다. 상기 OR 게이트(211)는 상기 업 신호(UP)와 상기 다운 신호(DOWN)에 응답하여 상기 제1 내부 신호(INS1)를 출력한다.

상기 인버터(212)는 상기 클럭 정보 신호(CKIF)를 반전시켜 반전된 클럭 정보 신호(CKIFB)를 출력한다. 상기 AND 게이트(213)는 상기 제1 내부 신호(INS1)와 상기 반전된 클럭 정보 신호(CKIFB)에 응답하여 제2 내부 신호(INS2)를 출력한다. 상기 AND 게이트(214)는 상기 클럭 정보 신호(CKIF)와 비트(C2) 값에 응답하여 상기 논리 신호(LGS)를 출력한다.

상기 제어 코드 신호 발생부(220)는 코스 락킹 종료 신호(CL_END)가 디세이블 상태일 때 상기 초기 제어 코드 신호(ICCODE)를 발생하고, 상기 코스 락킹 종료 신호(CL_END)가 인에이블될 때 상기 논리 신호(LGS)에 응답하여 제1 제어 코드 신 호(CCODE1)를 발생하고, 클럭 정보 신호(CKIF)가 인에이블될 때 상기 제1 내부 신호(INS1)와 상기 논리 신호(LGS)에 응답하여 제2 제어 코드 신호(CCODE2)를 발생한다.

상기 제어 코드 신호 발생부(220)는 복수의 T 플립플롭들(221∼225)을 포함한다. 상기 T 플립플롭들(221∼223)은 상기 코스 락킹 종료 신호(CL_END)가 인에이블될 때 리셋 상태에서 풀리게 된다. 상기 T 플립플롭(221)은 입력 단자(T)를 통하여 상기 논리 신호(LGS)를 수신하고, 제1 출력 단자(Q)와 제2 출력 단자(QB)를 통하여 비트들(C3, C3B)을 각각 출력한다. 상기 T 플립플롭(222)은 입력 단자(T)를 통하여 상기 비트(C3)를 수신하고, 제1 출력 단자(Q)와 제2 출력 단자(QB)를 통하여 비트들(C4, C4B)을 각각 출력한다. 상기 T 플립플롭(223)은 입력 단자(T)를 통하여 상기 비트(C4)를 수신하고, 제1 출력 단자(Q)와 제2 출력 단자(QB)를 통하여 비트들(C5, C5B)을 각각 출력한다. 여기에서, 상기 비트들(C3∼C5, C3B∼C5B)이 상기 제1 제어 코드 신호(CCODE1)에 포함된다.

상기 T 플립플롭들(224, 225)은 상기 클럭 정보 신호(CKIF)가 인에이블될 때 리셋 상태에서 풀리게 된다. 상기 T 플립플롭(224)은 입력 단자(T)를 통하여 상기 제1 내부 신호(INS1)를 수신하고, 제1 출력 단자(Q)와 제2 출력 단자(QB)를 통하여 비트들(C1, C1B)을 각각 출력한다. 상기 T 플립플롭(225)은 입력 단자(T)를 통하여 상기 비트(C1)를 수신하고, 제1 출력 단자(Q)와 제2 출력 단자(QB)를 통하여 비트들(C2, C2B)을 각각 출력한다. 여기에서, 상기 비트들(C1∼C5, C1B∼C5B)이 상기 제2 제어 코드 신호(CCODE2)에 포함된다. 또, 상기 비트들(C1B∼C5B)의 값은 상기 비트들(C1∼C5)에 대한 반전 값이다.

도 4에서는 상기 제어 코드 신호 발생부(220)가 5개의 T 플립플롭들을 포함하는 것으로 도시되어 있지만, 상기 제어 코드 신호 발생부(220)에 포함되는 T 플립플롭의 수는 다양하게 변경될 수 있다. 상기 제어 코드 신호 발생부(220)에 포함되는 T 플립플롭의 수가 증가하면, 상기 제1 제어 코드 신호(CCODE1)와 상기 제2 제어 코드 신호(CCODE2)의 비트 수가 증가하게 된다.

도 5는 도 3에 도시된 위상 보간기의 상세한 회로도이다. 도 5에서 참조되는 것과 같이, 위상 보간기(152)는 스위칭 회로(241)와 출력 회로(242)를 포함한다. 상기 스위칭 회로(241)는 복수의 NMOS 트랜지스터들(N11∼N15, N21∼N25)을 포함한다. 상기 NMOS 트랜지스터들(N11∼N15)의 드레인들은 제1 출력 노드(ND1)에 연결되고, 그 소스들은 그라운드 전압(VSS)에 연결되고, 그 게이트들에는 상기 비트들(C1∼C5)이 각각 입력된다. 상기 NMOS 트랜지스터들(N11∼N15)은 상기 비트들(C1∼C5)에 응답하여 턴 온되거나 또는 턴 오프되고, 상기 제1 출력 노드(ND1)로부터 전류량이 조절된 내부 출력 신호(IO)가 출력된다. 여기에서, 상기 NMOS 트랜지스터(N11)에서 상기 NMOS 트랜지스터(N15)쪽으로 갈수록 그 전류 구동 능력이 증가한다. 다시 말하면, 상기 NMOS 트랜지스터(N15)의 전류 구동 능력이 가장 크고, 상기 NMOS 트랜지스터(N11)의 전류 구동 능력이 가장 작다. 따라서 상기 NMOS 트랜지스터들(N11∼N15) 중에서 턴 온되는 NMOS 트랜지스터들이 증가할 수록, 또한, 전류 구동 능력이 큰 NMOS 트랜지스터들이 턴 온될 수록 상기 내부 출력 신호(IO)의 전류량이 증가하게 된다.

또, 상기 NMOS 트랜지스터들(N21∼N25)의 드레인들은 제2 출력 노드(ND2)에 연결되고, 그 소스들은 상기 그라운드 전압(VSS)에 연결되고, 그 게이트들에는 상기 비트들(C1B∼C5B)이 각각 입력된다. 상기 NMOS 트랜지스터들(N21∼N25)은 상기 비트들(C1B∼C5B)에 응답하여 턴 온되거나 또는 턴 오프되고, 상기 제2 출력 노드(ND2)로부터 전류량이 조절된 내부 출력 신호(IOB)가 출력된다. 여기에서, 상기 NMOS 트랜지스터(N21)에서 상기 NMOS 트랜지스터(N25)쪽으로 갈수록 그 전류 구동 능력이 증가한다. 다시 말하면, 상기 NMOS 트랜지스터(N25)의 전류 구동 능력이 가장 크고, 상기 NMOS 트랜지스터(N21)의 전류 구동 능력이 가장 작다. 따라서 상기 NMOS 트랜지스터들(N21∼N25) 중에서 턴 온되는 NMOS 트랜지스터들이 증가할 수록, 또한, 전류 구동 능력이 큰 NMOS 트랜지스터들이 턴 온될 수록 상기 내부 출력 신호(IOB)의 전류량이 증가하게 된다.

상기 출력 회로(242)는 저항들(R1, R2)과 NMOS 트랜지스터들(N31∼N34)을 포함한다. 상기 저항(R1)의 양단은 내부 전압(VDD)과 제3 출력 노드(ND3) 사이에 연결되고, 상기 저항(R2)의 양단은 상기 내부 전압(VDD)과 제4 출력 노드(ND4) 사이에 연결된다. 상기 제3 출력 노드(ND3)에는 상기 NMOS 트랜지스터들(N31, N34)의 드레인들이 연결되고, 상기 제4 출력 노드(ND4)에는 상기 NMOS 트랜지스터들(N32, N33)의 드레인들이 연결된다. 상기 NMOS 트랜지스터들(N31, N32)의 소스들은 상기 제1 출력 노드(ND1)에 연결되고, 그 게이트들에는 기수 클럭 신호들(ODCKB, ODCK)이 각각 입력된다. 또, 상기 NMOS 트랜지스터들(N33, N34)의 소스들은 상기 제2 출력 노드(ND2)에 연결되고, 그 게이트들에는 우수 클럭 신호들(EVCK, EVCKB)이 각각 입력된다. 여기에서, 상기 제3 출력 노드(ND3)와 상기 제4 출력 노드(ND4)로부터 내부 클럭 신호들(INCLK, INCLKB)이 각각 출력된다.

다음으로, 상기와 같이 구성된 본 발명에 따른 DLL의 동작 과정을 도 3 내지 도 6을 참고하여 좀 더 상세히 설명한다. 도 6은 도 3에 도시된 DLL의 동작과 관련된 신호들의 타이밍도이다.

먼저, 도 3을 참고하면, 위상 검출기(120)가 외부 클럭 신호(EXCLK)와 기준 클럭 신호(RECLK)의 위상을 비교하여 위상차를 검출하고, 그 검출 신호(DET)를 출력한다. 제어부(130)는 상기 검출 신호(DET)에 응답하여 제1 선택 신호(SEL1)와 제2 선택 신호(SEL2)를 출력한다. 지연 회로(110)는 상기 외부 클럭 신호(EXCLK)를 제1 설정 시간 동안 지연시키고, 그 지연된 외부 클럭 신호(EXCLK1)를 출력한다.

이 후, 제1 락킹부(140)가 상기 제1 선택 신호(SEL1)와 제2 선택 신호(SEL2) 및 상기 지연된 외부 클럭 신호(EXCLK1)에 응답하여, 코스 락킹 동작을 수행한다. 상기 제1 락킹부(140)에서, 제1 지연 셀들(OCL1∼OCLM)과 제2 지연 셀들(ECL2∼ECLM)은 상기 지연된 외부 클럭 신호(EXCLK1)를 제2 설정 시간 동안 각각 지연시켜, 제1 지연 클럭 신호들(OCK2∼OCKM)과 제2 지연 클럭 신호들(ECK2∼ECKM)을 각각 출력한다.

또, 제1 선택부(141)는 상기 제1 선택 신호(SEL1)에 응답하여 상기 제1 지연 클럭 신호들(OCK1∼OCKM) 중 하나를 선택하여 기수 클럭 신호(ODCK)로서 출력하고, 상기 제2 선택부(142)는 상기 제2 선택 신호(SEL2)에 응답하여 상기 제2 지연 클럭 신호들(ECK1∼ECKM) 중 하나를 선택하여 우수 클럭 신호(EVCK)로서 출력한다.

제2 락킹부(150)의 제2 카운터(151)는 비트들(C5∼C1, C5B∼C1B)의 초기 제어 코드 신호(ICCODE)를 출력한다. 상기 초기 제어 코드 신호(ICCODE)는 예를 들면, "00001"와 "11110" 또는 "11110" 또는 "00001"로 설정될 수 있다.

제2 락킹부(150)의 위상 보간기(152)는 상기 초기 제어 코드 신호(ICCODE)에 응답하여, 도 6에서 참조되는 것과 같이, 상기 기수 클럭 신호(ODCK)와 상기 우수 클럭 신호(EVCK)의 위상들 사이에서 그들 각각에 제1 보간 스텝(S1)의 위상차를 가지는 제1 보간 클럭 신호(IPCLK1)를 내부 클럭 신호(INCLK)로서 출력한다. 바람직하게, 상기 제1 보간 스텝(S1)의 크기는 상기 기수 클럭 신호(ODCK)와 상기 우수 클럭 신호(EVCK)의 위상들의 간격의 1/2이다.

이 후, 보상 지연회로(160)가 상기 내부 클럭 신호(INCLK)를 제3 설정 시간 동안 지연시켜 상기 기준 클럭 신호(RECLK)를 출력한다. 상기 위상 검출기는 상기 기준 클럭 신호(RECLK)와 상기 외부 클럭 신호(EXCLK)의 위상을 다시 비교하여, 위상차를 검출하고 그 검출 신호(DET)를 출력한다. 이 후, 상기 기준 클럭 신호(RECLK)와 상기 외부 클럭 신호(EXCLK)의 위상차가 설정된 범위 내에 포함될 때까지 상술한 동작 과정들이 반복적으로 수행된다.

한편, 상기 제어부(130)는 상기 검출 신호(DET)로부터 상기 코스 락킹 동작이 종료되는지의 여부를 판단하고, 상기 코스 락킹 동작이 종료될 때 코스 락킹 종료 신호(CL_END)를 인에이블시킨 후, 상기 검출 신호(DET)에 응답하여 업 다운 신호들(UP, DOWN)을 출력한다. 이 때, 상기 제어부(130)는 최후로 출력한 상기 제1 선택 신호(SEL1)와 상기 제2 선택 신호(SEL2)의 값을 그대로 유지한다. 그 결과 상 기 제1 선택부(141)와 상기 제2 선택부(242)는 상기 제1 선택 신호(SEL1)와 상기 제2 선택 신호(SEL2)에 각각 응답하여 연속적으로 상기 기수 클럭 신호(ODCK)와 상기 우수 클럭 신호(EVCK)를 출력한다.

다음으로, 상기 제2 카운터(151)는 상기 코스 락킹 종료 신호(CL_END)와 상기 업 다운 신호들(UP, DOWN)에 응답하여 제1 제어 코드 신호(CCODE1)를 발생한다. 도 4를 참고하면, 제어 코드 신호 발생부(220)의 T 플립플롭들(221∼223)이 상기 코스 락킹 종료 신호(CL_END)에 응답하여 리셋 상태에서 풀리게 된 후, 제1 제어 코드 신호(CCODE1)의 비트들(C5∼C3, C5B∼C3B)을 출력한다.

상기 위상 보간기(152)는 상기 제1 제어 코드 신호(CCODE1)에 응답하여 도 6에서 참조되는 것과 같이, 제1 화인 락킹 동작을 수행한다. 이를 좀 더 상세히 설명하면, 상기 위상 보간기(152)는 상기 기수 클럭 신호(ODCK)와 상기 우수 클럭 신호(EVCK)의 위상들 사이에서 그들 각각에 제2 보간 스텝(S2)의 위상차를 가지는 복수의 제2 보간 클럭 신호들(IPCLK2_1∼IPCLK2_8) 중 하나를 내부 클럭 신호(INCLK)로서 출력한다. 도 6에서는 제2 보간 클럭 신호들(IPCLK2_1∼IPCLK2_8)이 8개인 경우가 일례로서 도시된다.

도 5를 참고하면, 예를 들어, 상기 제1 제어 코드 신호(CCODE1)의 비트들(C5∼C3)의 값이 "001"인 경우, 비트들(C5B∼C3B)의 값은 "110"으로 된다. 상기 위상 보간기(152)의 스위칭 회로(241)에서, 상기 비트들(C5∼C3, C5B∼C3B)에 응답하여, NMOS 트랜지스터들(N13, N24, 25)이 턴 온되고, 나머지 NMOS 트랜지스터들(N11, N12, N14, N15, N21∼N23)이 턴 오프된다. 그 결과, 내부 출력 신호(IO)의 전류량 보다 내부 신호(IOB)의 전류량이 증가하게 된다. 이 후, 상기 위상 보간기(152)의 출력 회로(242)가 상기 내부 출력 신호들(IO, IOB)과 상기 기수 클럭 신호(ODCK), 및 상기 우수 클럭 신호(EVCK)에 응답하여 상기 내부 클럭 신호(INCLK)를 출력한다.

한편, 제1 카운터(170)는 상기 지연된 외부 클럭 신호(EXCLK1)의 사이클 수를 카운팅하고, 그 누적된 카운팅 값이 설정된 값, 예를 들면, 128로 될 때 클럭 정보 신호(CKIF)를 인에이블시킨다.

상기 제2 카운터(151)는 상기 클럭 정보 신호(CKIF)와 상기 업 다운 신호들(UP, DOWN)에 응답하여 제2 제어 코드 신호(CCODE2)를 발생한다. 도 4를 참고하면, 상기 제어 코드 신호 발생부(220)의 T 플립플롭들(225, 224)이 상기 클럭 정보 신호(CKIF)에 응답하여 리셋 상태에서 풀리게 된 후, 논리 회로(210)로부터 수신되는 제1 내부 신호(INS1)에 응답하여 비트들(C2∼C1, C2B∼C1B)을 출력한다. 이와 동시에, T 플립플롭들(223∼221)은 상기 논리 회로(210)로부터 수신되는 논리 신호(LGS)에 응답하여 비트들(C5∼C3, C5B∼C3B)을 출력한다. 그 결과, 상기 제어 코드 신호 발생부(220)는 상기 비트들(C5∼C1, C5B∼C1B)을 포함하는 상기 제2 제어 코드 신호(CCODE2)를 출력한다.

상기 위상 보간기(152)는 상기 제2 제어 코드 신호(CCODE2)에 응답하여 도 6에서 참조되는 것과 같이, 제2 화인 락킹 동작을 수행한다. 이를 좀 더 상세히 설명하면, 상기 위상 보간기(152)는 상기 기수 클럭 신호(ODCK)와 상기 우수 클럭 신호(EVCK)의 위상들 사이에서 그들 각각에 제3 보간 스텝(S3)의 위상차를 가지는 복 수의 제3 보간 클럭 신호들(IPCLK3_1∼IPCLK3_32) 중 하나를 상기 내부 클럭 신호(INCLK)로서 출력한다. 도 6에서는 상기 제3 보간 클럭 신호들(IPCLK3_1∼IPCLK3_32)이 32개인 경우가 일례로서 도시된다. 여기에서, 상기 위상 보간기(152)의 구체적인 동작 설명은 상기 제1 화인 락킹 동작과 유사하므로 생략된다. 이 후, 락킹 제어신호(CK_EN)가 인에이블되면 DLL(100)은 락킹 동작을 정지하고, 상기 내부 클럭 신호(INCLK)의 출력을 유지한다.

여기에서, 상기 제어 코드 신호 발생부(220)에 의해 발생되는 상기 제1 제어 코드 신호(CCODE1)와 상기 제2 제어 코드 신호(CCODE2)의 비트 값들을 예를 들면 아래의 [표 1]과 같이 나타낼 수 있다.

제어 코드 신호	비트 값
제어 코드 신호	C5(MSB)	C4	C3	C2	C1(LSB)
CCODE1	0	0	0	0	0
	0	0	1	0	0
	0	1	0	0	0
	0	1	1	0	0
	1	0	0	0	0
	1	0	1	0	0
	1	1	0	0	0
	1	1	1	0	0
CCODE2	0	0	0	0	0
	0	0	0	0	1
	0	0	0	1	0
	0	0	0	1	1
	. . .	. . .	. . .	. . .	. . .
	1	1	0	1	1
	1	1	1	0	0
	1	1	1	0	1
	1	1	1	1	0
	1	1	1	1	1

[표 1]에서 참조되는 것과 같이, 제2 카운터(151)가 외부 클럭 신호의 사이클 수에 따라, 비트 수가 다른 제1 및 제2 제어 코드 신호들(CCODE1, CCODE2)을 발생하므로, 위상 보간기(152)의 보간 스텝의 크기가 변경된다. 즉, 제1 화인 락킹시의 제2 보간 스텝(S2)의 크기가 제2 화인 락킹시의 제3 보간 스텝(S3)의 크기 보다 더 크다. 따라서 본 발명에 따른 DLL은 고속으로 락킹 동작을 수행할 수 있다.

또, 본 발명에 따른 DLL은 제2 화인 락킹시 보간 스텝의 크기가 현저하게 감소하므로, 위상 보간기(152)가 정밀한 보간 동작을 수행하게 되고, 그 결과 지터 성분이 감소된 내부 클럭 신호를 발생할 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균 등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상기한 것과 같이, 본 발명에 따른 DLL은 내부 클럭 신호의 지터 성분을 감소시키고 고속으로 락킹 동작을 수행할 수 있는 효과가 있다.

Claims

외부 클럭 신호에 동기하여 내부 클럭 신호를 발생하는 DLL(delay locked loop)에 있어서,

상기 외부 클럭 신호와 기준 클럭 신호의 위상차를 검출하고, 그 검출 신호를 출력하는 위상 검출기;

상기 검출신호에 응답하여 제1 및 제2 선택 신호들을 출력하고, 상기 검출신호로부터 코스 락킹 동작의 종료 시점을 판단하고, 그 판단 결과에 따라 코스 락킹 종료 신호와 업 다운 신호들을 출력하는 제어부;

상기 외부 클럭 신호의 사이클 수를 카운팅하고, 그 카운팅 결과에 따라 클럭 정보 신호를 출력하는 제1 카운터;

상기 외부 클럭 신호를 제1 설정 시간 단위로 연속적으로 지연시키고, 상기 제1 및 상기 제2 선택 신호들에 응답하여 기수 클럭 신호와 우수 클럭 신호를 출력함으로써 상기 코스 락킹 동작을 수행하는 제1 락킹부;

상기 기수 클럭 신호와 상기 우수 클럭 신호를 수신하고, 상기 코스 락킹 종 료 신호와 상기 업 다운 신호들에 응답하여 제1 화인 락킹 동작을 수행하고, 상기 클럭 정보 신호와 상기 업 다운 신호들에 응답하여 제2 화인 락킹 동작을 수행하여 내부 클럭 신호를 출력하는 제2 락킹부; 및

상기 내부 클럭 신호를 제2 설정 시간 동안 지연시켜 상기 기준 클럭 신호를 출력하는 보상 지연회로를 구비하는 것을 특징으로 하는 DLL.
제1항에 있어서, 상기 제1 락킹부는,

상기 외부 클럭 신호를 수신하고, 상기 제1 설정 시간 동안 각각 지연시켜 복수의 제1 지연 클럭 신호들을 출력하는 복수의 제1 지연 셀들;

상기 복수의 제1 지연 셀들 각각의 출력단에 입력단이 연결되고, 상기 복수의 제1 지연 클럭 신호들을 상기 제1 설정 시간 동안 각각 지연시켜 복수의 제2 지연 클럭 신호들을 출력하는 복수의 제2 지연 셀들;

상기 제1 선택 신호에 응답하여 상기 제1 지연 클럭 신호들 중 어느 하나를 상기 기수 클럭 신호로서 출력하는 제1 선택부; 및

상기 제2 선택 신호에 응답하여 상기 제2 지연 클럭 신호들 중 어느 하나를 상기 우수 클럭 신호로서 출력하는 제2 선택부를 구비하는 것을 특징으로 하는 DLL.
제1항에 있어서,

상기 제어부는 상기 검출 신호로부터 상기 외부 클럭 신호와 기준 클럭 신호 의 위상차가 설정된 범위내에 도달할 때 상기 코스 락킹 종료 시점인 것으로 판단하고, 상기 코스 락킹 종료 신호를 인에이블시킨 후, 상기 업 다운 신호들을 발생하고,

상기 제1 카운터는 누적된 카운팅 값이 설정된 값에 도달할 때 상기 클럭 정보 신호를 인에이블시키고,

상기 코스 락킹 종료 신호가 인에이블되는 시점은 상기 클럭 정보 신호가 인에이블되는 시점 보다 시간적으로 앞서는 것을 특징으로 하는 DLL.
제3항에 있어서, 상기 제2 락킹부는,

상기 코스 락킹 종료 신호, 상기 클럭 정보 신호, 및 상기 업 다운 신호들에 응답하여 초기 제어 코드 신호, 제1 제어 코드 신호, 및 제2 제어 코드 신호 중 어느 하나를 발생하는 제2 카운터; 및

상기 초기 제어 코드 신호, 상기 제1 제어 코드 신호, 및 상기 제2 제어 코드 신호 중 어느 하나에 응답하여 상기 기수 클럭 신호와 상기 우수 클럭 신호의 위상을 합성하여 상기 내부 클럭 신호를 출력하는 위상 보간기를 구비하는 것을 특징으로 하는 DLL.
제4항에 있어서, 상기 제2 카운터는,

상기 업 다운 신호들과 상기 클럭 정보 신호에 응답하여 제1 내부 신호와 논리 신호를 출력하는 논리 회로;

상기 코스 락킹 종료 신호가 디세이블 상태일 때 상기 초기 제어 코드 신호를 발생하고, 상기 코스 락킹 종료 신호가 인에이블될 때 상기 논리 신호에 응답하여 상기 제1 제어 코드 신호를 발생하고, 상기 클럭 정보 신호가 인에이블될 때 상기 제1 내부 신호와 상기 논리 신호에 응답하여 상기 제2 제어 코드 신호를 발생하는 제어 코드 신호 발생부를 구비하는 것을 특징으로 하는 DLL.
제5항에 있어서,

상기 초기 제어 코드 신호, 상기 제1 제어 코드 신호, 및 상기 제2 제어 코드 신호는 각각 복수의 비트들을 포함하는 2진 코드 신호들이고, 상기 제2 제어 코드 신호의 비트 수는 상기 제1 제어 코드 신호의 비트 수 보다 큰 것을 특징으로 하는 DLL.
제6항에 있어서,

상기 위상 보간기는 상기 초기 제어 코드 신호에 응답하여, 상기 기수 클럭 신호와 상기 우수 클럭 신호의 위상들 사이에서 그들 각각에 대해 제1 보간 스텝의 위상차를 가지는 제1 보간 클럭 신호를 상기 내부 클럭 신호로서 출력하는 것을 특징으로 하는 DLL.
제6항에 있어서,

상기 제1 제어 코드 신호는 J(J는 1이상의 자연수)개의 제1 비트들을 포함하 고, 상기 제2 제어 코드 신호는 상기 제1 비트들과 K(K는 1이상의 자연수)개의 제2 비트들을 포함하고, 상기 제1 비트들은 상기 제2 제어 코드 신호에서 상위 비트들인 것을 특징으로 하는 DLL.
제8항에 있어서, 상기 제어 코드 신호 발생부는,

상기 코스 락킹 종료 신호가 디세이블 상태일 때, 제1 초기 설정 값을 갖는 상기 제1 비트들을 각각 발생하고, 상기 코스 락킹 종료 신호가 인에이블될 때 리셋 상태에서 풀리고, 상기 논리 신호에 응답하여 제1 가변 값을 갖는 상기 제1 비트들을 각각 발생하는 제1 T 플립플롭들; 및

상기 클럭 정보 신호가 디세이블 상태일 때, 제2 초기 설정 값을 갖는 상기 제2 비트들을 각각 발생하고, 상기 클럭 정보 신호가 인에이블될 때 리셋 상태에서 풀리고, 상기 제1 내부 신호에 응답하여 제2 가변 값을 갖는 상기 제2 비트들을 각각 발생하는 제2 T 플립플롭들을 구비하는 것을 특징으로 하는 DLL.
제6항에 있어서,

상기 위상 보간기는 상기 제1 제어 코드 신호에 응답하여, 상기 기수 클럭 신호와 상기 우수 클럭 신호의 위상들 사이에서 제2 보간 스텝 단위로 위상차를 가지는 복수의 제2 보간 클럭 신호들 중 하나를 상기 내부 클럭 신호로서 출력함으로써 상기 제1 화인 락킹 동작을 수행하고, 상기 제2 제어 코드 신호에 응답하여, 상기 기수 클럭 신호와 상기 우수 클럭 신호의 위상들 사이에서 제3 보간 스텝 단위 로 위상차를 가지는 복수의 제3 보간 클럭 신호들 중 하나를 상기 내부 클럭 신호로서 출력함으로써 상기 제2 화인 락킹 동작을 수행하는 것을 특징으로 하는 DLL.
제10항 있어서,

상기 제2 보간 스텝의 크기는 상기 제3 보간 스텝 보다 더 크고,

상기 제2 보간 클럭 신호들의 수는 상기 제3 보간 클럭 신호들의 수 보다 작은 것을 특징으로 하는 DLL.
제8항에 있어서, 상기 위상 보간기는,

상기 초기 제어 코드 신호, 상기 제1 제어 코드 신호, 및 상기 제2 제어 코드 신호 중 어느 하나에 응답하여 내부 출력 신호들을 출력 노드에 출력하는 스위칭 회로; 및

상기 내부 출력 신호들과 상기 기수 클럭 신호 및 상기 우수 클럭 신호에 응답하여 상기 내부 클럭 신호를 출력하는 출력 회로를 구비하는 것을 특징으로 하는 DLL.
제12항에 있어서, 상기 스위칭 회로는,

상기 출력 노드와 그라운드 전압 사이에 병렬로 연결되고, 상기 제1 비트들에 응답하여 각각 턴 온되거나 또는 턴 오프되는 제1 스위치들; 및

상기 출력 노드와 상기 그라운드 전압 사이에 병렬로 연결되고, 상기 제2 비 트들에 응답하여 각각 턴 온되거나 또는 턴 오프되는 제2 스위치들을 구비하는 것을 특징으로 하는 DLL.
제13항에 있어서,

상기 제1 스위치들은 상기 출력 노드에 드레인들이 연결되고, 상기 그라운드 전압에 소스들이 연결되고, 게이트들에 각각 상기 제1 비트들이 입력되고, 서로 다른 크기의 전류 구동 능력을 가지는 복수의 제1 NMOS 트랜지스터들을 포함하고,

상기 제2 스위치들은 상기 출력 노드에 드레인들이 연결되고, 상기 그라운드 전압에 소스들이 연결되고, 게이트들에 각각 상기 제2 비트들이 입력되고, 서로 다른 크기의 전류 구동 능력을 가지는 복수의 제2 NMOS 트랜지스터들을 포함하고,

상기 복수의 제1 NMOS 트랜지스터들의 전류 구동 능력은 상기 복수의 제2 NMOS 트랜지스터들의 전류 구동 능력 보다 더 큰 것을 특징으로 하는 DLL.
제14항에 있어서,

상기 복수의 제1 NMOS 트랜지스터들과 상기 복수의 제2 NMOS 트랜지스터들이 턴 온되거나 또는 턴 오프될 때, 상기 내부 출력 신호의 전류량이 변경되는 것을 특징으로 하는 DLL.