KR20060134278A - 지터 성분이 감소된 내부 클럭 신호를 발생하는 ｄｌｌ - Google Patents

지터 성분이 감소된 내부 클럭 신호를 발생하는 ｄｌｌ Download PDF

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Abstract

본 발명은 지터 성분이 감소된 내부 클럭 신호를 발생하는 DLL에 관한 것으로, 본 발명에 따른 DLL은 업-다운 카운터의 출력 신호가 이전의 내부 클럭 신호의 폴링 에지(falling edge)에 동기하여 출력되도록 제어함으로써, 지터 성분이 감소된 안정적인 내부 클럭 신호를 발생할 수 있다. 또한, 본 발명에 의하면, 내부 클럭 신호의 지터 성분이 감소되므로, 내부 클럭 신호에 동기하여 동작하는 반도체 메모리 장치의 데이터 출력 버퍼와 같은 회로에서 출력되는 신호에 포함되는 글리치성 노이즈 성분이 감소될 수 있다.
클럭 지연 회로, 단위 지연 회로, 출력 제어 회로, 내부 클럭 신호, 폴링 에지

Description

지터 성분이 감소된 내부 클럭 신호를 발생하는 ＤＬＬ{Delay locked loop for generating a internal clock signal with decreased jitter components}
도 1은 종래의 DLL과, 반도체 메모리 장치의 출력 버퍼를 개략적으로 도시한 블록도이다.
도 2는 도 1에 도시된 DLL 및 출력 버퍼의 동작과 관련된 신호들의 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 DLL과, 반도체 메모리 장치의 출력 버퍼를 개략적으로 도시한 블록도이다.
도 4는 도 3에 도시된 출력 제어 회로를 좀 더 상세히 나타내는 도면이다.
도 5는 도 3에 도시된 지연부의 상세한 회로도이다.
도 6은 도 3에 도시된 DLL의 동작과 관련된 신호들의 타이밍도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : DLL 110 : 클럭 수신기
120 : 위상 검출기 130 : 업-다운 카운터
140 : 출력 제어 회로 150 : 클럭 지연 회로
160 : 리플리카 지연부 ISC1∼ISCN : 입력 회로
OSC1∼OSCN : 출력 회로
본 발명은 반도체 장치에 관한 것으로서, 특히, 내부 클럭 신호를 발생하는 DLL(Delay Locked Loop)에 관한 것이다.
일반적으로, 동기식 반도체 메모리 장치와 같이 클럭 신호에 동기되어 동작하는 반도체 메모리 장치는 외부 클럭 신호를 수신하고, 내부 클럭 신호를 발생하는 내부 클럭 발생기를 구비한다. 따라서 동기식 반도체 메모리 장치의 데이터 입출력 동작은 상기 내부 클럭 신호에 동기하여 이루어진다. 이러한 내부 클럭 신호를 발생하는 대표적인 회로로서 DLL이 있다. 도 1은 종래의 DLL과, 반도체 메모리 장치의 출력 버퍼를 개략적으로 도시한 블록도이다. 도 1을 참고하면, DLL(10)은 클럭 수신기(11), 위상 검출기(12), 업-다운(up-down) 카운터(13), 지연 회로부(14), 및 리플리카(replica) 지연부(15)를 포함한다. 또, 상기 지연 회로부(14)는 직렬로 연결되는 복수의 단위 지연부들(15)을 포함한다. 출력 버퍼(20)는 상기 지연 회로(14)로부터 수신되는 내부 클럭 신호(INCLK)에 동기하여, 내부 데이터 신호(DI)를 수신하고, 출력 데이터 신호(DO)를 출력한다. 그러나, 상기 DLL(10)로부터 출력되는 내부 클럭 신호(INCLK', INCLK'')는 도 2에 도시된 것과 같이, 지터 성분(jitter components)을 포함한다. 이를 좀 더 상세히 설명하면, 상기 업-다운 카운터(13)가 상기 위상 검출기(12)로부터 수신되는 업-다운 제어 신호(UPDN)의 로직 상태에 따라 제어 신호(SEL_EN)에 동기하여 업 또는 다운 카운팅한다. 또, 상기 업 -다운 카운터(13)는 카운팅 결과로서, 선택 신호(SEL)를 출력한다. 상기 선택 신호(SEL)는 비트들(P1∼PK)(K는 정수)을 포함한다. 따라서, 상기 업-다운 카운터(13)가 업 카운팅할 때, 상기 선택 신호(SEL)의 비트 값이 증가하고, 상기 업-다운 카운터(13)가 다운 카운팅할 때, 상기 선택 신호(SEL)의 비트 값이 감소한다. 바람직하게, 상기 업-다운 카운터(13)는 상기 제어 신호(SEL_EN)의 라이징 에지(rising edge)에서 업 또는 다운 카운팅하고, 상기 선택 신호(SEL)의 비트들 값을 변화시킨다. 이때, 상기 업-다운 카운터(13)의 출력 단자와 상기 단위 지연부들(16)의 입력 단자들 사이의 신호 패스(path)에는 서로 다른 크기의 저항, 캐패시턴스, 및 파워 노이즈(power noise)와 같은 지연 성분들이 존재할 수 있다. 예를 들어, 상기 비트(PK)가 통과하는 신호 패스에 비하여 상기 비트들(P1∼P(K-1))이 통과하는 신호 패스들에 존재하는 지연 성분이 더 작을 경우가 존재할 수 있다. 이 경우, 도 2에 도시된 것과 같이, 상기 비트들(P1∼P(K-1))이 대응하는 단위 지연부들(16)에 입력되는 시점은, 상기 비트(PK)가 대응하는 단위 지연부(16)에 입력되는 시점 보다 더 빠르다. 이처럼 상기 비트들(P1∼PK)이 대응하는 단위 지연부들(16)에 각각 입력되는 시점이 다를 때, 상기 단위 지연부들(16)이 불안정하게 동작하게 된다. 그 결과, 상기 업-다운 카운터(13)가 상기 선택 신호(SEL)의 비트 값을 변화시키는 시간(C1 또는 C2) 동안, 상기 단위 지연부들(16)에 입력되는 지연 신호들(DECKL, DC1∼DC(K-1))이 '하이'에서 '로우'로 또는 '로우'에서 '하이'로 천이(transition)될 때, 상기 단위 지연부들(16)의 출력 신호들은 지터 성분을 포함하게 된다. 도 2를 참고하면, 최종 출력단에 배치된 상기 단위 지연부(16)에 입력되는 지연 신호(DC(K- 1)')가 상기 변화 구간들(C1, C2)에서 천이되고, 그 결과 상기 단위 지연부(16)에서 출력되는 내부 클럭 신호(INCLK')에 지터(G1, G2)가 발생된 것을 알 수 있다. 하지만, 상기 변화 구간들(C1, C2)에서 천이되지 않는 지연 신호(DC(K-1))가 상기 단위 지연부(16)에 입력될 경우, 상기 내부 클럭 신호(INCLK)는 지터 성분을 포함하지 않는다. 내부 클럭 신호의 이러한 지터 발생 문제는 상기 DLL(10)에 입력되는 외부 클럭 신호(EXCLK)의 주파수가 증가할 경우, 더욱 심각하게 발생한다. 또, 이처럼 내부 클럭 신호(INCLK)가 지터 성분을 포함할 경우, 상기 내부 클럭 신호(INCLK)에 동기되어 동작하는 상기 출력 버퍼(20)로부터 출력되는 상기 출력 데이터 신호(DO)에 글리치(glitch)성 노이즈 성분(G3, G4)이 포함되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 업-다운 카운터의 출력 신호가 이전의 내부 클럭 신호의 폴링 에지(falling edge)에 동기하여 출력되도록 제어함으로써, 지터 성분이 감소된 내부 클럭 신호를 발생할 수 있는 DLL을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 DLL은, 클럭 수신기, 위상 검출기, 업-다운 카운터, 출력 제어 회로, 및 클럭 지연 회로를 포함한다. 클럭 수신기는 외부 클럭 신호를 수신하고, 지연 클럭 신호를 출력한다. 위상 검출기는 지연 클럭 신호와 기준 클럭 신호의 위상차를 검출하고, 그 검출 결과에 따라 검출 신호를 출력한다. 업-다운 카운터는 검출 신호와 카운팅 제어 신호에 응답하 여, 업 또는 다운 카운팅하고, 누적된 카운팅 값에 기초하여 제1 선택 제어 신호를 출력한다. 출력 제어 회로는 제J-1(J는 정수) 내부 클럭 신호에 동기하여, 제1 선택 제어 신호를 수신하고 제2 선택 제어 신호를 출력한다. 클럭 지연 회로는 제2 선택 제어 신호에 응답하여 조절되는 지연 시간 동안 지연 클럭 신호를 지연시키고, 제J 내부 클럭 신호를 출력한다. 바람직하게, 제J-1 내부 클럭 신호가 제J 내부 클럭 신호 보다 시간적으로 더 앞선다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일실시예에 따른 DLL과, 반도체 메모리 장치의 출력 버퍼를 개략적으로 도시한 블록도이다. 도 3을 참고하면, DLL(100)은 클럭 수신기(110), 위상 검출기(120), 업-다운 카운터(130), 출력 제어 회로(140), 클럭 지연 회로(150), 및 리플리카 지연부(160)를 포함한다. 상기 클럭 수신기(110)는 외부 클럭 신호(ECLK)를 수신하고, 지연 클럭 신호(DCLK)를 출력한다. 바람직하게, 상기 지연 클럭 신호(DCLK)는 상기 클럭 수신기(110)에 의해 상기 외부 클럭 신호(ECLK)가 소정 시간 동안 지연된 신호이다. 상기 위상 검출기(120)는 상기 지연 클럭 신호(DCLK)와 기준 클럭 신호(REFCLK)의 위상차를 검출하고, 그 검출 결과에 따라 검출 신호(UDZ)를 출력한다. 상기 업-다운 카운터(130)는 상기 검출 신호(UDZ)와 카 운팅 제어 신호(SEN)에 응답하여, 업 또는 다운 카운팅하고, 누적된 카운팅 값에 기초하여 제1 선택 제어 신호(ISEL)를 출력한다. 바람직하게, 상기 제1 선택 제어 신호(ISEL)는 제1 내지 제N(N은 정수) 비트들(S1∼SN)을 포함한다. 또, 상기 업-다운 카운터(130)가 업 카운팅할 때, 상기 제1 선택 제어 신호(ISEL)의 비트 값이 증가되고, 상기 업-다운 카운터(130)가 다운 카운팅할 때, 상기 제1 선택 제어 신호(ISEL)의 비트 값이 감소된다. 이를 좀 더 상세히 설명하면, 도 6에서 참조되는 것과 같이, 상기 카운팅 제어 신호(SEN)가 주기적으로 토글(toggle)되는 신호이다. 또, 상기 업-다운 카운터(130)는 상기 검출 신호(UDZ)가 인에이블 상태인 동안, 상기 카운팅 제어 신호(SEN)의 라이징 에지(rising edge)에 동기하여 업 카운팅함으로써, 상기 제1 선택 제어 신호(ISEL)의 비트 값을 증가시킨다. 또, 상기 업-다운 카운터(130)는 상기 검출 신호(UDZ)가 디세이블 상태인 동안, 상기 카운팅 제어 신호(SEN)의 라이징 에지에 동기하여 다운 카운팅함으로써, 상기 제1 선택 제어 신호(ISEL)의 비트 값을 감소시킨다.
상기 출력 제어 회로(140)는 제J-1(J는 정수) 내부 클럭 신호(즉, 이전의(post) 내부 클럭 신호)(ICLK(J-1))에 동기하여, 상기 제1 선택 제어 신호(ISEL)를 수신하고, 제2 선택 제어 신호(FSEL)를 출력한다. 좀 더 상세하게는, 상기 출력 제어 회로(140)가 상기 제J-1 내부 클럭 신호(ICLK(J-1))의 폴링 에지(falling edge)에 동기하여, 상기 제2 선택 제어 신호(FSEL)를 출력한다. 바람직하게, 제2 선택 제어 신호(FSEL) 역시 상기 제1 선택 제어 신호(ISEL)와 유사하게, 제1 내지 제N 비트들(B1∼BN)을 포함한다. 실질적으로, 상기 제2 선택 제어 신호(FSEL)는 상기 출력 제어 회로(140)에 의해 상기 제1 선택 제어 신호(ISEL)가 설정된 시간(예를 들어, 상기 제J-1 내부 클럭 신호(ICLK(J-1))의 1/2 클럭 사이클(cycle)) 동안 지연된 신호이다. 결국, 상기 제1 선택 제어 신호(ISEL)의 비트 값이 증가할 때, 상기 제2 선택 제어 신호(FSEL)의 비트 값도 증가하고, 상기 제1 선택 제어 신호(ISEL)의 비트 값이 감소할 때, 상기 제2 선택 제어 신호(FSEL)의 비트 값도 감소한다.
상기 클럭 지연 회로(150)는 직렬 연결되는 제1 내지 제N 단위 지연 회로들(UD1∼UDN)(N은 정수)을 포함한다. 상기 클럭 지연 회로(150)는 상기 제2 선택 제어 신호(FSEL)에 응답하여 조절되는 지연 시간 동안 상기 지연 클럭 신호(DCLK)를 지연시키고, 제J 내부 클럭 신호(ICLKJ)를 출력한다. 바람직하게, 상기 제J-1 내부 클럭 신호(ICLK(J-1))는 상기 제J 내부 클럭 신호(ICLKJ) 보다 시간적으로 더 앞선다.
상기 제1 내지 제N 단위 지연 회로들(UD1∼UDN)은, 상기 제2 선택 제어 신호(FSEL)의 상기 제1 내지 제N 비트들(B1∼BN)을 각각 한 비트씩 수신하고, 상기 지연 클럭 신호(DCLK)를 더 수신한다. 예를 들어, 상기 제1 단위 지연 회로(UD1)는 상기 제1 비트(B1)와 상기 지연 클럭 신호(DCLK)를 수신한다. 또, 상기 제1 단위 지연 회로(UD1)는 인에이블 제어 신호(ECTL)에 응답하여 인에이블된다. 바람직하게, 상기 인에이블 제어 신호(ECTL)는 전압(VDD) 레벨로 유지된다. 상기 제1 내지 제N 단위 지연 회로들(UD1∼UDN) 각각은 NAND 게이트(151)와 지연부(152)를 포함한다. 상기 NAND 게이트(151)는 상기 지연 클럭 신호(DCLK)와 상기 제1 내지 제N 비 트들(B1∼BN) 중 대응하는 하나에 응답하여, 로직 신호(L1∼LN 중 하나)를 출력한다. 좀 더 상세하게는, 상기 제1 내지 제N 비트들(B1∼BN) 중 대응하는 하나가 인에이블될 때(즉, 로직 '1'일 때), 상기 지연 클럭 신호(DCLK)에 동기하여 상기 로직 신호(L1∼LN 중 하나)를 토글시킨다. 또, 상기 제1 내지 제N 비트들(B1∼BN) 중 대응하는 하나가 디세이블될 때(즉, 로직 '0'일 때), 상기 지연 클럭 신호(DCLK)의 로직 상태와 상관 없이 상기 로직 신호(L1∼LN 중 하나)를 인에이블 상태(즉, 로직 '하이' 상태)로 유지한다.
상기 제1 내지 제N 단위 지연 회로들(UD1∼UDN)의 상기 지연부들(152)은 직렬로 연결된다. 상기 제1 단위 지연 회로(UD1)의 상기 지연부(152)는 인에이블 단자(en)를 통하여 수신되는 상기 인에이블 제어 신호(ECTL)와 입력 단자(in)를 통하여 수신되는 상기 로직 신호(L1)에 응답하여, 지연 신호(CK1)를 출력 단자(out)에 출력한다. 좀 더 상세하게는, 상기 로직 신호(L1)가 토글될 때, 상기 제1 단위 지연 회로(UD1)의 상기 지연부(152)가 상기 지연 신호(CK1)를 토글시킨다. 또, 상기 로직 신호(L1)가 인에이블 상태로 유지될 때, 상기 제1 단위 지연 회로(UD1)의 상기 지연부(152)가 상기 지연 신호(CK1)를 인에이블 상태(즉, 로직 '하이' 상태)로 유지한다. 또, 상기 제2 내지 제N 단위 지연 회로들(UD2∼UDN)의 상기 지연부(152)는 각각 상기 제1 내지 제(N-1) 단위 지연 회로들(UD1∼UD(N-1))의 상기 지연부(152)로부터 지연 신호들(CK1∼CK(N-1))을 수신한다. 예를 들어, 상기 제2 단위 지연 회로(UD2)의 상기 지연부(152)는 상기 지연 신호(CK1)를 수신한다. 또, 상기 제N 단위 지연 회로(UDN)는 상기 지연 신호(CK(N-1))와 상기 로직 신호(LN)에 응답하 여, 상기 제J-1 내부 클럭 신호(ICLK(J-1)) 또는 제J 내부 클럭 신호(ICLKJ)를 출력한다.
상기 제2 내지 제N 단위 지연 회로들(UD2∼UDN)의 상기 지연부(152)는 상기 제1 단위 지연 회로(UD1)와 유사하게 동작한다. 예를 들어, 상기 제2 단위 지연 회로(UD2)의 상기 지연부(152)는 인에이블 단자(en)를 통하여 수신되는 상기 지연 신호(CK1)와 입력 단자(in)를 통하여 수신되는 상기 로직 신호(L1)에 응답하여, 출력 단자(out)에 지연 신호(CK2)를 출력한다. 좀 더 상세하게는, 상기 로직 신호(L1)와 상기 지연 신호(CK1) 중 어느 하나가 토글될 때, 상기 제2 단위 지연 회로(UD2)의 상기 지연부(152)가 상기 지연 신호(CK2)를 토글시킨다. 또, 상기 지연 신호(CK1)와 상기 로직 신호(L1)가 모두 인에이블 상태로 유지될 때, 상기 제2 단위 지연 회로(UD2)의 상기 지연부(152)가 상기 지연 신호(CK2)를 인에이블 상태(즉, 로직 '하이' 상태)로 유지한다. 여기에서, 도 5를 참고하여, 상기 지연부(152)의 구성 및 구체적인 동작을 상세히 설명하면 다음과 같다. 상기 지연부(152)는 입력 드라이버 회로(181)와 출력 드라이버 회로(182)를 포함한다. 상기 입력 드라이버 회로(181)는 PMOS 트랜지스터들(PM1, PM2)과 NMOS 트랜지스터들(NM1, NM2)을 포함한다. 상기 PMOS 트랜지스터들(PM1, PM2)의 소스에는 상기 전압(VDD)이 입력되고, 그 드레인들은 노드(D1)에 연결된다. 상기 NMOS 트랜지스터(NM1)의 드레인은 상기 노드(D1)에 연결되고, 그 소스는 상기 NMOS 트랜지스터(NM2)의 드레인에 연결되고, 상기 NMOS 트랜지스터(NM2)의 소스에는 그라운드 전압(VSS)이 입력된다. 상기 PMOS 트랜지스터(PM1)와 상기 NMOS 트랜지스터(NM1)의 게이트들은 인에이블 단자(en)에 연결되 고, 상기 PMOS 트랜지스터(PM2)와 상기 NMOS 트랜지스터(NM2)의 게이트들은 입력 단자(in)에 연결된다. 상기 인에이블 단자(en)에 입력되는 상기 인에이블 제어 신호(ECTL) 또는 상기 지연 신호들(CK1∼CK(N-1)) 중 하나에 응답하여, 상기 PMOS 트랜지스터(PM1)와 상기 NMOS 트랜지스터(NM1)가 턴 온 또는 오프된다. 바람직하게, 상기 PMOS 트랜지스터(PM1)가 턴 온될 때, 상기 NMOS 트랜지스터(NM1)는 턴 오프된다. 또, 상기 입력 단자(in)에 입력되는 상기 로직 신호(L1∼LN 중 하나)에 응답하여, 상기 PMOS 트랜지스터(PM2)와 상기 NMOS 트랜지스터(NM2)가 턴 온 또는 오프된다. 바람직하게, 상기 PMOS 트랜지스터(PM2)가 턴 온될 때, 상기 NMOS 트랜지스터(NM2)가 턴 오프된다. 결과적으로, 상기 PMOS 트랜지스터들(PM1, PM2) 중 하나 또는 모두가 턴 온되고, 상기 NMOS 트랜지스터들(NM1, NM2) 중 하나 또는 모두가 턴 오프될 때, 상기 노드(D1)에서 로직 하이의 내부 신호(IL)가 발생된다. 반대로, 상기 상기 NMOS 트랜지스터들(NM1, NM2) 중 하나 또는 모두가 턴 온되고, 상기 PMOS 트랜지스터들(PM1, PM2) 중 하나 또는 모두가 턴 오프될 때, 상기 노드(D1)에서 로직 로우의 내부 신호(IL)가 발생된다.
상기 인에이블 단자(en)에 입력되는 신호(ECTL 또는 CK1∼CK(N-1)) 중 하나)와 상기 입력 단자(in)에 입력되는 신호(L1∼LN 중 하나) 중 어느 하나가 토글되고, 다른 하나가 인에이블 상태로 유지될 때, 상기 내부 신호(IL)가 토글된다. 또, 상기 인에이블 단자(en)에 입력되는 신호(ECTL 또는 CK1∼CK(N-1)) 중 하나)와 상기 입력 단자(in)에 입력되는 신호(L1∼LN 중 하나) 모두 인에이블 상태로 유지될 때, 상기 내부 신호(IL)가 로우 상태로 유지된다.
상기 출력 드라이버 회로(182)는 PMOS 트랜지스터들(PM3, PM4)과 NMOS 트랜지스터들(NM3, NM4)을 포함한다. 상기 PMOS 트랜지스터들(PM3, PM4)의 소스에는 상기 전압(VDD)이 입력되고, 그 드레인들은 노드(D2)에 연결된다. 상기 NMOS 트랜지스터(NM3)의 드레인은 상기 노드(D2)에 연결되고, 그 소스는 상기 NMOS 트랜지스터(NM4)의 드레인에 연결되고, 상기 NMOS 트랜지스터(NM4)의 소스에는 그라운드 전압(VSS)이 입력된다. 상기 PMOS 트랜지스터(PM3)와 상기 NMOS 트랜지스터(NM3)의 게이트들에는 상기 내부 신호(IL)가 입력되고, 상기 PMOS 트랜지스터(PM4)와 상기 NMOS 트랜지스터(NM4)의 게이트들에는 상기 전압(VDD)이 입력된다. 상기 내부 신호(IL)에 응답하여, 상기 PMOS 트랜지스터(PM3)와 상기 NMOS 트랜지스터(NM3)가 턴 온 또는 오프된다. 바람직하게, 상기 PMOS 트랜지스터(PM3)가 턴 온될 때, 상기 NMOS 트랜지스터(NM3)는 턴 오프된다. 또, 상기 전압(VDD)에 응답하여, 상기 PMOS 트랜지스터(PM4)가 턴 오프되고, 상기 NMOS 트랜지스터(NM4)가 턴 온된다.
결과적으로, 상기 PMOS 트랜지스터(PM3)가 턴 온되고, 상기 NMOS 트랜지스터들(NM3)가 턴 오프될 때, 상기 노드(D2)에서 로직 하이의 출력 신호(out)가 발생된다. 반대로, 상기 PMOS 트랜지스터(PM3)가 턴 오프되고, 상기 NMOS 트랜지스터(NM3)가 턴 온될 때, 상기 노드(D2)에서 로직 로우의 출력 신호(out)가 발생된다.
결국, 상기 제1 내지 제N 단위 지연 회로들(UD1∼UDN) 중에서 토글되는 지연 신호를 출력하는 단위 지연 회로들의 수가 증가할 때, 상기 클럭 지연 회로(150)의 지연 시간이 증가한다. 반대로, 상기 제1 내지 제N 단위 지연 회로들(UD1∼UDN) 중에서 토글되는 지연 신호를 출력하는 단위 지연 회로들의 수가 감소할 때, 상기 클 럭 지연 회로(150)의 지연 시간이 감소한다. 여기에서, 상기 제2 선택 제어 신호(FSEL)의 비트 값이 증가될 때, 토글되는 지연 신호를 출력하는 단위 지연 회로들의 수가 증가하고, 상기 제2 선택 제어 신호(FSEL)의 비트 값이 감소할 때, 토글되는 지연 신호를 출력하는 단위 지연 회로들의 수가 감소한다. 상기 리플리카 지연부(160)는 상기 제J-1 내부 클럭 신호(ICLK(J-1))를 설정된 시간 동안 지연시키고, 상기 기준 클럭 신호(REFCLK)를 출력한다.
도 4는 도 3에 도시된 출력 제어 회로를 좀 더 상세히 나타내는 도면이다. 도 4를 참고하면, 출력 제어 회로(140)는 제1 내지 제N 입력 회로들(ISC1∼ISCN)과 상기 제1 내지 제N 출력 회로들(OSC1∼OSCN)을 포함한다. 상기 제1 내지 제N 입력 회로들(ISC1∼ISCN)은 상기 제J-1 내부 클럭 신호(ICLK(J-1))의 라이징 에지에 동기하여, 상기 제1 선택 제어 신호(ISEL)의 상기 제1 내지 제N 비트들(S1∼SN)을 각각 수신하고, 제1 내지 제N 래치 신호들(LAT1∼LATN)을 각각 출력한다. 좀 더 상세하게는, 제1 내지 제N 입력 회로들(ISC1∼ISCN) 각각은 전송 회로(141)와 래치 회로(142)를 포함한다. 상기 전송 회로(141)는 상기 제J-1 내부 클럭 신호(ICLK(J-1))가 인에이블될 때, 상기 제1 선택 제어 신호(ISEL)의 상기 제1 내지 제N 비트들(S1∼SN) 중 대응하는 비트를 수신하여 출력한다. 예를 들어, 상기 제1 입력 회로(ISC1)의 상기 전송 회로(141)는 상기 제J-1 내부 클럭 신호(ICLK(J-1))가 인에이블될 때, 상기 비트(S1)를 수신하여 출력한다. 또, 상기 전송 회로(141)는 인버터(143)와 전송 게이트(144)로 구현될 수 있다. 상기 래치 회로(142)는 상기 전송 회로(141)로부터 수신되는 상기 대응하는 비트(S1∼SN 중 하나)를 래치하고, 그 래치 된 신호를 상기 제1 내지 제N 래치 신호들(LAT1∼LATN) 중 하나로서 출력한다. 예를 들어, 상기 제1 입력 회로(ISC1)의 상기 래치 회로(142)는 상기 비트(S1)를 래치하고, 상기 제1 래치 신호(LAT1)를 출력한다. 상기 래치 회로(142)는 인버터들(145, 146)로 구현될 수 있다.
상기 제1 내지 제N 출력 회로들(OSC1∼OSCN)은 상기 제J-1 내부 클럭 신호(ICLK(J-1))의 폴링 에지에 동기하여, 상기 제1 내지 제N 래치 신호들(LAT1∼LATN)을 각각 수신하고, 상기 제2 선택 제어 신호(FSEL)의 상기 제1 내지 제N 비트들(B1∼BN)을 각각 출력한다. 상기 제1 내지 제N 출력 회로들(OSC1∼OSCN) 각각은 전송 회로(171)와 래치 회로(172)를 포함한다. 상기 전송 회로(171)는 상기 제J-1 내부 클럭 신호(ICLK(J-1))가 인에이블될 때, 상기 제1 내지 제N 래치 신호들(LAT1∼LATN) 중 대응하는 하나를 수신하여 출력한다. 예를 들어, 상기 제1 출력 회로(OSC1)의 상기 전송 회로(171)는 상기 제J-1 내부 클럭 신호(ICLK(J-1))가 디세이블될 때, 상기 제1 래치 신호(LAT1)를 수신하여 출력한다. 또, 상기 전송 회로(171)는 인버터(173)와 전송 게이트(174)로 구현될 수 있다. 상기 래치 회로(172)는 상기 전송 회로(171)로부터 수신되는 대응하는 래치 신호(LAT1∼LATN 중 하나)를 래치하고, 그 래치된 신호를 상기 제2 선택 제어 신호(FSEL)의 상기 제1 내지 제N 비트들(B1∼BN) 중 하나로서 출력한다.
다음으로, 도 6을 참고하여, 상기 DLL(100)의 동작을 좀 더 상세히 설명하면 다음과 같다. 설명의 편의를 위해, 도 6에서는 상기 제1 및 제2 선택 제어 신호들(ISEL, FSEL)이 각각 5비트이고, 상기 클럭 지연 회로(150)가 제1 내지 제5 단위 지연 회로들(UD1∼UD5)을 포함하는 경우를 일례로서 설명하기로 한다.
먼저, 상기 위상 검출기(120)가 상기 지연 클럭 신호(DCLK)와 상기 기준 클럭 신호(REFCLK)의 위상 차를 검출하고, 검출 신호(UDZ)를 출력한다. 도 6에서는 상기 내부 클럭 신호(ICLKJ)의 위상이 시간적으로 앞으로 당겨져야하는 경우, 상기 위상 검출기(120)가 출력하는 상기 검출 신호(UDZ)가 도시되어 있다. 상기 내부 클럭 신호(ICLKJ)의 위상이 시간적으로 앞으로 당겨져야하는 경우, 상기 위상 검출기(120)는 상기 검출 신호(UDZ)를 로직 로우 레벨로 출력한다.
상기 업-다운 카운터(130)는 상기 검출 신호(UDZ)가 로우 상태이므로, 상기 카운팅 제어 신호(SEN)가 인에이블되는 시점(FT1∼FT4) 마다 다운 카운팅한다. 예를 들어, 상기 업-다운 카운터(130)의 초기 카운팅 값(즉, 초기의 제1 선택 제어 신호(ISEL)의 비트들(S5,S4,S3,S3,S1)의 로직 값)이 '10000'일 때, 상기 업-다운 카운터(130)는 상기 시점(FT1)에 다운 카운팅하고, 상기 비트들(S5,S4,S3,S3,S1)의 로직 값을 '01000'으로 변화시킨다. 이때, 상기 출력 제어 회로(140)가 '01000'의 로직 값을 가지는 상기 비트들(S5,S4,S3,S3,S1)을 수신하고, 내부 클럭 신호(ICLK1)의 폴링 에지(즉, 시점(ST1))에 동기하여, '01000'의 로직 값을 가지는 제2 선택 제어 신호(FSEL)의 비트들(B5,B4,B3,B2,B1)을 출력한다. 그 결과 상기 비트(B4)에 응답하여, 상기 제2 단위 지연 회로(UD2)가 지연 신호(CK2)를 토글시킨다. 결과적으로, 상기 지연 클럭 신호(DCLK)가 상기 제2 내지 제5 단위 지연 회로들(UD2∼UD5)을 통과해야 하고, 상기 제2 내지 제5 단위 지연 회로들(UD2∼UD5)에 의한 지연 시간 이후, 상기 제5 단위 지연 회로(UD5)가 상기 내부 클럭 신호(ICLK1) 보다 위상이 앞당겨진 내부 클럭 신호(ICLK2)를 출력한다.
또, 상기 업-다운 카운터(130)는 상기 시점(FT1)에 다운 카운팅하고, 상기 비트들(S5,S4,S3,S3,S1)의 로직 값을 '00100'으로 변화시킨다. 이때, 상기 출력 제어 회로(140)가 상기 비트들(S5,S4,S3,S3,S1)을 수신하고, 상기 내부 클럭 신호(ICLK2)의 폴링 에지(ST2)에 동기하여, '00100'의 로직 값을 가지는 제2 선택 제어 신호(FSEL)의 비트들(B5,B4,B3,B2,B1)을 출력한다. 그 결과 상기 비트(B3)에 응답하여, 상기 제3 단위 지연 회로(UD3)가 지연 신호(CK3)를 토글시킨다. 결과적으로, 상기 지연 클럭 신호(DCLK)가 상기 제3 내지 제5 단위 지연 회로들(UD3∼UD5)을 통과해야 하고, 상기 제3 내지 제5 단위 지연 회로들(UD3∼UD5)에 의한 지연 시간 이후, 상기 제5 단위 지연 회로(UD5)가 상기 내부 클럭 신호(ICLK2) 보다 위상이 앞당겨진 내부 클럭 신호(ICLK3)를 출력한다.
이처럼 상기 DLL(100)은 현재의 내부 클럭 신호를 발생시키기 위해, 이전의 내부 클럭 신호의 폴링 에지에 동기하여, 상기 클럭 지연 회로(150)의 지연 시간을 조절하므로, 상기 클럭 지연 회로(150)에 포함된 단위 지연 회로들이 불안정하게 동작하는 것을 방지할 수 있다. 따라서, 상기 DLL(100)은 지터 성분이 감소된 안정적인 내부 클럭 신호를 발생할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 DLL은 업-다운 카운터의 출력 신호가 이전의 내부 클럭 신호의 폴링 에지(falling edge)에 동기하여 출력되도록 제어함으로써, 지터 성분이 감소된 안정적인 내부 클럭 신호를 발생할 수 있다.
또한, 본 발명에 의하면, 내부 클럭 신호의 지터 성분이 감소되므로, 내부 클럭 신호에 동기하여 동작하는 반도체 메모리 장치의 데이터 출력 버퍼와 같은 회로에서 출력되는 신호에 포함되는 글리치성 노이즈 성분이 감소될 수 있다.

Claims (10)

  1. 외부 클럭 신호를 수신하고, 지연 클럭 신호를 출력하는 클럭 수신기;
    상기 지연 클럭 신호와 기준 클럭 신호의 위상차를 검출하고, 그 검출 결과에 따라 검출 신호를 출력하는 위상 검출기;
    상기 검출 신호와 카운팅 제어 신호에 응답하여, 업 또는 다운 카운팅하고, 누적된 카운팅 값에 기초하여 제1 선택 제어 신호를 출력하는 업-다운 카운터;
    제J-1(J는 정수) 내부 클럭 신호에 동기하여, 상기 제1 선택 제어 신호를 수신하고 제2 선택 제어 신호를 출력하는 출력 제어 회로; 및
    상기 제2 선택 제어 신호에 응답하여 조절되는 지연 시간 동안 상기 지연 클럭 신호를 지연시키고, 제J 내부 클럭 신호를 출력하는 클럭 지연 회로를 포함하고,
    상기 제J-1 내부 클럭 신호가 상기 제J 내부 클럭 신호 보다 시간적으로 더 앞서는 DLL(Delay Locked Loop).
  2. 제1항에 있어서,
    상기 제J-1 내부 클럭 신호를 설정된 시간 동안 지연시키고, 상기 기준 클럭 신호를 출력하는 리플리카 지연부를 더 포함하는 DLL.
  3. 제1항에 있어서,
    상기 출력 제어 회로는 제J-1 내부 클럭 신호의 폴링 에지(falling edge)에 동기하여, 상기 제2 선택 제어 신호를 출력하는 DLL.
  4. 제1항에 있어서,
    상기 제1 선택 제어 신호와 상기 제2 선택 제어 신호는 각각 제1 내지 제N(N은 정수) 비트들을 포함하고,
    상기 업-다운 카운터가 업 카운팅할 때, 상기 제1 및 제2 선택 제어 신호들의 비트 값들이 증가되고, 상기 업-다운 카운터가 다운 카운팅할 때, 상기 제1 및 제2 선택 제어 신호들의 비트 값들이 감소되는 DLL.
  5. 제4항에 있어서, 상기 출력 제어 회로는,
    상기 제J-1 내부 클럭 신호의 라이징 에지에 동기하여, 상기 제1 선택 제어 신호의 상기 제1 내지 제N 비트들을 각각 수신하고, 제1 내지 제N 래치 신호들을 각각 출력하는 제1 내지 제N 입력 회로들; 및
    상기 제J-1 내부 클럭 신호의 폴링 에지에 동기하여, 상기 제1 내지 제N 래치 신호들을 각각 수신하고, 상기 제2 선택 제어 신호의 상기 제1 내지 제N 비트들을 각각 출력하는 제1 내지 제N 출력 회로들을 포함하는 DLL.
  6. 제5항에 있어서, 상기 제1 내지 제N 입력 회로들 각각은,
    상기 제J-1 내부 클럭 신호가 인에이블될 때, 상기 제1 선택 제어 신호의 상 기 제1 내지 제N 비트들 중 대응하는 비트를 수신하여 출력하는 전송 회로; 및
    상기 전송 회로로부터 수신되는 상기 대응하는 비트를 래치하고, 그 래치된 신호를 상기 제1 내지 제N 래치 신호들 중 하나로서 출력하는 래치 회로를 포함하는 DLL.
  7. 제5항에 있어서, 상기 제1 내지 제N 출력 회로들 각각은,
    상기 제J-1 내부 클럭 신호가 디세이블될 때, 상기 제1 내지 제N 래치 신호들 중 하나를 수신하여 출력하는 전송 회로; 및
    상기 전송 회로로부터 수신되는 상기 제1 내지 제N 래치 신호들 중 하나를 래치하고, 그 래치된 신호를 상기 제2 선택 제어 신호의 상기 제1 내지 제N 비트들 중 하나로서 출력하는 래치 회로를 포함하는 DLL.
  8. 제4항에 있어서,
    상기 제2 선택 제어 신호의 비트 값이 증가될 때, 상기 클럭 지연 회로의 상기 지연 시간이 증가하고, 상기 제2 선택 제어 신호의 비트 값이 감소할 때, 상기 클럭 지연 회로의 상기 지연 시간이 감소하는 DLL.
  9. 제4항에 있어서,
    상기 카운팅 제어 신호는 주기적으로 토글(toggle)되는 신호이고,
    상기 업-다운 카운터는 상기 검출 신호가 인에이블 상태인 동안, 상기 카운 팅 제어 신호의 라이징 에지(rising edge)에 동기하여 업 카운팅함으로써, 상기 제1 선택 제어 신호의 비트 값을 증가시키고, 상기 검출 신호가 디세이블 상태인 동안, 상기 카운팅 제어 신호의 라이징 에지에 동기하여 다운 카운팅함으로써, 상기 제1 선택 제어 신호의 비트 값을 감소시키는 DLL.
  10. 제4항에 있어서,
    상기 클럭 지연 회로는, 직렬 연결되는 제1 내지 제N 단위 지연 회로들을 포함하고, 상기 제1 내지 제N 단위 지연 회로들은, 상기 제2 선택 제어 신호의 상기 제1 내지 제N 비트들을 각각 한 비트씩 수신하고, 상기 지연 클럭 신호를 더 수신하며, 상기 제1 내지 제N 단위 지연 회로들 각각은 수신된 대응하는 비트의 로직 값에 따라 토글되는 지연 신호를 출력하거나 또는 인에이블된 상태로 유지되는 상기 지연 신호를 출력하고,
    상기 제1 내지 제N 단위 지연 회로들 중에서 상기 토글되는 지연 신호를 출력하는 단위 지연 회로들의 수가 증가할 때, 상기 지연 시간이 증가하고, 상기 제1 내지 제N 단위 지연 회로들 중에서 상기 토글되는 지연 신호를 출력하는 단위 지연 회로들의 수가 감소할 때, 상기 지연 시간이 감소하는 DLL.
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