KR101606187B1 - 지연 동기 루프 회로 및 지연 동기 루프 회로의 동작 방법 - Google Patents

지연 동기 루프 회로 및 지연 동기 루프 회로의 동작 방법 Download PDF

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Abstract

지연 동기 루프 회로는 아날로그 지연 동기 루프(DLL) 코어 및 디지털 지연 동기 루프(DLL) 코어를 포함한다. 아날로그 지연 동기 루프 코어는 제1 주파수의 입력 클락 신호를 수신하여 동작한다. 디지털 지연 동기 루프 코어는 제1 주파수 보다 작거나 같은 제2 주파수의 입력 클락 신호를 수신하여 동작한다. 아날로그 지연 동기 루프 코어 및 디지털 지연 동기 루프 코어 중 하나만 선택적으로 동작한다.

Description

지연 동기 루프 회로 및 지연 동기 루프 회로의 동작 방법{Delay locked loop circuit and method of operating delay locked loop circuit}
본 발명은, 전자 회로에 관한 것으로, 보다 상세하게는, 지연 동기 루프 회로 및 지연 동기 루프 회로의 동작 방법에 관한 것이다.
지연 동기 루프 회로는 입력 클락 신호(input clock signal)의 위상과 피드백 클락 신호(feedback clock signal)의 위상을 비교하여 두 신호의 위상들을 일치시키도록 제어하는 회로이고, 반도체 메모리 장치와 같은 반도체 집적 회로에 사용될 수 있다.
지연 동기 루프 회로는, 위상 검출기(phase detector), 전하 펌프 회로(charge pump circuit), 저역 통과 필터(low pass filter)로 구현되는 루프 필터(loop filter), 및 가변 지연 회로(variable delay circuit)를 포함할 수 있다.
위상 검출기는 입력 클락 신호와 가변 지연 회로로부터 출력되는 피드백 클락 신호의 위상 차이(phase difference)를 검출한다. 전하 펌프 회로는, 위상 검출기의 출력 신호에 응답하여, 루프 필터로 전하를 충전(charge)하거나, 루프 필터에 충전된 전하를 방전(discharge)한다. 가변 지연 회로는, 루프 필터에 충전 또는 방 전된 전하에 대응하는 전압에 응답하여, 입력 클락 신호를 지연하여 입력 클락 신호에 동기(synchronization)하는 피드백 클락 신호를 출력한다.
본 발명이 해결하고자 하는 기술적 과제는, 입력 클락 신호의 주파수의 값에 따라 선택적으로 동작하는 아날로그 지연 동기 루프 코어(analog delay locked loop core) 및 디지털 지연 동기 루프 코어(digital delay locked loop core)를 포함하는 지연 동기 루프 회로 및 지연 동기 루프 회로의 동작 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 지연 동기 루프 회로는, 제1 주파수의 입력 클락 신호를 수신하여 동작하는 아날로그 지연 동기 루프(DLL) 코어; 및 상기 제1 주파수 보다 작거나 같은 제2 주파수의 입력 클락 신호를 수신하여 동작하는 디지털 지연 동기 루프(DLL) 코어를 포함할 수 있으며, 상기 아날로그 지연 동기 루프 코어 및 상기 디지털 지연 동기 루프 코어 중 하나만 선택적으로 동작할 수 있다.
상기 아날로그 지연 동기 루프 코어 및 상기 디지털 지연 동기 루프 코어 중 하나를 선택하는 선택 회로를 더 포함할 수 있다. 상기 선택 회로는, 상기 입력 클락 신호의 주파수를 검출하는 주파수 검출기의 검출 신호에 응답하여 동작할 수 있다. 상기 선택 회로는, 반도체 메모리 장치에서 사용되고 상기 입력 클락 신호의 주파수 정보를 지시하는 카스 라이트 레이턴시 신호(CWL)에 응답하여 동작할 수 있다.
상기 아날로그 지연 동기 루프 코어는 제1 동작 속도 및 제1 소비 전력을 가지는 차동 증폭기 형태의 딜레이 셀을 포함할 수 있고, 상기 디지털 지연 동기 루프 코어는 상기 제1 동작 속도 보다 작거나 같은 제2 동작 속도 및 상기 제1 소비 전력 보다 작거나 같은 제2 소비 전력을 가지는 인버터 형태의 딜레이 셀을 포함할 수 있다.
상기 아날로그 지연 동기 루프 코어와 상기 디지털 지연 동기 루프 코어는 아날로그 타입의 듀티 사이클 보정 회로를 공유할 수 있다.
상기 아날로그 지연 동기 루프 코어는, 아날로그 딜레이 셀을 포함하는 아날로그 지연 회로, 아날로그 증폭부, 아날로그 위상 보간기, 및 아날로그 듀티 사이클 보정 회로를 포함할 수 있고, 상기 디지털 지연 동기 루프 코어는, 디지털 딜레이 셀을 포함하는 디지털 지연 회로, 디지털 위상 보간기, 디지털 레벨 쉬프터, 및 아날로그 듀티 사이클 보정 회로를 포함할 수 있고, 상기 디지털 지연 동기 루프 코어는, 상기 디지털 지연 회로, 상기 디지털 위상 보간기, 및 상기 디지털 레벨 쉬프터에 안정적인 내부 전원 전압을 제공하는 내부 전원 전압 발생기를 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 지연 동기 루프 회로의 동작 방법은, (a) 입력 클락 신호의 주파수가 제1 주파수일 때, 아날로그 지연 동기 루프 코어의 동기 동작을 수행하는 단계; 및 (b) 상기 입력 클락 신호의 주파수가 상기 제1 주파수보다 작거나 같은 제2 주파수일 때, 디지털 지연 동기 루프 코어의 동기 동작을 수행하는 단계를 포함할 수 있고, 상기 (a) 단계와 상기 (b) 단계는 선택적으로 수행될 수 있다.
본 발명에 따른 지연 동기 루프 회로 및 지연 동기 루프 회로의 동작 방법은, 상대적으로 낮은 동작 속도(상대적으로 낮은 입력 클락 신호의 주파수)에서는 전력 소모(power consumption)가 상대적으로 작은 디지털 지연 동기 루프 코어(digital delay locked loop core)를 사용하고, 상대적으로 높은 동작 속도에서는 전력 소모가 상대적으로 큰 아날로그 지연 동기 루프 코어(analog delay locked loop core)를 사용할 수 있다.
따라서 본 발명의 지연 동기 루프 회로 및 지연 동기 루프 회로의 동작 방법은 전력을 효율적으로 관리(management)하여 전력을 감소시킬 수 있다. 그 결과, 본 발명의 지연 동기 루프 회로를 포함하는 반도체 메모리 장치에서의 전력 소모를 감소시킬 수 있다.
본 발명 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는, 본 발명의 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용이 참조되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 설명하는 것에 의해, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조 부호는 동일한 구성 요소 를 나타낸다.
도 1은 본 발명의 실시예에 따른 지연 동기 루프 회로(100)를 설명하기 위한 도면이다. 도 1을 참조하면, 지연 동기 루프 회로(100)는, 지연 동기 루프 코어부(core unit)(110), 지연 보상 회로(delay compensation circuit)(120), 위상 검출기(130), 클락 버퍼(clock buffer)(140), 및 지연 동기 루프 제어부(150)를 포함한다. 지연 동기 루프 회로(100)는 입력 클락 신호(ICLK)의 위상과 일치하는 위상을 가지는 피드백 클락 신호(FCLK)를 발생한다. 이하, 본 명세서에서는 지연 동기 루프는 DLL 으로도 언급될 수 있다.
DLL 코어부(110)는, 입력 클락 신호(ICLK)의 위상과 피드백 클락 신호(FCLK)의 위상을 동기(일치)시키기 위하여, 입력 클락 신호(ICLK)를 지연한다. DLL 코어부(110)는, 위상 검출기(110)의 출력 신호에 응답하여, 입력 클락 신호(ICLK)를 지연하여 출력 클락 신호(OCLK)를 발생한다. 출력 클락 신호(OCLK)는 입력 클락 신호(ICLK)의 위상(또는 피드백 클락 신호(FCLK))의 위상 보다 지연 보상 회로(120)에서의 지연 보상 시간에 대응하는 위상만큼 앞선(lead) 위상을 가진다.
DLL 코어부(110)는 아날로그(analog) DLL 코어(111) 및 디지털(digital) DLL 코어(112)를 포함한다. 아날로그 DLL 코어(111) 및 디지털 DLL 코어(112)는 각각 전술한 DLL 코어부(110)의 동작을 수행한다. 지연 동기 루프 회로(100)는 아날로그 DLL 코어(111) 및 디지털 DLL 코어(112)를 이용하므로, 혼합형(hybrid) DLL 회로로도 언급될 수 있다.
아날로그 DLL 코어(111)는 제1 주파수의 입력 클락 신호(ICLK)를 수신하여 동기 동작(lock operation)을 수행한다. 상기 제1 주파수는 고주파수로 언급될 수도 있다. 아날로그 DLL 코어(111)는 제1 동작 속도 및 제1 소비 전력을 가지는 차동 증폭기 형태(differential amplifier type)의 아날로그 딜레이 셀(analog delay cell)을 포함한다. 아날로그 DLL 코어(111)는 상기 아날로그 딜레이 셀을 다수개 포함한다.
디지털 DLL 코어(112)는 상기 제1 주파수 보다 작거나 같은 제2 주파수의 입력 클락 신호(ICLK)를 수신하여 동기 동작을 수행한다. 상기 제2 주파수는 저주파수로 언급될 수도 있다. 디지털 DLL 코어(112)는 상기 제1 동작 속도 보다 작거나 같은 제2 동작 속도 및 상기 제1 소비 전력 보다 작거나 같은 제2 소비 전력을 가지는 인버터 형태(inverter type)의 디지털 딜레이 셀(digital delay cell)을 포함한다. 디지털 DLL 코어(112)는 상기 디지털 딜레이 셀을 다수개 포함한다.
아날로그 DLL 코어(111)와 디지털 DLL 코어(112)는 아날로그 타입의 듀티 사이클 보정 회로(duty cycle correction circuit)를 공유(sharing)한다. 아날로그 타입의 듀티 사이클 보정 회로의 듀티 사이클 보정 범위는 디지털 타입의 듀티 사이클 보정 회로의 보정 범위 보다 넓을 수 있다.
DLL 회로(100)에서 아날로그 DLL 코어(111) 및 디지털 DLL 코어(112) 중 하나만 선택적으로 동작한다. 상기 주파수는, 예를 들어, 반도체 메모리 장치의 동작 주파수(operating frequency)(시스템(system) 주파수)일 수 있다.
아날로그 DLL 코어(111)에 포함된 아날로그 딜레이 셀의 동작 속도가 디지털 DLL 코어(112)에 포함된 디지털 딜레이 셀의 동작 속도보다 빠르므로, 아날로그 DLL 코어(111)의 동작 속도는 디지털 DLL 코어(112)의 동작 속도보다 빠를 수 있다.
아날로그 DLL 코어(111)에 포함된 하나의 아날로그 딜레이 셀이 도 2에 도시된다. 도 2는 도 1에 도시된 아날로그 DLL 코어(111)에 포함된 아날로그 딜레이 셀의 실시예(113)를 나타내는 도면이다.
도 2를 참조하면, 아날로그 딜레이 셀(113)은, 제1 입력부(input unit)(114), 제2 입력부(115), 전류원(current source)(116), 및 부하부(load unit)(117)를 포함한다. 아날로그 딜레이 셀(113)은 입력 신호(IN)를 지연하여 출력 신호(OUT)를 발생하고, 차동 증폭기 형태의 지연 셀이다.
제1 및 제2 입력 트랜지스터들(114, 115)은 각각 엔모스(NMOS) 트랜지스터일 수 있다. 제1 입력 트랜지스터(114)의 게이트(gate)에는 입력 신호(IN)가 입력되고, 제2 입력 트랜지스터(115)의 게이트에는 입력 신호(IN)의 반전(inversion) 신호(/IN)가 입력된다.
입력 신호(IN)는 도 1의 입력 클락 신호(ICLK) 또는 입력 클락 신호(ICLK)의 지연 신호일 수 있다. 출력 신호(OUT)가 제2 입력 트랜지스터(115)의 드레인(drain)으로부터 출력되고, 출력 신호(OUT)의 반전 신호(/OUT)가 제1 입력 트랜지스터(114)의 드레인으로부터 출력된다.
부하부(117)는 저항을 포함할 수 있고, 부하부(117)에는 내부 전원 전압(IVC)이 인가된다.
아날로그 딜레이 셀(113)이 동작할 때, 전류원(116)을 통해 일정한 동작 전 류(operation current)가 흐른다. DLL 회로가 다수의 아날로그 딜레이 셀들을 사용하는 경우, 상기 동작 전류의 값은 증가한다. 즉, DLL 회로가 아날로그 딜레이 셀을 사용할 때, 전력 소모(power consumption)가 증가할 수 있다. 아날로그 DLL 회로에서 소비되는 전력은, 예를 들어, 디지털 딜레이 셀을 포함하는 DLL 회로에서 소비되는 전력의 2 배를 소비할 수 있다.
그러나 아날로그 딜레이 셀(113)에는 차동 입력 신호들(differential input signals)(IN, /IN)이 입력되므로, 아날로그 딜레이 셀(113)의 동작 속도는 상대적으로 빠를 수 있다. 따라서 아날로그 딜레이 셀(113)을 포함하는 아날로그 DLL 회로는, 외부 노이즈(noise)에 둔감하고, 유효한 데이터 윈도우(valid data window)가 작은 경우에도 사용될 수 있다. 상기 외부 노이즈는, 예를 들어, 외부 전원 전압에 의한 노이즈를 포함할 수 있다.
또한, 아날로그 DLL 회로는, 입력 클락 신호(input clock signal)의 주기(period)가 작은 경우에도 사용될 수 있고, 고속 동작(high speed operation)이 가능하다. 아날로그 DLL 회로의 클락 신호의 듀티 사이클 보정 범위(duty cycle correction range)는 디지털 DLL 회로 보다 넓을 수 있다.
상기 아날로그 딜레이 셀에 대비되는 디지털 딜레이 셀은 인버터(inverter)를 포함할 수 있다. 상기 디지털 딜레이 셀은, 입력 신호가 로우 레벨(low level)로부터 하이 레벨(high level)로 천이(transition)하거나 또는 입력 신호가 하이 레벨로부터 로우 레벨로 천이하는 동안에만 동작 전류가 흐르므로, 디지털 딜레이 셀을 포함하는 디지털 DLL 회로는 아날로그 DLL 회로 보다 전력 소모가 작을 수 있 다. 예를 들어, 아날로그 DLL 회로를 사용할 때와 비교하여 디지털 DLL 회로가 사용될 때, 약 50(%)의 전력이 감소될 수 있다.
상기 디지털 딜레이 셀은 큰 스윙 폭(swing range)(예를 들어, 내부 전원 전압(IVC)에서 접지 전압(VSS) 사이의 스윙 폭)을 가지는 입력 신호에 응답하여 동작하므로, 디지털 딜레이 셀의 동작 속도는 아날로그 딜레이 셀의 동작 속도보다 느릴 수 있다. 따라서 다수의 디지털 딜레이 셀들을 포함하는 디지털 DLL 회로는 아날로그 DLL 회로보다 동작 속도가 느릴 수 있다.
아날로그 DLL 코어(111)에 포함된 아날로그 딜레이 셀의 동작 속도가 디지털 DLL 코어(112)에 포함된 디지털 딜레이 셀의 동작 속도보다 빠르므로, 아날로그 DLL 코어(111)의 동작 속도는 디지털 DLL 코어(112)의 동작 속도보다 빠를 수 있다.
전술한 바와 같이, 본 발명에 따른 지연 동기 루프 회로는, 동작 주파수(입력 클락 신호의 주파수)에 따라, 제1 주파수인 상대적으로 높은 고주파수 대역(band)에서는 고속으로 동작하는 아날로그 DLL 코어(111)를 이용하여 고속 동작 모드로 동작하고, 제2 주파수인 상대적으로 낮은 저주파수 대역에서는 저속으로 동작하는 디지털 DLL 코어(112)를 이용하여 전류 감소 모드(current reduction mode)로 동작한다.
따라서 본 발명의 지연 동기 루프 회로 및 지연 동기 루프 회로의 동작 방법은 전력을 효율적으로 관리하여 전력을 감소시킬 수 있다. 그 결과, 본 발명의 지연 동기 루프 회로를 포함하는 반도체 메모리 장치에서의 전력 소모를 감소시킬 수 있다.
또한, 본 발명의 지연 동기 루프 회로는 아날로그 타입의 듀티 사이클 보정 회로를 포함하므로, 50%의 듀티 사이클을 가지는 출력 클락 신호를 발생할 수 있다.
다시 도 1을 참조하면, 지연 보상 회로(120)는 출력 클락 신호(OCLK)를 상기 지연 보상 시간만큼 지연하여 피드백 클락 신호(FCLK)를 발생한다. 피드백 클락 신호(FCLK)는 아날로그 DLL 코어(111) 및 디지털 DLL 코어(112)에 각각 포함된 듀티 사이클 보정 회로에 제공될 수 있다.
상기 지연 보상 시간은, 예를 들어, SDRAM(synchronous dynamic random access memory) 과 같은 반도체 메모리 장치에서의 데이터 출력 시간(tSAC)일 수 있다. 데이터 출력 시간(tSAC)은 반도체 메모리 장치에 포함된 데이터 출력 버퍼(data output buffer)(170)에 출력 클락 신호(OCLK)가 입력된 후 데이터 출력 버퍼(170)에서 데이터가 출력될 때까지 소비되는 시간이다.
지연 보상 회로(120)가 반도체 메모리 장치에 적용되는 경우, 지연 보상 회로(120)는 반도체 메모리 장치에 포함된 데이터 출력 버퍼(170)에서의 지연 시간(tSAC)을 보상하는 복제 회로(replica circuit)일 수 있다.
위상 검출기(130)는, 입력 클락 신호(ICLK)와 피드백 클락 신호(FCLK) 사이의 위상 차이를 검출하여 상기 위상 차이에 대응하는 출력 신호를 발생한다. 위상 검출기(130)는 전하 펌프 회로(charge pump circuit)와 저역 통과 필터(low pass filter)를 포함할 수도 있다. 위상 검출기(130)는 배타적 논리합 게이트(XOR)로 구 현될 수 있거나 또는 플립-플롭(flip-flop)으로 구현될 수 있다.
클락 버퍼(140)는 클락 패드(clock pad)(160)를 통해 입력되는 입력 클락 신호(ICLK)를 버퍼링(buffering)한다. 클락 버퍼(140)는 입력 버퍼로도 언급될 수 있다.
DLL 제어부(150)는, 입력 클락 신호(ICLK)에 응답하여, DLL 코어부(110)의 전체적인 동작을 제어한다. DLL 제어부(150)는, 예를 들어, DLL 코어부(110)의 온/오프(on/off) 동작, DLL 코어부(110)의 스탠바이 모드(standby mode) 동작과 액티브 모드(active mode) 동작, 또는 스탠바이 모드와 액티브 모드 사이의 변환을 제어한다.
데이터 출력 버퍼(170)는, 출력 클락 신호(OCLK)에 응답하여, 내부(internal) 출력 데이터(DATA)를 데이터 출력 패드(180)를 통해 출력 데이터(DOUT)로서 출력한다. 출력 데이터(DOUT)는 입력 클락 신호(ICLK)와 동기하여 출력되고, 외부 장치(예를 들어, 메모리 컨트롤러(memory controller))에 제공될 수 있다. 내부 출력 데이터(DATA)는 반도체 메모리 장치에 포함된 메모리 셀 어레이(memory cell array)(미도시)로부터 출력된다.
도 3은 도 1에 도시된 DLL 코어부(110)의 실시예(200)를 나타내는 블락 다이어그램(block diagram)이다.
도 3을 참조하면, DLL 코어부(200)는, 클락 버퍼(201), 주파수 검출기(frequency detector)(202), 제1 선택 회로(selection circuit)(203), 아날로그 DLL 코어(220), 디지털 DLL 코어(250), 제2 선택 회로(280), 및 코어 제어부(290) 를 포함한다. 아날로그 DLL 코어(220)는 도 1의 아날로그 DLL 코어(111)에 대응하고, 아날로그 루프(analog loop)로도 언급될 수 있다. 디지털 DLL 코어(250)는 도 1의 디지털 DLL 코어(112)에 대응하고, 디지털 루프로도 언급될 수 있다.
클락 버퍼(201)는 입력 버퍼이고, 외부 클락 신호인 입력 클락 신호(ICLK)를 버퍼링하여 내부 전원 전압(IVC) 및 접지 전압(VSS)을 가지는 디지털 클락 신호(DCLK)를 출력한다. 입력 클락 신호(ICLK)의 스윙 폭은 디지털 클락 신호(DCLK)의 스윙 폭보다 작다. 입력 클락 신호(ICLK)는 외부 장치(예를 들어, 메모리 컨트롤러(memory controller))로부터 입력되는 작은 신호(small signal)이고, 디지털 클락 신호(DCLK)는 레일-투-레일(rail-to-rail) 신호이다. 예를 들어, 입력 클락 신호(ICLK)의 스윙 폭은 300(mV)이고, 디지털 클락 신호(DCLK)의 스윙 폭은 1.5(Volt)이다.
주파수 검출기(202)는 입력 클락 신호(ICLK)의 주파수를 검출하여 검출 신호(DET)를 발생한다. 예를 들어, 하이 레벨의 검출 신호(DET)는 입력 클락 신호(ICLK)의 주파수가 상대적으로 높은 주파수인 제1 주파수임을 지시(indication)하고, 로우 레벨의 검출 신호(DET)는 입력 클락 신호(ICLK)의 주파수가 상기 제1 주파수 보다 상대적으로 작거나 같은 제2 주파수임을 지시할 수 있다.
제1 선택 회로(203)는, 검출 신호(DET)에 응답하여, 입력 클락 신호(ICLK) 및 디지털 클락 신호(DCLK) 중 하나를 선택한다. 제1 선택 회로(203)는, 예를 들어, 멀티플렉서(multiplexer)로 구현될 수 있다.
아날로그 DLL 코어(220)는, 아날로그 지연 회로(221), 아날로그 위상 보간 기(analog phase interpolator)(222), 증폭부(amplification unit)(223), 제1 듀티 사이클 보정 회로(DCC)(duty cycle correction circuit)(224), 듀티 보정 제어 회로(225), 및 바이어스 회로(bias circuit)(226)를 포함한다.
아날로그 지연 회로(221) 및 아날로그 위상 보간기(222)는 입력 클락 신호(ICLK)의 위상 보다 상기 지연 보상 시간에 대응하는 위상만큼 앞서는 위상을 가지는 출력 클락 신호(OCLK)가 발생되도록 입력 클락 신호(ICLK)를 지연한다.
아날로그 지연 회로(221)는 도 2에 도시된 적어도 하나의 아날로그 딜레이 셀(113)을 포함한다. 아날로그 지연 회로(221)는, 도 1의 위상 검출기(130)의 출력 신호에 대응하는 코어 제어부(290)의 출력 신호(제어 신호)에 응답하여, 고주파수인 제1 주파수의 입력 클락 신호(ICLK)를 제1 지연 시간만큼 지연한다. 아날로그 지연 회로(221)는 코어스 동기 동작(coarse lock operation)을 수행한다.
아날로그 위상 보간기(222)는, 코어 제어부(290)의 출력 신호에 응답하여, 입력 클락 신호(ICLK)보다 상기 지연 보상 시간만큼 앞선 출력 클락 신호(OCLK)가 발생되도록 아날로그 지연 회로(221)의 출력 클락 신호를 상기 제1 지연 시간보다 작은 제2 지연 시간만큼 지연한다. 아날로그 위상 보간기(222)는 상기 아날로그 딜레이 셀을 포함한다. 아날로그 위상 보간기(222)는, 아날로그 지연 회로(221)의 출력 클락 신호를 미세하게(finely) 지연하여 출력한다. 아날로그 위상 보간기(222)는 파인 동기 동작(fine lock operation)을 수행한다.
증폭부(223)는 아날로그 위상 보간기(222)의 출력 클락 신호의 스윙 폭을 외부 전원 전압(VEXT)과 접지 전압(VSS) 사이의 스윙 폭으로 증폭한다. 증폭부(223) 는 상기 아날로그 딜레이 셀과 유사한 구성을 가지는 차동 증폭기를 포함하는 아날로그 증폭부이다. 외부 전원 전압(VEXT)의 레벨은 내부 전원 전압(IVC)의 레벨보다 클 수 있다.
제1 듀티 사이클 보정 회로(224)는, 듀티 보정 제어 회로(225)의 제어 신호(DC) 및 도 1에 도시된 피드백 클락 신호(FCLK)에 응답하여, 증폭부(223)의 출력 클락 신호의 듀티 사이클(듀티 비(duty ratio))을 50(%)로 보정한다. 제1 듀티 사이클 보정 회로(224)는 아날로그 타입의 듀티 사이클 보정 회로이고, 도 2에 도시된 아날로그 딜레이 셀과 유사한 차동 증폭기 형태의 위상 비교기(phase comparator), 카운터(counter), 전하 펌프 회로, 및 로우 패스 필터를 포함할 수 있다.
제1 듀티 사이클 보정 회로(224)는 차동 증폭기를 사용하므로, 디지털 코드(digital code)를 사용하는 디지털 듀티 사이클 보정 회로 보다 더 정확히 클락 신호의 듀티 사이클을 50(%)로 보정할 수 있다.
바이어스 회로(226)는, 아날로그 지연 회로(221), 아날로그 위상 보간기(222), 증폭부(223), 제1 듀티 사이클 보정 회로(224), 듀티 보정 제어 회로(225), 및 제2 듀티 사이클 보정 회로(254)에 바이어스 전압(BV)을 제공한다. 바이어스 회로(226)는 검출 신호(DET)에 응답하여 동작한다. 바이어스 회로(226)는, 예를 들어, 하이 레벨의 검출 신호(DET)에 응답하여 동작한다.
디지털 DLL 코어(250)는, 디지털 지연 회로(251), 디지털 위상 보간기(252), 레벨 쉬프터(level shifter)(253), 제2 듀티 사이클 보정 회로(254), 및 내부 전원 전압 발생기(255)를 포함한다.
디지털 지연 회로(251) 및 디지털 위상 보간기(252)는 입력 클락 신호(ICLK)의 위상 보다 상기 지연 보상 시간에 대응하는 위상만큼 앞서는 위상을 가지는 출력 클락 신호(OCLK)가 발생되도록 디지털 클락 신호(ICLK)를 지연한다.
디지털 지연 회로(251)는 적어도 하나의 인버터 타입(inverter type)의 디지털 딜레이 셀을 포함한다. 디지털 지연 회로(251)는, 도 1의 위상 검출기(130)의 출력 신호에 대응하는 코어 제어부(290)의 출력 신호에 응답하여, 저주파수인 제2 주파수의 디지털 클락 신호(DCLK)를 제3 지연 시간만큼 지연한다. 디지털 지연 회로(251)는 코어스 동기 동작을 수행한다.
디지털 위상 보간기(252)는, 코어 제어부(290)의 출력 신호에 응답하여, 입력 클락 신호(ICLK)보다 상기 지연 보상 시간만큼 앞선 출력 클락 신호(OCLK)가 발생되도록 디지털 지연 회로(251)의 출력 클락 신호를 상기 제3 지연 시간보다 작거나 같은 제4 지연 시간만큼 지연한다. 디지털 위상 보간기(252)는 인버터 타입의 디지털 딜레이 셀을 포함한다. 디지털 위상 보간기(252)는, 디지털 지연 회로(251)의 출력 클락 신호를 미세하게 지연하여 출력한다. 디지털 위상 보간기(252)는 파인 동기 동작을 수행한다.
레벨 쉬프터(253)는 디지털 위상 보간기(222)의 출력 클락 신호의 스윙 폭을 외부 전원 전압(VEXT)과 접지 전압(VSS) 사이의 스윙 폭으로 증폭한다. 레벨 쉬프터(253)는 상기 디지털 딜레이 셀과 유사한 구성을 가지는 인버터를 포함하는 디지털 레벨 쉬프터이다.
제2 듀티 사이클 보정 회로(254)는, 듀티 보정 제어 회로(225)의 제어 신호(DC)에 응답하여, 레벨 쉬프터(253)의 출력 클락 신호의 듀티 사이클을 50(%)로 보정한다. 제2 듀티 사이클 보정 회로(254)는, 제1 듀티 사이클 보정 회로(224)의 구성 요소와 동일한 구성 요소를 포함할 수 있다.
내부 전원 전압 발생기(255)는, 디지털 지연 회로(251), 디지털 위상 보간기(252), 및 레벨 쉬프터(253)에 안정적인 내부 전원 전압(IVC)을 제공한다. 내부 전원 전압(IVC)은, 디지털 지연 회로(251), 디지털 위상 보간기(252), 및 레벨 쉬프터(253)의 동작 특성들을 안정화시키기 위해 사용된다. 내부 전원 전압 발생기(255)는 검출 신호(DET)에 응답하여 동작한다. 내부 전원 전압 발생기(255)는, 예를 들어, 로우 레벨의 검출 신호(DET)에 응답하여 동작한다.
디지털 지연 회로(251), 디지털 위상 보간기(252), 및 레벨 쉬프터(253)에 각각 포함된 인버터의 동작 특성은, 공정(process), 전압(voltage), 및 온도(temperature)에 따라 변화할 수 있다. 내부 전원 전압 발생기(255)는 공정, 전압, 및 온도에 따른 인버터의 동작 특성의 변화를 보상(제거)하기 위해 사용된다.
제2 선택 회로(280)는 제1 듀티 사이클 보정 회로(224)의 출력 클락 신호 및 제2 듀티 사이클 보정 회로(254)의 출력 클락 신호 중 하나를 선택하여 출력 클락 신호(OCLK)를 발생한다. 제2 선택 회로(280)는, 예를 들어, 멀티플렉서로 구현될 수 있다.
코어 제어부(290)는, 도 1에 도시된 위상 검출기(130)의 출력 신호 및 도 1의 피드백 클락 신호(FCLK)에 응답하여, 아날로그 DLL 코어(220) 및 디지털 DLL 코 어(250)에 포함된 구성 요소의 전체적인 동작을 제어한다.
본 발명에 따른 DLL 코어부의 다른 실시예에 있어서, 증폭부(223)의 위치와 제1 듀티 사이클 보정 회로(224)의 위치는 서로 변경될 수 있다. 즉, 본 발명의 다른 실시예에서는, 제1 듀티 사이클 보정 회로(224)의 보정 동작이 먼저 수행되고, 증폭부(223)의 증폭 동작이 나중에 수행될 수 있다. 또한, 레벨 쉬프터(253)의 위치와 제2 듀티 사이클 보정 회로(254)의 위치는 서로 변경될 수 있다. 즉, 본 발명의 다른 실시예에서는, 제1 듀티 사이클 보정 회로(254)의 보정 동작이 먼저 수행되고, 증폭부(253)의 증폭 동작이 나중에 수행될 수 있다.
본 발명에 따른 DLL 코어부의 다른 실시예에 있어서, 제2 듀티 사이클 보정 회로(254) 및 제2 선택 회로(280)는 제거될 수 있다. 즉, 본 발명의 다른 실시예에서는, 제1 듀티 사이클 보정 회로(224)는 증폭부(223)의 출력 클락 신호 또는 레벨 쉬프터(253)의 출력 클락 신호에 대한 듀티 사이클을 보정하여 출력 클락 신호(OCLK)를 발생할 수 있다. 즉, 아날로그 DLL 코어(220)와 디지털 DLL 코어(250)는 아날로그 타입의 듀티 사이클 보정 회로를 공유할 수 있다.
전술한 바와 같이, 본 발명에 따른 지연 동기 루프 회로는, 입력 클락 신호의 주파수에 따라 선택적으로 동작하는 아날로그 DLL 코어(220) 및 디지털 DLL 코어(250)를 포함하므로, 전력 소모를 감소시킬 수 있다.
예를 들어, 본 발명의 지연 동기 루프 회로를 상대적으로 낮은 입력 클락 주파수에서 아날로그 DLL 코어를 사용하여 시뮬레이션(simulation)했을 때 7.8(mA)의 전류가 소비되고, 디지털 DLL 코어를 사용하여 시뮬레이션했을 때 4.2(mA)의 전류 가 소비된다. 따라서 본 발명이 사용될 때 약 46(%)의 전력이 감소될 수 있다.
또한, 본 발명의 지연 동기 루프 회로는 아날로그 타입의 듀티 사이클 보정 회로(예를 들어, 224)를 포함하므로, 50%의 듀티 사이클을 가지는 출력 클락 신호(OCLK)를 발생할 수 있다.
도 4는 도 1에 도시된 DLL 코어부(110)의 다른 실시예(300)를 나타내는 블락 다이어그램이다.
도 4를 참조하면, DLL 코어부(300)는, 클락 버퍼(301), 제1 선택 회로(302), 아날로그 DLL 코어(320), 디지털 DLL 코어(350), 제2 선택 회로(380), 및 코어 제어부(390)를 포함한다. 아날로그 DLL 코어(320)는 도 1의 아날로그 DLL 코어(111)에 대응하고, 아날로그 루프로도 언급될 수 있다. 디지털 DLL 코어(350)는 도 1의 디지털 DLL 코어(112)에 대응하고, 디지털 루프로도 언급될 수 있다.
클락 버퍼(301)는 입력 버퍼이고, 입력 클락 신호(ICLK)를 버퍼링하여 내부 전원 전압(IVC) 및 접지 전압(VSS)을 가지는 디지털 클락 신호(DCLK)를 출력한다. 입력 클락 신호(ICLK)의 스윙 폭은 디지털 클락 신호(DCLK)의 스윙 폭보다 작다. 입력 클락 신호(ICLK)는 외부 장치로부터 입력되는 작은 신호이고, 디지털 클락 신호(DCLK)는 레일-투-레일(rail-to-rail) 신호이다.
제1 선택 회로(302)는, 카스 라이트 레이턴시(CAS(column address strobe) write latency) 신호(CWL)에 응답하여, 입력 클락 신호(ICLK) 및 디지털 클락 신호(DCLK) 중 하나를 선택한다. 제1 선택 회로(302)는, 예를 들어, 멀티플렉서로 구현될 수 있다. 예를 들어, 하이 레벨의 카스 라이트 레이턴시 신호(CWL)는 입력 클 락 신호(ICLK)의 주파수가 상대적으로 높은 주파수인 제1 주파수임을 지시(indication)하고, 로우 레벨의 카스 라이트 레이턴시 신호(CWL)는 입력 클락 신호(ICLK)의 주파수가 상기 제1 주파수 보다 상대적으로 작거나 같은 제2 주파수임을 지시할 수 있다.
카스 라이트 레이턴시 신호(CWL)는 반도체 메모리 장치에서 사용되는 내부 신호이다. 카스 라이트 레이턴시는 반도체 메모리 장치에 기입 명령(write command)이 입력되는 시점으로부터 메모리 셀(memory cell)에 데이터가 기입되는 시점까지의 지연 시간을 의미한다. 카스 라이트 레이턴시 신호(CWL)는 반도체 메모리 장치의 모드 레지스터(mode register)에서 발생되는 신호이고, 입력 클락 신호(ICLK)의 주파수 정보를 지시(indication)하는 신호이다.
아날로그 DLL 코어(320)는, 아날로그 지연 회로(321), 아날로그 위상 보간기(322), 증폭부(323), 제1 듀티 사이클 보정 회로(DCC)(324), 듀티 보정 제어 회로(325), 및 바이어스 회로(326)를 포함한다.
아날로그 지연 회로(321) 및 아날로그 위상 보간기(322)는 입력 클락 신호(ICLK)의 위상 보다 상기 지연 보상 시간에 대응하는 위상만큼 앞서는 위상을 가지는 출력 클락 신호(OCLK)가 발생되도록 입력 클락 신호(ICLK)를 지연한다.
아날로그 지연 회로(321)는 도 3의 아날로그 지연 회로(221)에 대응한다. 아날로그 지연 회로(321)의 구성 및 동작은 도 3의 아날로그 지연 회로(221)의 구성 및 동작과 유사하다.
아날로그 위상 보간기(322)는 도 3의 아날로그 위상 보간기(222)에 대응한 다. 아날로그 위상 보간기(322)의 구성 및 동작은 도 3의 아날로그 위상 보간기(322)의 구성 및 동작과 유사하다.
증폭부(323)는 도 3의 증폭부(223)에 대응한다. 증폭부(323)의 구성 및 동작은 도 3의 증폭부(323)의 구성 및 동작과 유사하다.
제1 듀티 사이클 보정 회로(324)는 도 3의 제1 듀티 사이클 보정 회로(224)에 대응한다. 제1 듀티 사이클 보정 회로(324)의 구성 및 동작은 도 3의 제1 듀티 사이클 보정 회로(224)의 구성 및 동작과 유사하다.
바이어스 회로(326)는 도 3의 바이어스 회로(226)에 대응한다. 바이어스 회로(326)의 구성 및 동작은 도 3의 바이어스 회로(226)의 구성 및 동작과 유사하다.
디지털 DLL 코어(350)는, 디지털 지연 회로(351), 디지털 위상 보간기(352), 레벨 쉬프터(353), 제2 듀티 사이클 보정 회로(354), 및 내부 전원 전압 발생기(355)를 포함한다.
디지털 지연 회로(351) 및 디지털 위상 보간기(352)는 입력 클락 신호(ICLK)의 위상 보다 상기 지연 보상 시간에 대응하는 위상만큼 앞서는 위상을 가지는 출력 클락 신호(OCLK)가 발생되도록 디지털 클락 신호(DCLK)를 지연한다.
디지털 지연 회로(351)는 도 3의 디지털 지연 회로(251)에 대응한다. 디지털 지연 회로(351)의 구성 및 동작은 도 3의 디지털 지연 회로(251)의 구성 및 동작과 유사하다.
디지털 위상 보간기(352)는 도 3의 디지털 위상 보간기(252)에 대응한다. 디지털 위상 보간기(352)의 구성 및 동작은 도 3의 디지털 위상 보간기(252)의 구성 및 동작과 유사하다.
레벨 쉬프터(353)는 도 3의 레벨 쉬프터(253)에 대응한다. 레벨 쉬프터(353)의 구성 및 동작은 도 3의 레벨 쉬프터(253)의 구성 및 동작과 유사하다.
제2 듀티 사이클 보정 회로(354)는 도 3의 제2 듀티 사이클 보정 회로(254)에 대응한다. 제2 듀티 사이클 보정 회로(354)의 구성 및 동작은 도 3의 제2 듀티 사이클 보정 회로(354)의 구성 및 동작과 유사하다.
내부 전원 전압 발생기(355)는, 디지털 지연 회로(351), 디지털 위상 보간기(352), 및 레벨 쉬프터(353)에 안정적인 내부 전원 전압(IVC)을 제공한다. 내부 전원 전압(IVC)은, 디지털 지연 회로(351), 디지털 위상 보간기(352), 및 레벨 쉬프터(353)의 동작 특성들을 안정화시키기 위해 사용된다. 내부 전원 전압 발생기(355)는 카스 라이트 레이턴시 신호(CWL)에 응답하여 동작한다. 내부 전원 전압 발생기(355)는, 예를 들어, 로우 레벨의 카스 라이트 레이턴시 신호(CWL)에 응답하여 동작한다.
디지털 지연 회로(351), 디지털 위상 보간기(352), 및 레벨 쉬프터(353)에 각각 포함된 인버터의 동작 특성은, 공정, 전압, 및 온도에 따라 변화할 수 있다. 내부 전원 전압 발생기(355)는 공정, 전압, 및 온도에 따른 인버터의 동작 특성의 변화를 보상하기 위해 사용된다.
제2 선택 회로(380)는 제1 듀티 사이클 보정 회로(324)의 출력 클락 신호 및 제2 듀티 사이클 보정 회로(354)의 출력 클락 신호 중 하나를 선택하여 출력 클락 신호(OCLK)를 발생한다. 제2 선택 회로(380)는, 예를 들어, 멀티플렉서로 구현될 수 있다.
코어 제어부(390)는 도 3의 코어 제어부(290)에 대응한다. 코어 제어부(390)의 구성 및 동작은 도 3의 코어 제어부(290)의 구성 및 동작과 유사하다.
본 발명에 따른 DLL 코어부의 다른 실시예에 있어서, 증폭부(323)의 위치와 제1 듀티 사이클 보정 회로(324)의 위치는 서로 변경될 수 있다. 즉, 본 발명의 다른 실시예에서는, 제1 듀티 사이클 보정 회로(324)의 보정 동작이 먼저 수행되고, 증폭부(323)의 증폭 동작이 나중에 수행될 수 있다. 또한, 레벨 쉬프터(353)의 위치와 제2 듀티 사이클 보정 회로(354)의 위치는 서로 변경될 수 있다. 즉, 본 발명의 다른 실시예에서는, 제1 듀티 사이클 보정 회로(354)의 보정 동작이 먼저 수행되고, 증폭부(353)의 증폭 동작이 나중에 수행될 수 있다.
본 발명에 따른 DLL 코어부의 다른 실시예에 있어서, 제2 듀티 사이클 보정 회로(354) 및 제2 선택 회로(380)는 제거될 수 있다. 즉, 본 발명의 다른 실시예에서는, 제1 듀티 사이클 보정 회로(324)는 증폭부(323)의 출력 클락 신호 또는 레벨 쉬프터(353)의 출력 클락 신호에 대한 듀티 사이클을 보정하여 출력 클락 신호(OCLK)를 발생할 수 있다.
전술한 바와 같이, 본 발명에 따른 지연 동기 루프 회로는, 입력 클락 신호의 주파수에 따라 선택적으로 동작하는 아날로그 DLL 코어(320) 및 디지털 DLL 코어(350)를 포함하므로, 전력 소모를 감소시킬 수 있다.
또한, 본 발명의 지연 동기 루프 회로는 아날로그 타입의 듀티 사이클 보정 회로(예를 들어, 324)를 포함하므로, 50%의 듀티 사이클을 가지는 출력 클락 신 호(OCLK)를 발생할 수 있다.
도 5는 본 발명의 지연 동기 루프 회로의 동작에 따른 파형을 나타내는 도면이다.
도 5에는 주기가 1(ns)이고 듀티 사이클의 에러(error)가 5(%)이고, 피드백 클락 신호(FCLK)의 위상 보다 400(ps)에 대응하는 위상만큼 앞서는 위상을 가지는 입력 클락 신호(ICLK)가 본 발명의 디지털 DLL 코어에 입력되어 본 발명의 지연 동기 루프 회로가 동작했을 때의 파형들이 도시되어 있다.
첫 번째 파형을 참조하면, 피드백 클락 신호(FCLK)의 위상이 입력 클락 신호(ICLK)의 위상에 동기되고 피드백 클락 신호(FCLK)의 듀티 사이클이 50(%)로 보정된다. 피드백 클락 신호(FCLK)는 외부 전원 전압(VEXT)과 접지 전압(VSS) 사이에서 스윙한다.
세 번째 파형을 참조하면, 약 400(ns)의 시간에서 입력 클락 신호(ICLK)와 피드백 클락 신호(FCLK) 사이의 위상 차이가 0 도(degree)가 된다. 즉, 입력 클락 신호(ICLK)의 위상과 피드백 클락 신호(FCLK)의 위상이 동기된다.
두 번째 파형은 세 번째 파형을 확대(zoom in)한 파형이고 위상 차이의 지터(jitter)를 나타낸다. 상기 지터는 약 20(ps)이다.
전술한 본 발명에 따른 지연 동기 루프 회로에 대한 설명은, 본 발명의 실시예에 따른 지연 동기 루프 회로의 동작 방법에도 적용될 수 있다.
이상에서와 같이, 도면과 명세서에서 실시예가 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이 며 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자는 본 발명으로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 지연 동기 루프 회로(100)를 설명하기 위한 도면이다.
도 2는 도 1에 도시된 아날로그 DLL 코어(111)에 포함된 아날로그 딜레이 셀의 실시예(113)를 나타내는 도면이다.
도 3은 도 1에 도시된 DLL 코어부(110)의 실시예(200)를 나타내는 블락 다이어그램이다.
도 4는 도 1에 도시된 DLL 코어부(110)의 다른 실시예(300)를 나타내는 블락 다이어그램이다.
도 5는 본 발명의 지연 동기 루프 회로의 동작에 따른 파형을 나타내는 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
111: 아날로그 DLL 코어 112: 디지털 DLL 코어
113: 아날로그 딜레이 셀 220: 아날로그 DLL 코어
224: 제1 듀티 사이클 보정 회로 250: 디지털 DLL 코어
254: 제2 듀티 사이클 보정 회로 255: 내부 전원 전압 발생기
320: 아날로그 DLL 코어 324: 제1 듀티 사이클 보정 회로
350: 디지털 DLL 코어 354: 제2 듀티 사이클 보정 회로
355: 내부 전원 전압 발생기

Claims (10)

  1. 제 1 주파수의 입력 클락 신호를 수신하여 동작하는 제 1 지연 동기 루프(DLL) 코어; 및
    상기 제1 주파수보다 작거나 같은 제2 주파수의 입력 클락 신호를 수신하여 동작하는 제 2 지연 동기 루프(DLL) 코어를 포함하며,
    상기 제 1 지연 동기 루프 코어는 아날로그 지연 동기 루프 코어이고,
    상기 제 2 지연 동기 루프 코어는 디지털 지연 동기 루프 코어이며,
    상기 제 1 및 제 2 지연 동기 루프 코어 중 하나만 선택적으로 동작하며,
    상기 아날로그 지연 동기 루프 코어 및 상기 디지털 지연 동기 루프 코어 중 하나를 선택하는 선택 회로를 포함하며, 상기 선택 회로는 상기 입력 클락 신호의 주파수를 검출하는 주파수 검출기의 검출 신호에 응답하여 동작하며,
    상기 선택 회로는 반도체 메모리 장치에서 사용되고 상기 입력 클락 신호의 주파수 정보를 지시하는 카스 라이트 레이턴시 신호(CWL)에 응답하여 동작하는 지연 동기 루프 회로.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 아날로그 지연 동기 루프 코어는 제 1 동작 속도 및 제 1 소비 전력을 가지는 차동 증폭기 형태의 딜레이 셀을 포함하고,
    상기 디지털 지연 동기 루프 코어는 상기 제 1 동작 속도보다 작거나 같은 제 2 동작 속도 및 상기 제 1 소비 전력보다 작거나 같은 제 2 소비 전력을 가지는 인버터 형태의 딜레이 셀을 포함하는 지연 동기 루프 회로.
  6. 제 1항에 있어서,
    상기 아날로그 지연 동기 루프 코어와 상기 디지털 지연 동기 루프 코어는 아날로그 타입의 듀티 사이클 보정 회로를 공유하는 지연 동기 루프 회로.
  7. 제 1항에 있어서,
    상기 아날로그 지연 동기 루프 코어는, 아날로그 딜레이 셀을 포함하는 아날로그 지연 회로, 아날로그 증폭부, 아날로그 위상 보간기, 및 아날로그 듀티 사이클 보정 회로를 포함하고,
    상기 디지털 지연 동기 루프 코어는, 디지털 딜레이 셀을 포함하는 디지털 지연 회로, 디지털 위상 보간기, 디지털 레벨 쉬프터, 및 아날로그 듀티 사이클 보정 회로를 포함하고,
    상기 디지털 지연 동기 루프 코어는, 상기 디지털 지연 회로, 상기 디지털 위상 보간기, 및 상기 디지털 레벨 쉬프터에 안정적인 내부 전원 전압을 제공하는 내부 전원 전압 발생기를 더 포함하는 지연 동기 루프 회로.
  8. 지연 동기 루프 회로의 동작 방법에 있어서,
    (a) 입력 클락 신호의 주파수가 제 1 주파수일 때, 아날로그 지연 동기 루프 코어의 동기 동작을 수행하는 단계;
    (b) 상기 입력 클락 신호의 주파수가 상기 제 1 주파수보다 작거나 같은 제 2 주파수일 때, 디지털 지연 동기 루프 코어의 동기 동작을 수행하는 단계; 및
    (c) 상기 입력 클락 신호의 주파수를 검출하는 검출 신호를 발생하는 단계를 포함하며,
    상기 검출 신호에 근거하여 상기 (a) 단계와 상기 (b) 단계가 선택적으로 수행되는 지연 동기 루프 회로의 동작 방법.
  9. 삭제
  10. 제 8 항에 있어서,
    (d) 카스 라이트 레이턴시 신호를 발생하는 단계를 더 포함하며,
    상기 카스 라이트 레이턴시 신호는 반도체 메모리 장치에서 사용되고 상기 입력 클락 신호의 주파수 정보를 지시하며,
    상기 카스 라이트 레이턴시 신호에 응답하여 상기 (a) 단계 및 상기 (b) 단계는 선택적으로 수행되는 지연 동기 루프 회로의 동작 방법.
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