JP2015095860A - タイミング調整回路および半導体集積回路装置 - Google Patents

タイミング調整回路および半導体集積回路装置 Download PDF

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Abstract

【課題】入力クロック信号が高速化しても、誤動作を生じることなく、タイミング調整された出力信号を生成することができるタイミング調整回路および半導体集積回路装置の提供を図る。
【解決手段】入力クロック信号ＣＬＫを受け取り、制御電圧Ｖcntlに基づいて遅延量を変化させた多相クロックを生成する電圧制御遅延線１と、基準になる第１クロックＲＥＦと前記電圧制御遅延線１からの第２クロックＦＢの位相差を検出する位相検出器３と、検出された前記位相差に基づいて前記制御電圧Ｖcntlを生成する制御電圧生成回路４，５と、起動後の一定期間のみ動作して、前記制御電圧Ｖcntlを、第１電圧ＧＮＤおよび第２電圧ＶＤＤの間で連続的に変化させるスタートアップ回路７と、を有する。
【選択図】図７

Description

この出願で言及する実施例は、タイミング調整回路および半導体集積回路装置に関する。
近年、コンピュータやその他の情報処理機器に使用する半導体記憶装置(例えば、ＤＲＡＭ：Dynamic Random Access Memory)およびプロセッサ等は、その性能向上が顕著である。それに伴って、ボードに搭載されたチップ間や１つのチップ内における複数の素子や回路ブロック間の信号伝送を正確で高速に行わなければならない。
そこで、例えば、受信側にタイミング調整回路(例えば、ＤＬＬ回路：Delay Locked Loop Circuit)を設け、このＤＬＬ回路により入力クロック信号を遅延させて多相クロックを生成し、データを適切なタイミングで取り込む(判定する)ものが知られている。
或いは、コンピュータのバスを始めとする高速インターフェースにおいて、シリアルデータおよびパラレルデータを相互変換するＳｅｒＤｅｓ(SERializer/DESerializer)が知られているが、このＳｅｒＤｅｓに対してもＤＬＬ回路が適用されている。
ＤＬＬ回路は、縦列接続された複数の遅延ユニットを有し、例えば、第１遅延ユニットからの信号(０°)と、第１遅延ユニットよりも後段の第２遅延ユニットからの信号(３６０°)の位相差が零になるように制御する。
そして、第１遅延ユニットと第２遅延ユニット間の各遅延ユニットからの信号を利用して、位相の異なる複数の信号(多相クロック)を生成する。なお、ＤＬＬ回路(タイミング調整回路)は、ＳｅｒＤｅｓだけでなく、様々な電子回路(半導体集積回路装置)に対して幅広く適用されている。
ところで、従来、タイミング調整回路としては、様々なものが提案されている。
特開２０１０−１１４８７３号公報 特開２００６−０２５１３１号公報 特開２０１１−０５５４８２号公報
Kwon, Jae-Wook, et al., "A 3.0 Gb/s clock data recovery circuits based on digital DLL for clock-embedded display interface," ESSCIRC (ESSCIRC), 2012 Proceedings of the, IEEE, September 2012
前述したように、例えば、縦列接続された複数の遅延ユニットを有するＤＬＬ回路は、例えば、ＳｅｒＤｅｓを始めとして様々な電子回路に適用されている。このようなＤＬＬ回路が適用された電子回路において、例えば、電源を投入するスタートアップ時には、ＤＬＬ回路における位相周波数検出器(ＰＦＤ：Phase Frequency Detector：位相検出器)が誤動作する虞がある。
すなわち、ＤＬＬ回路の入力信号(入力クロック信号)の周波数が高くなると、ＰＦＤの動作可能範囲が狭くなり、例えば、スタートアップ時等において、ＰＦＤが誤動作するため、タイミング調整された出力信号の生成が困難になる虞がある。
一実施形態によれば、電圧制御遅延線と、位相検出器と、制御電圧生成回路と、スタートアップ回路と、を有するタイミング調整回路が提供される。
前記電圧制御遅延線は、入力クロック信号を受け取り、制御電圧に基づいて遅延量を変化させた多相クロックを生成し、前記位相検出器は、基準になる第１クロックと前記電圧制御遅延線からの第２クロックの位相差を検出する。
前記制御電圧生成回路は、検出された前記位相差に基づいて前記制御電圧を生成し、前記スタートアップ回路は、起動後の一定期間のみ動作して、前記制御電圧を、第１電圧および第２電圧の間で連続的に変化させる。
開示のタイミング調整回路および半導体集積回路装置は、入力クロック信号が高速化しても、誤動作を生じることなく、タイミング調整された出力信号を生成することができるという効果を奏する。
図１は、タイミング調整回路の一例を示すブロック図である。 図２は、図１に示すタイミング調整回路における遅延ユニットの一例を示す回路図である。 図３は、図１に示すタイミング調整回路の動作を説明するための図である。 図４は、図１に示すタイミング調整回路におけるスタートアップ時の遅延を説明するための図である。 図５は、図１に示すタイミング調整回路における位相周波数検出器の異なる入力クロック信号に対する動作を説明するための図である。 図６は、図１に示すタイミング調整回路における位相周波数検出器の正常動作状態と誤動作状態を説明するための図である。 図７は、タイミング調整回路の第１実施例を示すブロック図である。 図８は、図７に示す第１実施例のタイミング調整回路におけるスタートアップ回路を抜き出して示す回路図である。 図９は、図８に示すスタートアップ回路の動作を説明するためのタイミング図である。 図１０は、タイミング調整回路の第２実施例を示すブロック図である。 図１１は、図１０に示す第２実施例のタイミング調整回路の動作を説明するための図である。 図１２は、タイミング調整回路の第３実施例を示すブロック図である。 図１３は、タイミング調整回路の第４実施例を示すブロック図である。 図１４は、図１３に示す第４実施例のタイミング調整回路の動作を説明するための図である。 図１５は、各実施例のタイミング調整回路による効果を説明するための図である。 図１６は、本実施例のタイミング調整回路が適用される半導体集積回路装置の一例を示すブロック図である。
まず、タイミング調整回路および半導体集積回路装置の実施例を詳述する前に、タイミング調整回路の一例およびその問題点を図１〜図６を参照して説明する。
図１は、タイミング調整回路(ＤＬＬ回路)の一例を示すブロック図である。図１において、参照符号１は電圧制御遅延線(ＶＣＤＬ：Voltage Controlled Delay Line)、101〜112は遅延ユニット、そして、203〜211は波形整形ユニットを示す。また、参照符号３は位相周波数検出器(ＰＦＤ：位相検出器)、４はチャージポンプ(ＣＰ：Charge Pump)、そして、５は容量を示す。
図１に示されるように、ＶＣＤＬ１は、縦列接続された複数の遅延ユニット101〜112を有し、遅延ユニット103〜111の出力信号は、それぞれ対応する波形整形ユニット203〜211を介して出力される。
波形整形ユニット203〜211は、例えば、遅延ユニット103〜111の出力信号の振幅レベルを一般的な論理レベルまで増幅して出力するバッファ回路とされている。バッファ回路は、例えば、ＣＭＯＳ(Complementary Metal-Oxide Semiconductor)バッファ回路である。
ここで、波形整形ユニット203の出力信号、すなわち、遅延ユニット103の出力信号(位相が０°の信号)を波形整形した信号(ＣＫ0：参照クロック信号)ＲＥＦは、ＰＦＤ３の一方の入力に与えられる。
また、波形整形ユニット211の出力信号、すなわち、遅延ユニット111の出力信号(位相が３６０°の信号)を波形整形した信号(ＣＫ360：フィードバッククロック信号)ＦＢは、ＰＦＤ３の他方の入力に与えられる。
ＰＦＤ(位相周波数検出器)３は、入力された波形整形ユニット203の出力信号(参照クロック信号)ＲＥＦと波形整形ユニット211の出力信号(フィードバッククロック信号)ＦＢの位相差を検出してアップ信号ＵＰまたはダウン信号ＤＮをＣＰ４に出力する。
ＣＰ(チャージポンプ)４は、ＰＦＤ３からの信号ＵＰ，ＤＮに従って容量５に保持される電荷量を制御する。すなわち、制御電圧Ｖcntlは、参照クロック信号ＲＥＦとフィードバッククロック信号ＦＢの位相が同期する(３６０°(＝０°)になる)ように制御される。
図１において、遅延ユニット(第１遅延ユニット)103と遅延ユニット(第２遅延ユニット)111の間には、７個の遅延ユニット104〜110が設けられている。そして、第１遅延ユニット103の出力信号ＣＫ0に対応する信号ＲＥＦと第２遅延ユニット111の出力信号ＣＫ360に対応する信号ＦＢの位相を同期させるように制御することで、八相クロックＣＫ0，ＣＫ45，ＣＫ90，…，ＣＫ360を得ることができる。
すなわち、ｎおよびｍを正の整数で、ｎ＜ｍとすると、例えば、参照クロック信号ＲＥＦは、ｎ段目の遅延ユニットから出力され、フィードバッククロック信号ＦＢは、ｍ段目の遅延ユニットから出力されることになる。
図２は、図１に示すタイミング調整回路における遅延ユニットの一例を示す回路図であり、図３は、図１に示すタイミング調整回路の動作を説明するための図である。ここで、図３(a)は、信号ＣＫ0，ＣＫ90，ＣＫ180，ＣＫ270，ＣＫ360の関係を示し、図３(b)は、制御電圧Ｖcntlと遅延時間の関係を示す。
図２に示されるように、遅延ユニット100(101〜112)は、全て同様の回路構成とされ、ｐチャネル型ＭＯＳ(ｐＭＯＳ)トランジスタＱp1〜Ｑp5およびｎチャネル型ＭＯＳ(ｎＭＯＳ)トランジスタＱn1〜Ｑn4を有する。
ここで、対応関係を示す一例として、図１における遅延ユニット108に注目すると、図２に示す遅延ユニット100(108)における入力の差動対トランジスタＱn1およびＱn2のゲートが、差動入力ＩＮおよび／ＩＮに対応する。ここで、入力ＩＮは、正論理(非反転論理)の入力を示し、／ＩＮは、負論理(反転論理)の入力を示す。
また、トランジスタＱp2のドレイン(トランジスタＱp1のゲートおよびドレイン)とトランジスタＱn1のドレインの接続ノードが負論理(反転論理)の出力／ＯＵＴに対応する。さらに、トランジスタＱp3のドレイン(トランジスタＱp4のゲートおよびドレイン)とトランジスタＱn2のドレインの接続ノードが正論理(非反転論理)の出力ＯＵＴに対応する。
図２に示されるように、制御電圧Ｖcntlは、ｎＭＯＳトランジスタＱn3およびＱn4のゲートに印加され、トランジスタＱn3およびＱn4の駆動能力(流れる電流)は、制御電圧Ｖcntlの電圧レベルにより制御される。
ここで、制御電圧Ｖcntlの電圧レベルが高くなると、トランジスタＱn3は十分にオンし、また、トランジスタＱn4も十分にオンしてトランジスタＱp2およびＱp3のゲート電圧が低くなる。これにより、遅延ユニット100の駆動能力が大きくなって遅延時間が短くなる。逆に、制御電圧Ｖcntlのレベルが低くなると、遅延ユニット100による遅延時間が長くなる。
すなわち、図３(b)に示されるように、制御電圧Ｖcntlは、初期状態で零(Ｖcntl＝０)とされ、このとき、ＶＣＤＬ１(遅延ユニット101〜112)は、信号を伝搬しない。また、ＰＦＤ３に入力される参照クロック信号ＲＥＦおよびフィードバッククロック信号ＦＢは、零(ＲＥＦ＝０，ＦＢ＝０)のまま遷移しない。従って、制御電圧Ｖcntlは、初期状態(Ｖcntl＝０)を維持する。
それぞれの遅延ユニット100(101〜112)は、例えば、制御電圧Ｖcntlのレベル(電圧)が、トランジスタＱn3およびＱn4の閾値電圧Ｖthを超えると動作を開始し、高電位になるに従って駆動能力が大きくなって、遅延時間が短くなる。
なお、波形整形ユニット203〜211は、全て同様の回路構成とされ、各波形整形ユニットによる遅延時間も一定になっている。従って、例えば、ＤＬＬ回路(タイミング調整回路)がロックしたときは、各波形整形ユニット203〜211から出力される八相クロックは、遅延ユニット103〜111から出力される互いに位相が４５°だけ異なる八相クロックＣＫ0，ＣＫ45，ＣＫ90，…，ＣＫ360に対応することになる。
次に、説明を簡略化するために、各波形整形ユニット203〜211による一定の遅延時間を省いて、遅延ユニット103〜111による出力信号を、多相クロックＣＫ0〜ＣＫ360とみなして説明する。
すなわち、図３(a)を参照して、図１における遅延ユニット103，105，107，109，111の出力信号を、波形整形ユニット203，205，207，209，211の出力信号(クロック信号ＣＫ0，ＣＫ90，ＣＫ180，ＣＫ270，ＣＫ360)として説明する。
信号ＣＫ0は、入力クロック信号ＣＬＫを３段の遅延ユニット101〜103で遅延した信号である。ここで、入力クロック信号ＣＬＫは、例えば、正論理および負論理の差動(相補)の入力クロック信号を表している。
信号ＣＫ90は、入力クロック信号ＣＬＫを５段の遅延ユニット101〜105で遅延した信号、すなわち、遅延ユニット103の出力信号ＣＫ0をさらに２段の遅延ユニット104，105で遅延した信号である。
さらに、信号ＣＫ180は、入力クロック信号ＣＬＫを７段の遅延ユニット101〜107で遅延した信号、すなわち、遅延ユニット105の出力信号ＣＫ90をさらに２段の遅延ユニット106，107で遅延した信号である。そして、他の信号ＣＫ270，ＣＫ360(＝ＣＫ0)も同様に、遅延ユニットにより順次遅延することで生成される。
なお、図３(a)では、四相クロックＣＫ0(ＣＫ360)，ＣＫ90，ＣＫ180，ＣＫ270を示しているが、八相クロックＣＫ0，ＣＫ45，ＣＫ90，…，ＣＫ360、或いは、他の多相クロックに関しても、遅延ユニットの段数等を変更することで、同様に生成することができる。
図１および図２を参照して説明したＤＬＬ回路(タイミング調整回路)は、入力クロック信号ＣＬＫを順次遅延させることで、多相(八相)クロック信号を生成する。ここで、制御電圧Ｖcntlは、全ての遅延ユニット101〜112(100)におけるトランジスタＱn3およびＱn4のゲートに印加され、この制御電圧Ｖcntlのレベルをフィードバック制御することにより、信号ＲＥＦおよびＦＢを同期させるようになっている。
このように、参照クロック信号ＲＥＦとフィードバッククロック信号ＦＢの位相を同期させる(零にする)ことにより、遅延ユニット103〜111から互いに位相が４５°だけ異なる８つの信号(八相クロック：多相クロック)が得られることになる。
なお、遅延ユニット101〜112および波形整形ユニット203〜211は、差動構成とされているが、シングルエンド構成であってもよい。また、ＶＣＤＬ１の構成、第１遅延ユニット103と第２遅延ユニット111間に設ける遅延ユニットの段数、並びに、遅延ユニットおよび波形整形ユニットの回路構成等は、様々に変更することができるのは言うまでもない。
ところで、前述した図２において、スタートアップ時に、制御電圧Ｖcnt＝０Ｖとした場合、ＶＣＤＬ１を構成する各遅延ユニット101〜112(100)が動作しないため、図１に示すＤＬＬ回路(タイミング調整回路)は起動しない。そこで、スタートアップ時に、制御電圧Ｖcntとして電源電圧(高電位電源電圧)ＶＤＤを与える場合を、図４を参照して説明する。
図４は、図１に示すタイミング調整回路におけるスタートアップ時の遅延を説明するための図であり、図４(a)は、制御電圧Ｖcntlと遅延時間の関係を示し、図４(b)は、起動時(ｔ０)における制御電圧Ｖcntlの時間変化を示す。
まず、制御電圧Ｖcntlとして電源電圧(高電位電源電圧)ＶＤＤを与え、そこから制御電圧Ｖcntlのレベルを低下させると、例えば、１つの遅延ユニット100(101〜112)における遅延時間は、図４(a)のように変化する。
また、起動時の制御電圧Ｖcntlとして電源電圧ＶＤＤを与え、そこから上述したタイミング調整回路(ＤＬＬ回路)によるフィードバック制御を行うことにより、制御電圧Ｖcntlは、安定した多相クロックを生成するロック電圧Ｖlockまで図４(b)のように変化する。
図５は、図１に示すタイミング調整回路における位相周波数検出器の異なる入力クロック信号に対する動作を説明するための図である。
図５(a)および図５(c)は、入力クロック信号ＣＬＫが第１周波数の場合を示し、図５(b)および図５(d)は、入力クロック信号ＣＬＫが第１周波数の２倍の第２周波数の場合を示す。ここで、入力クロック信号ＣＬＫの周波数としては、例えば、数ＧＨｚ〜数十ＧＨｚ程度が想定される。
また、図５(a)および図５(b)は、ＰＦＤ３の入力信号ＲＥＦ，ＦＢおよび出力信号ＵＰ，ＤＮを示し、図５(c)および図５(d)は、ＰＦＤ３の入力位相と出力位相の関係を示す。なお、図５(a)および図５(b)は、参照クロック信号ＲＥＦは、フィードバッククロック信号ＦＢの立ち上がりタイミングよりも先に立ち上がる(ＲＥＦの方がＦＢよりも位相が進んでいる)場合を示す。
ここで、起動時における制御として、例えば、ＶＣＤＬ１による遅延制御を開始するときの制御電圧Ｖcntlは、ロック電圧Ｖlockよりも高い電圧とされる。そのため、参照クロック信号ＲＥＦは、所定期間マスクされ、フィードバッククロック信号ＦＢが出力された(立ち上がった)後に参照クロック信号ＲＥＦが出力されるようになっている。
すなわち、図１では省略されているが、例えば、起動時において、参照クロック信号ＲＥＦをフィードバッククロック信号ＦＢよりも後に出力するために、後述する図７におけるマスク回路６１，６２に相当する回路が設けられている。なお、ＲＥＦがＦＢよりも後に出力されるとき、ＰＦＤ３からは、最初にダウン信号ＤＮが出力されることになる。
さらに、アップ信号ＵＰおよびダウン信号ＤＮが両方とも出力されない状態を避けるために、図５(a)および図５(b)に示されるように、通常、信号ＵＰおよびＤＮが両方とも出力される同時オン期間δ１を設けることも行われる。なお、参照符号δ２は、ＰＦＤ３が信号ＲＥＦおよびＦＢの遷移(立ち上がりタイミング)から位相差を検出して信号(パルス)ＵＰ，ＤＮを制御するまでのセットアップ期間を示す。
図５(a)と図５(b)の比較から明らかなように、入力クロック信号ＣＬＫの周波数が２倍になっても(周期Ｔが半分のＴ／２になっても)、信号ＵＰ，ＤＮが同時に出力される同時オン期間δ１、および、ＰＦＤ３のセットアップ期間δ２は、変化しない。
すなわち、図５(c)と図５(d)の比較から明らかなように、入力クロック信号ＣＬＫの周波数が２倍になっても、ＰＦＤ３が正しく動作しない非動作範囲Ｒd(＝δ１＋δ２)は、変化しない。そして、ＰＦＤ３の出力位相において、入力クロック信号ＣＬＫの周波数が２倍になったときの正常動作範囲(動作可能位相範囲)は、ＲcaからＲcbへ大幅に低下することになる。
図６は、図１に示すタイミング調整回路における位相周波数検出器の正常動作状態と誤動作状態を説明するための図である。ここで、図６(a)および図６(b)は、ＰＦＤ(位相周波数検出器)３の入出力信号ＲＥＦ，ＦＢ，ＵＰ，ＤＮを示し、図６(a)は、正常動作状態を示し、図６(b)は、誤動作状態を示す。
また、図６(c)は、正常動作状態および誤動作状態における制御電圧Ｖcntlの時間変化を示す。なお、図６(c)において、曲線Ｌａは、正常動作状態における制御電圧Ｖcntlの時間変化を示し、曲線Ｌｂは、誤動作状態における制御電圧Ｖcntlの時間変化を示す。また、図６(c)において、参照符号ｔ０は、起動時のタイミングを示し、ｔ１は、誤動作が生じたタイミングを示す。
なお、図６では、制御電圧Ｖcntlを、高電位の電源電圧ＶＤＤから、安定した多相クロックを生成するロック電圧Ｖlockまで低下させる場合を示し、参照クロック信号ＲＥＦは、フィードバッククロック信号ＦＢの立ち上がりタイミングよりも先に立ち上がる。すなわち、ＲＥＦの方がＦＢよりも位相が進んでいる。
まず、図６(a)に示されるように、正常動作状態において、制御電圧Ｖcntlは、ロック電圧Ｖlockよりも高い電源電圧ＶＤＤから低くなるように制御される。すなわち、ＲＥＦの立ち上がりタイミングは、ＦＢの立ち上がりタイミングよりも先なので、高レベル『Ｈ』の期間の長いパルス信号ＤＮが出力される。なお、前述したように、参照符号δ１は、信号ＵＰ，ＤＮが同時に出力される同時オン期間を示し、δ２は、ＰＦＤ３のセットアップ期間を示す。
そして、図６(a)に示すようなフィードバック制御が正常に行われることにより、例えば、図６(c)中の曲線Ｌａに示されるように、制御電圧Ｖcntlは、電源電圧ＶＤＤから低下するように制御され、ロック電圧Ｖlockに収束することになる。
一方、図６(b)に示されるように、誤動作状態において、例えば、ＰＦＤ３が、ＲＥＦの立ち上がりタイミングを、ＦＢの立ち上がりタイミングよりも後であると判定して処理を行うと、『Ｈ』の期間が信号ＤＮよりも長いパルス信号ＵＰが出力される。
なお、例えば、δ１＋δ２の区間において、参照クロック信号ＲＥＦまたはフィードバッククロック信号ＦＢの次のエッジが立ち上がる場合に、上述した誤動作状態が生じ得る。
すなわち、例えば、図６(c)中の曲線Ｌｂに示されるように、タイミングｔ１で、ＲＥＦの立ち上がりタイミングがＦＢの立ち上がりタイミングよりも後であると判定すると、制御電圧Ｖcntlは、上昇するように制御されて電源電圧ＶＤＤに張り付いてしまう。その結果、ＤＬＬ回路は、タイミング調整された出力信号の生成が困難になる。
以下、タイミング調整回路および半導体集積回路装置の実施例を、添付図面を参照して詳述する。図７は、タイミング調整回路の第１実施例を示すブロック図である。
図７において、参照符号１は電圧制御遅延線(ＶＣＤＬ)、101〜112は遅延ユニット、203〜211は波形整形ユニット、そして、３は位相周波数検出器(ＰＦＤ：位相検出器)を示す。また、参照符号４はチャージポンプ(ＣＰ)、５は容量、６１，６２はマスク回路、そして、７はスタートアップ回路を示す。
図７と前述した図１の比較から明らかなように、第１実施例のタイミング調整回路(ＤＬＬ回路)は、図１に示すタイミング調整回路に対して、スタートアップ回路７が追加されている。
なお、図７では、ナンドゲート７３の出力信号(トランジスタ７４のゲート信号xstup)により制御されるマスク回路６１，６２が設けられ、フィードバッククロック信号ＦＢ'が出力された後に参照クロック信号ＲＥＦが出力されるようになっている。
ＶＣＤＬ１は、縦列接続された複数の遅延ユニット101〜112を有し、遅延ユニット103〜111の出力信号は、それぞれ対応する波形整形ユニット203〜211を介してクロック信号(多相クロック)ＣＫ0〜ＣＫ360として出力される。
ここで、第１実施例のタイミング調整回路において、遅延ユニット101〜112および波形整形ユニット203〜211は、例えば、図１を参照して説明したタイミング調整回路と同様のもの、或いは、知られている様々なものを適用することができる。具体的に、各遅延ユニット101〜112としては、例えば、図２に示す遅延ユニット100をそのまま適用することができる。
波形整形ユニット203〜211は、例えば、遅延ユニット103〜111の出力信号の振幅レベルを一般的な論理レベルまで増幅して出力するバッファ回路とされている。ここで、バッファ回路は例えば、ＣＭＯＳバッファ回路である。遅延ユニット103の出力信号(位相が０°の信号)を波形整形ユニット203により波形整形した信号(ＣＫ0：参照クロック信号)ＲＥＦは、マスク回路６１で所定期間マスクされ、信号ＲＥＦ'としてＰＦＤ３の一方の入力に与えられる。
また、遅延ユニット111の出力信号(位相が３６０°の信号)を波形整形ユニット211により波形整形した信号(ＣＫ360：フィードバッククロック信号)ＦＢは、マスク回路６２で所定期間マスクされ、信号ＲＥＦ'としてＰＦＤ３の他方の入力に与えられる。
ＰＦＤ３は、入力された参照クロック信号ＲＥＦ'とフィードバッククロック信号ＦＢ'の位相差を検出してアップ信号ＵＰまたはダウン信号ＤＮをＣＰ４に出力する。ここで、マスク回路６１，６２は、起動時において、信号ＦＢ'が出力された(立ち上がった)後に信号ＲＥＦ'が出力されるようにマスク制御するためのもので、例えば、ナンドゲート７３の出力信号(xstup)により制御される。
ＣＰ４は、ＰＦＤ３からの信号ＵＰ，ＤＮに従って容量５に保持される電荷量を制御する。すなわち、制御電圧Ｖcntlは、参照クロック信号ＲＥＦ(ＲＥＦ')とフィードバッククロック信号ＦＢ(ＦＢ')の位相が同期する(３６０°(＝０°)になる)ように制御される。
なお、図７においても、図１を参照して説明したのと同様に、第１遅延ユニット103と第２遅延ユニット111の間に設ける遅延ユニットの段数は、７つに限定されるものではなく、所望の多相クロックを生成することができる。また、回路構成も、差動ではなくシングルエンド構成としてもよいのはいうまでもない。
スタートアップ回路７は、例えば、縦列接続された３段のフリップフロップ711〜713、インバータ721，722、ナンドゲート７３およびｐＭＯＳトランジスタ７４を有する。このスタスタートアップ回路７により、起動時において、制御電圧Ｖcntlを、目的とするターゲット電圧(ロック電圧)Ｖlockの近傍の電圧になるように制御する。
これにより、例えば、入力クロック信号ＣＬＫの周波数が高くてＰＦＤ３の動作可能位相範囲が狭い場合でも、ＰＦＤ３は誤動作することなく、ＤＤＬ回路(タイミング調整回路)はタイミング調整された出力信号を生成することを可能にする。
図８は、図７に示す第１実施例のタイミング調整回路におけるスタートアップ回路を抜き出して示す回路図であり、図９は、図８に示すスタートアップ回路の動作を説明するためのタイミング図である。
図８に示されるように、スタートアップ回路７において、縦列接続された３段のフリップフロップ711〜713における初段のフリップフロップ711のデータ入力端子Ｄは、高電位の電源線に接続され、高電位電源電圧ＶＤＤが印加されるようになっている。
なお、各フリップフロップ711〜713のクロック端子ＣＫには、マスク回路６２の出力信号ＦＢ'ではなく、波形整形ユニット211の出力信号ＣＫ360(フィードバッククロック信号ＦＢ)が直接入力されている。
初段のフリップフロップ711のデータ出力端子Ｑは、２段目のフリップフロップ712のデータ入力端子Ｄに接続され、また、２段目のフリップフロップ712のデータ出力端子Ｑは、３段目のフリップフロップ713のデータ入力端子Ｄに接続されている。３段目のフリップフロップ713のデータ出力端子Ｑからの出力信号は、インバータ722を介してナンドゲート７３の一方の入力に供給されている。
ナンドゲート７３の他方の入力には、起動信号(パワーダウン信号)ＰＤをインバータ721で論理反転した信号が供給され、ナンドゲート７３の出力信号は、トランジスタ７４のゲート信号xstupとしてトランジスタ７４を制御するようになっている。
ここで、起動信号ＰＤは、起動時(ｔ０)において、高レベル『Ｈ』から低レベル『Ｌ』に立ち下がる信号である。また、各フリップフロップ711〜713のデータ出力(Ｑ)は、初期状態で『Ｌ』になっており、起動時ｔ０においても『Ｌ』に維持されている。従って、インバータ722の出力信号は『Ｈ』になっている。
図９に示されるように、例えば、タイミングｔ０において、起動信号ＰＤが『Ｈ』から『Ｌ』に立ち下がる(パワーダウンが解除される)と、ナンドゲート７３の入力信号が両方とも『Ｈ』になるため、ナンドゲート７３の出力信号は『Ｌ』になる。
すなわち、トランジスタ７４のゲート信号xstupが『Ｈ』から『Ｌ』に立ち下がり、トランジスタ７４がオンし、制御電圧Ｖcntlは連続的に変化し、徐々に上昇する。
ここで、タイミングｔ０からｔ２までの期間Ｐ１では、制御電圧Ｖcntlは、連続的に上昇し続けるが、例えば、図２を参照して説明した各遅延ユニット100(101〜112)におけるｎＭＯＳトランジスタＱn3，Ｑn4の閾値電圧Ｖthよりも低い(Ｖcntl＜Ｖth)。そのため、ＶＣＤＬ１における各遅延ユニット101〜112は、信号伝搬を行わない。
次に、タイミングｔ２において、制御電圧Ｖcntlが閾値電圧Ｖthを超える(Ｖcntl＞Ｖth)と、遅延ユニット101〜112が活性化され、それぞれ入力信号に対して制御電圧Ｖcntlに従った遅延量を与えて出力信号として出力する信号伝搬動作が開始される。
ここで、期間Ｐ２では、制御電圧Ｖcntlはさらに連続的に上昇し続けるが、遅延ユニット111(波形整形ユニット211)まで信号が伝えられず、タイミングｔ３において、波形整形ユニット211からフィードバッククロック信号ＦＢ(ＣＫ360)が出力される。
そして、期間Ｐ３では、タイミングｔ３から出力されたフィードバッククロック信号ＦＢを、スタートアップ回路７におけるフリップフロップ711〜713で処理し、信号ＦＢの３個目の立ち上がりタイミングｔ４において、トランジスタ７４をオフする。
すなわち、３段のフリップフロップ711〜713のクロック入力ＣＫには、フィードバッククロック信号ＦＢが入力され、その信号ＦＢの３個目の立ち上がりタイミングｔ４でフリップフロップ713のデータ出力(Ｑ)が『Ｌ』から『Ｈ』に変化する。
これにより、インバータ722の出力が『Ｈ』から『Ｌ』に変化し、ナンドゲート７３の出力信号(xstup)が『Ｌ』から『Ｈ』に立ち上がってトランジスタ７４がオフし、スタートアップ回路７が停止する。
この起動時におけるスタートアップ回路７(トランジスタ７４)の動作により、制御電圧Ｖcntlは、目的とするロック電圧Ｖlockの近傍の電圧になる。なお、トランジスタ７４がオフするタイミングｔ４以後の動作、すなわち、期間Ｐ４における動作は、例えば、図１〜図５を参照して説明したのと同様である。
なお、スタートアップ回路７が停止するタイミングｔ４において、制御電圧Ｖcntlは、ロック電圧Ｖlockの近傍でＶlockよりも高い電圧(Ｖcntl＞Ｖlock)に設定されるのが好ましい。
この制御電圧Ｖcntlの設定を、適切なＶcntl＞Ｖlockとするには、例えば、スタートアップ回路７におけるフリップフロップ(711〜713)の段数やｐＭＯＳトランジスタ７４のサイズを調整する。或いは、後に図１０を参照して説明するように、ＶＣＤＬ１の入力に設ける容量８１，８２の値を調整することで、適切なＶcntl＞Ｖlockを実現することもできる。
すなわち、フリップフロップ(711〜713)の段数を増加すれば、スタートアップ回路７が動作している期間を長くすることができ、また、トランジスタ７４のサイズを大きくすれば、制御電圧Ｖcntlをプルアップする駆動能力を大きくすることができる。なお、ＶＣＤＬ１の入力に設ける容量８１，８２の値を大きくすれば、スタートアップ回路７が動作している期間を長くすることができる。
このように、第１実施例のタイミング調整回路によれば、例えば、入力クロック信号ＣＬＫの周波数が高くてＰＦＤ３の動作可能位相範囲が狭い場合でも、制御電圧Ｖcntlが電源電圧ＶＤＤに張り付くような誤動作をなくして正常に動作させることが可能になる。
以上において、スタートアップ回路７は、起動時以外は動作しない、すなわち、トランジスタ７４は、起動時以外はオフしているため、タイミング制御回路が通常動作を行っているときには、多相クロックの生成動作に影響を与えることはない。
なお、前述したように、参照クロック信号ＲＥＦおよびフィードバッククロック信号ＦＢは、マスク回路６１および６２により所定期間マスクされ、ＰＦＤ３に与えられる信号ＦＢ'が出力された後に、信号ＲＥＦ'が出力されるように制御されている。
すなわち、タイミングｔ４でスタートアップ回路７による起動時の制御電圧Ｖcntlの設定が行われた後、まず、フィードバッククロック信号ＦＢ'が立ち上がり、その後、参照クロック信号ＲＥＦ'が立ち上がるようになっている。この場合、ＰＦＤ３からは、最初にダウン信号ＤＮが出力されることになる。これは、以下に述べる他の実施例でも同様である。
図１０は、タイミング調整回路の第２実施例を示すブロック図である。図１０と上述した図７の比較から明らかなように、第２実施例のタイミング調整回路は、第１実施例のタイミング調整回路に対して、容量８１，８２および抵抗８３，８４が追加されている。
すなわち、第２実施例のタイミング調整回路において、ＶＣＤＬ(電圧制御遅延線)１における初段の遅延ユニット101の差動入力ＩＮp，ＩＮmには、容量８１，８２を介して差動のクロック信号ＣＬＫp，ＣＬＫmが入力されている。すなわち、入力クロック信号ＣＬＫ(ＣＬＫp，ＣＬＫm)は、容量結合を介してＶＣＤＬ１(初段の遅延ユニット101)に入力されるようになっている。
さらに、初段の遅延ユニット101において、正論理の入力ＩＮpと負論理の出力ＯＵＴmの間に抵抗８３を設けると共に、負論理の入力ＩＮmと正論理の出力ＯＵＴpの間に抵抗８４を設け、コモンモード電圧Ｖcmを所定の電圧レベルに近づけるようになっている。
図１１は、図１０に示す第２実施例のタイミング調整回路の動作を説明するための図である。図１１において、参照符号0(VCDL)およびＶcm0は、遅延ユニット103の差動出力信号およびそのコモン電圧を示し、360(VCDL)およびＶcm360は、遅延ユニット1111の差動出力信号およびそのコモン電圧を示す。
図１１に示されるように、タイミングｔ０でスタートアップ回路７が起動(トランジスタ７４がオン)すると、期間Ｐ１において、制御電圧Ｖcntlは徐々に上昇するが、閾値電圧Ｖthよりも低いので、遅延ユニット101〜112による信号伝搬はおこなわれない。
次に、タイミングｔ２において、Ｖcntl＞Ｖthになると、遅延ユニット101〜112による信号伝搬が開始される。しかしながら、図１１の期間Ｐ２に示されるように、遅延ユニット103，111の差動出力信号0(VCDL)，360(VCDL)およびコモン電圧Ｖcm0，Ｖcm360は、信号の伝搬は行われるが波形整形ユニット203，211に信号を伝えることが困難になる。
すなわち、初段の遅延ユニット101に設けた容量８１，８２により、遅延ユニット111の差動出力信号360(VCDL)は、コモン電圧Ｖcm360が安定しないために小振幅の信号となり、波形整形ユニット(ＣＭＯＳバッファ)211を駆動することが困難になる。そのため、コモン電圧Ｖcm360が安定して波形整形ユニット211を駆動してフィードバッククロック信号ＦＢが出力されるタイミングｔ３までの期間が長くなる。
なお、トランジスタ７４がオフ(スタートアップ回路７が停止)するタイミングｔ４以後の動作、すなわち、期間Ｐ４における動作は、例えば、図１〜図５を参照して説明したのと同様である。
このように、第２実施例のタイミング調整回路は、容量結合を介してＶＣＤＬ１(初段の遅延ユニット101)に入力クロック信号ＣＬＫを入力することにより、スタートアップ回路７が動作している期間を長くすることができる。これは、例えば、スタートアップ回路７におけるフリップフロップ711〜713の段数の低減を可能にする。
図１２は、タイミング調整回路の第３実施例を示すブロック図である。図１２と上述した図１０の比較から明らかなように、第３実施例のタイミング調整回路は、第２実施例のタイミング調整回路に対して、コモン電圧制御回路９が追加されている。
図１２に示されるように、コモン電圧制御回路９は、起動信号(パワーダウン信号)ＰＤを使用してスイッチ９１，９２を制御するようになっている。
すなわち、図１０を参照して説明した第２実施例では、起動時において、例えば、遅延ユニット103の差動出力信号0(VCDL)におけるコモン電圧Ｖcm0、および、遅延ユニット1111の差動出力信号360(VCDL)におけるコモン電圧Ｖcm360は、安定していない。
そこで、タイミング調整回路が起動していないとき(パワーダウン時)において、初段の遅延ユニット101の差動出力信号のコモン電圧(Ｖcm-90)を所定の電圧レベル(Ｖbias)に固定する。すなわち、タイミング調整回路が起動していないとき、起動信号ＰＤは『Ｈ』となっており、この『Ｈ』の起動信号ＰＤによりスイッチ９１，９２をオンする。
そして、タイミングｔ０で起動信号ＰＤが『Ｈ』から『Ｌ』に立ち下がるのを受けてスイッチ９１，９２をオフする。すなわち、タイミング調整回路が起動したら、スイッチ９１，９２をオフして、コモン電圧(初段の遅延ユニット101の差動出力端子ＯＵＴp，ＯＵＴm)をフローティング状態にする。
これにより、起動時のコモン電圧を所定の電圧レベル(Ｖbias)にすることで、例えば、図１１における期間Ｐ２の長さを安定させることができる。すなわち、容量結合を介して初段の遅延ユニット101にクロック信号ＣＬＫを入力したことによるスタートアップ回路７の動作期間を認識して回路設計等を行うことが可能になる。
図１３は、タイミング調整回路の第４実施例を示すブロック図である。図１３と前述した図１０の比較から明らかなように、第４実施例のタイミング調整回路は、第２実施例のタイミング調整回路において、スタートアップ回路７の構成が異なっている。
すなわち、第４実施例のタイミング調整回路は、入力クロック信号ＣＬＫ(ＣＬＫp，ＣＬＫm)の周波数に応じて、スタートアップ回路７におけるフリップフロップの段数を制御し、スタートアップ回路７が動作する期間を制御するようになっている。
図１３に示されるように、第４実施例のタイミング調整回路において、スタートアップ回路７は、図１０の回路構成に加えて、さらに、縦列接続された３段のフリップフロップ751〜753およびオアゲート７６を含む。
各フリップフロップ751〜753のクロック端子ＣＫには、フィードバッククロック信号ＦＢが入力され、初段のフリップフロップ751のデータ入力端子Ｄには、高電位電源電圧ＶＤＤが印加されるようになっている。
初段のフリップフロップ751のデータ出力端子Ｑは、２段目のフリップフロップ752のデータ入力端子Ｄに接続され、また、２段目のフリップフロップ752のデータ出力端子Ｑは、３段目のフリップフロップ753のデータ入力端子Ｄに接続されている。３段目のフリップフロップ753のデータ出力端子Ｑからの出力信号は、オアゲート７６の一方の入力に供給されている。
なお、オアゲート７６の他方の入力には、選択信号ＳＥＬが供給され、図１０のスタートアップ回路７におけるフリップフロップ711のデータ入力端子Ｄには、高電位電源電圧ＶＤＤではなく、オアゲート７６の出力信号が供給されるようになっている。
図１４は、図１３に示す第４実施例のタイミング調整回路の動作を説明するための図である。図１４において、選択信号ＳＥＬが高レベル『Ｈ』のとき(ＳＥＬ＝Ｈ)の入力クロック信号ＣＬＫ(ＣＬＫp，ＣＬＫm)の周波数をｆ１とすると、選択信号ＳＥＬが低レベル『Ｌ』のとき(ＳＥＬ＝Ｌ)の入力クロック信号ＣＬＫの周波数はｆ１×２になっている。
また、参照符号Ｖcm360Hは、入力クロック信号ＣＬＫの周波数がｆ１のときにおける遅延ユニット111の差動出力信号のコモン電圧を示し、Ｖcm360Lは、クロック信号ＣＬＫの周波数がｆ１×２のときにおける遅延ユニット111の差動出力信号のコモン電圧を示す。
図１４に示されるように、例えば、入力クロック信号ＣＬＫの周波数がｆ１のとき、選択信号ＳＥＬは『Ｈ』とされ、オアゲート７６の出力信号は『Ｈ』になる。従って、フリップフロップ711のデータ入力端子Ｄは、『Ｈ』になるため、スタートアップ回路７は、前述した図１０と同様に機能する。すなわち、フィードバッククロック信号ＦＢの３回目の立ち上がりタイミングでスタートアップ回路７を停止する。
一方、例えば、入力クロック信号ＣＬＫの周波数がｆ１×２のとき、選択信号ＳＥＬは『Ｌ』とされ、オアゲート７６の出力信号は、フリップフロップ753のデータ出力端子Ｑの信号レベルに従って変化する。従って、フリップフロップ711のデータ入力端子Ｄには、フリップフロップ753のデータ出力端子Ｑの信号が入力され、６段のフリップフロップ751〜753，711〜713が縦列接続されたことになる。すなわち、フィードバッククロック信号ＦＢの６回目の立ち上がりタイミングでスタートアップ回路７を停止する。
これにより、例えば、ＣＬＫの周波数がｆ１のとき、および、ｆ１の２倍のときに関わらず、スタートアップ回路７により制御電圧Ｖcntlを調整する期間を適切に設定することができる。なお、フリップフロップ段数の切り替えは、入力クロク信号ＣＬＫの２つの異なる周波数に対応させて切り替えるものに限定されないのはもちろんである。
このように、第４実施例のタイミング調整回路によれば、例えば、異なる周波数の入力クロク信号ＣＬＫが適用される場合でも、起動時に制御電圧Ｖcntlの調整を行うためのスタートアップ回路７のオン期間を適切に設定することが可能になる。
図１５は、各実施例のタイミング調整回路による効果を説明するための図である。図１５において、参照符号Ｌ１は、動作速度が速い(駆動能力が大きい)トランジスタによる制御電圧Ｖcntlと時間の関係を示し、Ｌ３は、動作速度が遅い(駆動能力が小さい)トランジスタによる制御電圧Ｖcntlと時間の関係を示す。なお、Ｌ２は、動作速度が中間のトランジスタによる制御電圧Ｖcntlと時間の関係を示す。
ところで、半導体を製造する場合、例えば、トランジスタの特性がばらつくことがある。本実施例のタイミング調整回路によれば、トランジスタの特性に関わらず、制御電圧Ｖcntlを目的とする定常動作を行うロック電圧Ｖlockに設定することが可能なのが分かる。
すなわち、図１５中のＬ１に示されるように、製造されたタイミング調整回路のトランジスタの動作速度が速い場合には、制御電圧Ｖcntlを、その動作速度の速いトランジスタによるタイミング調整回路に適したロック電圧Ｖlock1に設定することができる。
また、図１５中のＬ３に示されるように、製造されたタイミング調整回路のトランジスタの動作速度が遅い場合には、制御電圧Ｖcntlを、その動作速度の遅いトランジスタによるタイミング調整回路に適したロック電圧Ｖlock3に設定することができる。
さらに、図１５中のＬ２に示されるように、製造されたタイミング調整回路のトランジスタの動作速度が中間の場合には、制御電圧Ｖcntlを、その動作速度が中間のトランジスタによるタイミング調整回路に適したロック電圧Ｖlock2に設定することができる。
このように、各実施例のタイミング調整回路によれば、トランジスタの特性がばらついていても、制御電圧Ｖcntｌを、トランジスタの特性に適したロック電圧Ｖlock(Ｖlock1〜Ｖlock3)の近傍の電圧に調整することができる。
これにより、例えば、入力クロック信号ＣＬＫの周波数が高くてＰＦＤ３の動作可能位相範囲が狭い場合でも、ＰＦＤ３の誤動作をなくしてタイミング調整回路を正常に動作させることができる。
図１６は、本実施例のタイミング調整回路が適用される半導体集積回路装置の一例を示すブロック図であり、クロックデータリカバリー(ＣＤＲ：Clock Data Recovery)回路を示すものである。
図１６に示されるように、ＣＤＲ回路は、タイミング調整回路(ＤＬＬ回路)２０、クロック抽出回路２１およびデータ再生回路２２を有する。ここで、上述した各実施例のタイミング調整回路は、回路２０として適用される。なお、図１６では、遅延ユニット101〜112および波形整形ユニット203〜211は、インバータ(遅延素子)１１〜１ｎとして描かれている。
外部から入力されたシリアルデータＤinは、クロック抽出回路２１によりクロック信号ＣＬＫとデータ信号(データ成分)ＳＤに分離され、クロック信号ＣＬＫは、タイミング調整回路２０に入力される。
タイミング調整回路２０は、クロック信号ＣＬＫを受け取って互いに位相の異なる複数のクロック(多相クロック)を生成してデータ再生回路２２(内部回路)に出力する。データ再生回路２２は、クロック抽出回路２１からのデータ成分ＳＤを受け取り、多相クロックに従ってレベル判定を行い、所定のパラレルデータＤoutを出力する。
ここで、データ再生回路２２は、例えば、タイミング調整回路２０から受け取る多相クロックが八相クロックのとき、シリアルのデータ成分ＳＤを八相クロックの立ち上がりタイミングで取り込んで８ビットのパラレルデータＤoutを出力する。なお、データ成分ＳＤ(シリアルデータＤin)のビットレートがＡ[bps]のとき、パラレルデータＤoutのビットレートはＡ／８[bps]になる。
なお、図１６に示すＣＤＲ回路は、本実施例のタイミング調整回路が適用される半導体集積回路装置の単なる一例であり、本実施例のタイミング調整回路は、例えば、多相クロックを使用する様々な半導体集積回路装置に対して幅広く適用することができる。
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
入力クロック信号を受け取り、制御電圧に基づいて遅延量を変化させた多相クロックを生成する電圧制御遅延線と、
基準になる第１クロックと前記電圧制御遅延線からの第２クロックの位相差を検出する位相検出器と、
検出された前記位相差に基づいて前記制御電圧を生成する制御電圧生成回路と、
起動後の一定期間のみ動作して、前記制御電圧を、第１電圧および第２電圧の間で連続的に変化させるスタートアップ回路と、を有する、
ことを特徴とするタイミング調整回路。
（付記２）
前記スタートアップ回路は、
起動後において、前記電圧制御遅延線から前記第２クロックが生成されるまでの期間において、前記制御電圧を、ロック電圧の近傍となるように調整する、
ことを特徴とする付記１に記載のタイミング調整回路。
（付記３）
前記ロック電圧は、前記電圧制御遅延線が定常動作を行っている時の前記制御電圧のレベルに基づいて規定される、
ことを特徴とする付記２に記載のタイミング調整回路。
（付記４）
前記スタートアップ回路は、
前記制御電圧を、前記ロック電圧よりも高い電圧となるように調整する、
ことを特徴とする付記２または付記３に記載のタイミング調整回路。
（付記５）
前記スタートアップ回路は、
前記第２クロックを第１の数だけカウントして停止するようになっている、
ことを特徴とする付記１乃至付記４のいずれか１項に記載のタイミング調整回路。
（付記６）
前記スタートアップ回路は、
前記入力クロック信号をカウントする前記第１の数のフリップフロップと、
起動時を示す起動信号および前記第１の数のフリップフロップの出力の論理を取る論理回路と、
前記論理回路の出力信号により制御され、前記制御電圧のレベルを調整するトランジスタと、を含む、
ことを特徴とする付記５に記載のタイミング調整回路。
（付記７）
前記スタートアップ回路は、
前記入力クロック信号が第１周波数のときは、前記第２クロックを第２の数だけカウントして停止し、
前記入力クロック信号が前記第１周波数よりも高い第２周波数のときは、前記第２クロックを前記第２の数よりも多い第３の数だけカウントして停止する、
ことを特徴とする付記１乃至付記５のいずれか１項に記載のタイミング調整回路。
（付記８）
前記スタートアップ回路は、
前記入力クロック信号が前記第１周波数のとき、前記第２の数だけカウントする第４の数の第１フリップフロップと、
前記入力クロック信号が前記第２周波数のとき、前記第１フリップフロップと協働して前記第３の数だけカウントする第５の数の第２フリップフロップと、
起動時を示す起動信号および前記第１フリップフロップの出力の論理を取る第１論理回路と、
前記入力クロック信号が第１周波数か第２周波数かに基づいて、前記第１フリップフロップのみ使用するか、前記第１フリップフロップおよび前記第２フリップフロップの両方を使用するかを制御する第２論理回路と、
前記論理回路の出力信号により制御され、前記制御電圧のレベルを調整するトランジスタと、
ことを特徴とする付記７に記載のタイミング調整回路。
（付記９）
前記電圧制御遅延線は、
入力クロック信号を受け取り、第１遅延量を与えて前記第１クロックを生成し、前記第１遅延量よりも大きい第２遅延量を与えて前記第２クロックを生成する、
ことを特徴とする付記１乃至付記８のいずれか１項に記載のタイミング調整回路。
（付記１０）
前記制御電圧生成回路は、
前記第１クロックと前記第２クロックの位相が同期するような前記制御電圧を生成する、
ことを特徴とする付記９に記載のタイミング調整回路。
（付記１１）
前記電圧制御遅延線は、それぞれが前記制御電圧に基づいて遅延量が変化する、縦列接続された複数の遅延ユニットを有し、
前記縦列接続された複数の遅延ユニットにおける初段の遅延ユニットには、前記入力クロック信号が入力され、
ｎおよびｍを正の整数で、ｎ＜ｍとして
前記第１クロックは、前記複数段の遅延ユニットにおけるｎ段目の遅延ユニットから出力され、
前記第２クロックは、前記複数段の遅延ユニットにおけるｍ段目の遅延ユニットから出力される、
ことを特徴とする付記１乃至付記１０のいずれか１項に記載のタイミング調整回路。
（付記１２）
前記入力クロック信号は、容量を介して前記初段の遅延ユニットに入力される、
ことを特徴とする付記１１に記載のタイミング調整回路。
（付記１３）
前記入力クロック信号は、差動の入力クロック信号であり、
前記容量は、
前記初段の遅延ユニットの正論理の入力に設けられ、正論理の入力クロック信号を受け取る第１容量と、
前記初段の遅延ユニットの負論理の入力に設けられ、負論理の入力クロック信号を受け取る第２容量と、を含む、
ことを特徴とする付記１２に記載のタイミング調整回路。
（付記１４）
さらに、
前記初段の遅延ユニットの前記正論理の入力と負論理の出力の間に設けられた第１抵抗と、
前記初段の遅延ユニットの前記負論理の入力と正論理の出力の間に設けられた第２抵抗と、を含む、
ことを特徴とする付記１３に記載のタイミング調整回路。
（付記１５）
さらに、
起動していないとき、前記初段の遅延ユニットの差動出力信号におけるコモンモード電圧を、固定電圧に制御し、起動後は、前記初段の遅延ユニットの差動出力端子をフローティング状態にするコモン電圧制御回路を有する、
ことを特徴とする付記１３または付記１４に記載のタイミング調整回路。
（付記１６）
さらに、
前記第１クロックをマスクする第１マスク回路と、
前記第２クロックをマスクする第２マスク回路と、を有し、
前記第２マスク回路の出力信号は、前記第１マスク回路の出力信号よりも前に出力される、
ことを特徴とする付記１乃至付記１５のいずれか１項に記載のタイミング調整回路。
（付記１７）
さらに、
前記第１クロックをマスクする第１マスク回路と、
前記第２クロックをマスクする第２マスク回路と、を有し、
前記第２マスク回路の出力信号は、前記第１マスク回路の出力信号よりも前に出力され、
前記第１マスク回路および前記第２マスク回路は、前記トランジスタが制御される信号を受け取ってマスク制御を行う、
ことを特徴とする付記６または付記８に記載のタイミング調整回路。
（付記１８）
タイミング調整回路と、
前記タイミング調整回路により生成された多相クロックを受け取って処理する内部回路と、を有する半導体集積回路装置であって、
前記タイミング調整回路は、
入力クロック信号を受け取り、制御電圧に基づいて遅延量を変化させた多相クロックを生成する電圧制御遅延線と、
基準になる第１クロックと前記電圧制御遅延線からの第２クロックの位相差を検出する位相検出器と、
検出された前記位相差に基づいて前記制御電圧を生成する制御電圧生成回路と、
起動後の一定期間のみ動作して、前記制御電圧を、第１電圧および第２電圧の間で連続的に変化させるスタートアップ回路と、を有する、
ことを特徴とする半導体集積回路装置。
１ 電圧制御遅延線(ＶＣＤＬ)
３ 位相周波数検出器(ＰＦＤ：位相検出器)
４ チャージポンプ(ＣＰ)
５，８１，８２ 容量
７ スタートアップ回路
９ コモン電圧制御回路
６１，６２ マスク回路
７３ ナンドゲート
７４ ｐＭＯＳトランジスタ
７６ オアゲート
８３，８４ 抵抗
９１，９２ スイッチ
101〜112 遅延ユニット
203〜211 波形整形ユニット
711〜713，751〜753 フリップフロップ
721，722 インバータ

Claims (14)

  1. 入力クロック信号を受け取り、制御電圧に基づいて遅延量を変化させた多相クロックを生成する電圧制御遅延線と、
    基準になる第１クロックと前記電圧制御遅延線からの第２クロックの位相差を検出する位相検出器と、
    検出された前記位相差に基づいて前記制御電圧を生成する制御電圧生成回路と、
    起動後の一定期間のみ動作して、前記制御電圧を、第１電圧および第２電圧の間で連続的に変化させるスタートアップ回路と、を有する、
    ことを特徴とするタイミング調整回路。
  2. 前記スタートアップ回路は、
    起動後において、前記電圧制御遅延線から前記第２クロックが生成されるまでの期間において、前記制御電圧を、ロック電圧の近傍となるように調整する、
    ことを特徴とする請求項１に記載のタイミング調整回路。
  3. 前記スタートアップ回路は、
    前記第２クロックを第１の数だけカウントして停止するようになっている、
    ことを特徴とする請求項１または請求項２に記載のタイミング調整回路。
  4. 前記スタートアップ回路は、
    前記入力クロック信号をカウントする前記第１の数のフリップフロップと、
    起動時を示す起動信号および前記第１の数のフリップフロップの出力の論理を取る論理回路と、
    前記論理回路の出力信号により制御され、前記制御電圧のレベルを調整するトランジスタと、を含む、
    ことを特徴とする請求項３に記載のタイミング調整回路。
  5. 前記スタートアップ回路は、
    前記入力クロック信号が第１周波数のときは、前記第２クロックを第２の数だけカウントして停止し、
    前記入力クロック信号が前記第１周波数よりも高い第２周波数のときは、前記第２クロックを前記第２の数よりも多い第３の数だけカウントして停止する、
    ことを特徴とする請求項１乃至請求項３のいずれか１項に記載のタイミング調整回路。
  6. 前記スタートアップ回路は、
    前記入力クロック信号が前記第１周波数のとき、前記第２の数だけカウントする第４の数の第１フリップフロップと、
    前記入力クロック信号が前記第２周波数のとき、前記第１フリップフロップと協働して前記第３の数だけカウントする第５の数の第２フリップフロップと、
    起動時を示す起動信号および前記第１フリップフロップの出力の論理を取る第１論理回路と、
    前記入力クロック信号が第１周波数か第２周波数かに基づいて、前記第１フリップフロップのみ使用するか、前記第１フリップフロップおよび前記第２フリップフロップの両方を使用するかを制御する第２論理回路と、
    前記論理回路の出力信号により制御され、前記制御電圧のレベルを調整するトランジスタと、
    ことを特徴とする請求項５に記載のタイミング調整回路。
  7. 前記電圧制御遅延線は、それぞれが前記制御電圧に基づいて遅延量が変化する、縦列接続された複数の遅延ユニットを有し、
    前記縦列接続された複数の遅延ユニットにおける初段の遅延ユニットには、前記入力クロック信号が入力され、
    ｎおよびｍを正の整数で、ｎ＜ｍとして
    前記第１クロックは、前記複数段の遅延ユニットにおけるｎ段目の遅延ユニットから出力され、
    前記第２クロックは、前記複数段の遅延ユニットにおけるｍ段目の遅延ユニットから出力される、
    ことを特徴とする請求項１乃至請求項６のいずれか１項に記載のタイミング調整回路。
  8. 前記入力クロック信号は、容量を介して前記初段の遅延ユニットに入力される、
    ことを特徴とする請求項７に記載のタイミング調整回路。
  9. 前記入力クロック信号は、差動の入力クロック信号であり、
    前記容量は、
    前記初段の遅延ユニットの正論理の入力に設けられ、正論理の入力クロック信号を受け取る第１容量と、
    前記初段の遅延ユニットの負論理の入力に設けられ、負論理の入力クロック信号を受け取る第２容量と、を含む、
    ことを特徴とする請求項８に記載のタイミング調整回路。
  10. さらに、
    前記初段の遅延ユニットの前記正論理の入力と負論理の出力の間に設けられた第１抵抗と、
    前記初段の遅延ユニットの前記負論理の入力と正論理の出力の間に設けられた第２抵抗と、を含む、
    ことを特徴とする請求項９に記載のタイミング調整回路。
  11. さらに、
    起動していないとき、前記初段の遅延ユニットの差動出力信号におけるコモンモード電圧を、固定電圧に制御し、起動後は、前記初段の遅延ユニットの差動出力端子をフローティング状態にするコモン電圧制御回路を有する、
    ことを特徴とする請求項９または請求項１０に記載のタイミング調整回路。
  12. さらに、
    前記第１クロックをマスクする第１マスク回路と、
    前記第２クロックをマスクする第２マスク回路と、を有し、
    前記第２マスク回路の出力信号は、前記第１マスク回路の出力信号よりも前に出力される、
    ことを特徴とする請求項１乃至請求項１１のいずれか１項に記載のタイミング調整回路。
  13. さらに、
    前記第１クロックをマスクする第１マスク回路と、
    前記第２クロックをマスクする第２マスク回路と、を有し、
    前記第２マスク回路の出力信号は、前記第１マスク回路の出力信号よりも前に出力され、
    前記第１マスク回路および前記第２マスク回路は、前記トランジスタが制御される信号を受け取ってマスク制御を行う、
    ことを特徴とする請求項４または請求項６に記載のタイミング調整回路。
  14. タイミング調整回路と、
    前記タイミング調整回路により生成された多相クロックを受け取って処理する内部回路と、を有する半導体集積回路装置であって、
    前記タイミング調整回路は、
    入力クロック信号を受け取り、制御電圧に基づいて遅延量を変化させた多相クロックを生成する電圧制御遅延線と、
    基準になる第１クロックと前記電圧制御遅延線からの第２クロックの位相差を検出する位相検出器と、
    検出された前記位相差に基づいて前記制御電圧を生成する制御電圧生成回路と、
    起動後の一定期間のみ動作して、前記制御電圧を、第１電圧および第２電圧の間で連続的に変化させるスタートアップ回路と、を有する、
    ことを特徴とする半導体集積回路装置。
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