JP2003204261A - 遅延同期ループ - Google Patents

遅延同期ループ

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Abstract

(57)【要約】 【課題】 ハーモニック・ロックを完全に防止する遅延
同期ループを提供する。 【解決手段】 遅延部、ハーモニック・ロック防止部、
電荷ポンプ、フィルタ、起動回路を具備し、遅延部は、
入力クロック信号ＣＬＫＩＮを入力し、この入力クロッ
ク信号ＣＬＫＩＮより所定位相遅延された出力クロック
信号ＣＬＫＯＵＴを発するとともに、前記入力クロック
信号ＣＬＫＩＮに対して位相の遅延程度が異なる多数の
遅延信号ｄ１〜ｄｍを発する。ハーモニック・ロック防
止部は、入力クロック信号ＣＬＫＩＮと前記多数の遅延
信号ｄ１〜ｄｍを入力し、多数の遅延信号ｄ１〜ｄｍの
位相差を検出し、この位相差が所定範囲を超えれば、こ
れを検出して出力クロック信号ＣＬＫＯＵＴを入力クロ
ック信号ＣＬＫＩＮに正確に同期させることにより出力
クロック信号のハーモニック・ロック状態への進入を防
止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は遅延同期ループに係
り、特に多相を有する遅延同期ループに関する。
【０００２】
【従来の技術】メモリ素子を具備して信号を高速で処理
する半導体装置は入出力データをシステムクロックに同
期させて処理するために位相同期ループ(Phase Locked
Loop)または遅延同期ループ(Delay Locked Loop)を主に
使用する。遅延同期ループは位相同期ループに比べて小
さなジッタ特性、全体構造の安定性及び単純性を有する
一方、位相特性上、制限された領域を持つ短所がある。
最近、遅延同期ループの前記短所を改善するための多様
な方法が研究されつつある。遅延同期ループはデジタル
ブロックのような電源雑音が激しい環境下でも安定に動
作できるために遅延同期ループの応用範囲は広まり続け
ている。
【０００３】図１は従来の遅延同期ループのブロック図
である。図１を参照すれば、従来の遅延同期ループ１０
１は位相比較器１１１、電荷ポンプ１２１、フィルタ１
３１及び遅延素子１４１を具備する。位相比較器１１１
は入力クロック信号ＣＬＫＩＮと出力クロック信号ＣＬ
ＫＯＵＴの位相を比較してその位相差を第１信号ＵＰま
たは第２信号ＤＮとして出力する。電荷ポンプ１２１は
第１信号ＵＰまたは第２信号ＤＮによって出力電圧Ｖ１
を増減させる。フィルタ１３１は出力電圧Ｖ１に含まれ
た交流成分を除去する。遅延素子１４１は、フィルタ１
３１の出力の電圧レベルに応じて出力クロック信号ＣＬ
ＫＯＵＴの遅延時間を早めたり遅らせたりして入力クロ
ック信号ＣＬＫＩＮと同期及び周波数を合わせる。
【０００４】このような従来の遅延同期ループ１０１に
おいては、位相キャプチャ・レンジ(Phase Capture Ran
ge)の制限によりハーモニック・ロック(harmonic lock)
が生じる。
【０００５】図２(Ａ)は前記図１に示された遅延同期ル
ープ１０１の出力クロック信号ＣＬＫＯＵＴが入力クロ
ック信号ＣＬＫＩＮに正確に同期した場合を表わす。こ
の時、出力クロック信号ＣＬＫＯＵＴの立上りエッジｒ
１は入力クロック信号ＣＬＫＩＮのＮクロック周期ＴＮ
後の立上りエッジｒ２と同期する。
【０００６】図２(Ｂ)は前記図１に示された出力クロッ
ク信号ＣＬＫＯＵＴがハーモニック・ロック状態の場合
を表わす。この時、出力クロック信号ＣＬＫＯＵＴの立
上りエッジｒ３は入力クロック信号ＣＬＫＩＮのＮクロ
ック周期後の立上りエッジｒ４と同期する。出力クロッ
ク信号ＣＬＫＯＵＴの立上りエッジｒ３が入力クロック
信号ＣＬＫＩＮのＮクロック周期以後の立上りエッジと
同期しても周波数が変わったハーモニック・ロック状態
である。このように、出力クロック信号ＣＬＫＯＵＴが
ハーモニック・ロック状態の場合、これは非正常である
にもかかわらず位相比較器１１１はこれを非正常と判断
せず、正常と判断する。これが従来の遅延同期ループ１
０１の問題点である。
【０００７】
【発明が解決しようとする課題】前記のようなハーモニ
ック・ロックを解決するための方法として、遅延同期ル
ープの動作初期に遅延ラインを最小遅延から始める方法
が刊行物すなわちIEEE J．Solid-state Circuits, vol
３２, pp．1683-1692，Nov 1997に記載されている。し
かし前記刊行物に記載された方法はハーモニック・ロッ
クを部分的には解決できるが、根本的な解決策にはなら
ない。
【０００８】ハーモニック・ロックを解決するための他
の方法が米国特許第５６６３６６５に開示されている。
米国特許第５６６３６６５の位相分別器(Phase Discrim
inator)は遅延素子の最後のタブ信号の立上りエッジ
と、中間タブのうち一つの信号の立上りエッジとが一致
する場合があるかを検出し、この時、一致する場合があ
ればハーモニック・ロックが発生したと見なして遅延速
度を調節することによりハーモニック・ロックを防止す
るものである。しかしながら、前記中間タブの信号の立
上りエッジのうちいずれもが、前記最後のタブの信号の
立上りエッジと一致する場合が発生しなければ、前記米
国特許第５６６３６６５の位相分別器は位相誤差を検出
できず、よって、この時はハーモニック・ロックを防止
できない。
【０００９】また、場合によって、遅延同期ループ使用
者は不特定に遅延されたクロック信号を必要とする場合
もある。しかし、従来の遅延同期ループは出力クロック
信号を所定時間のみ遅延させるので前記の場合を満足さ
せられない。
【００１０】本発明は前記問題点を解決するために案出
されたものであって、本発明の目的は、ハーモニック・
ロックを完全に防止する遅延同期ループを提供すること
にある。さらに、本発明は、不特定に遅延されるクロッ
ク信号を選択的に出力できる遅延同期ループを提供する
ことを他の目的とする。
【００１１】
【課題を解決するための手段】本発明の第１の遅延同期
ループは、入力クロック信号を入力し、この入力クロッ
ク信号より所定位相遅延された出力クロック信号を発
し、かつ前記入力クロック信号に対して位相の遅延程度
が異なる多数の遅延信号を発する遅延部と、前記入力ク
ロック信号と前記多数の遅延信号とを入力し、この入力
クロック信号及び遅延信号の位相を相互比較して比較結
果によって第１または第２信号を出力するハーモニック
・ロック防止部と、前記第１及び第２信号を入力し、位
相制御信号を発し、前記第１及び第２信号に応じて前記
位相制御信号の電圧レベルを所定電圧より高めるか、あ
るいは低める電荷ポンプと、前記位相制御信号に含まれ
た交流成分を除去して前記遅延部に提供するフィルタ
と、前記出力クロック信号が発生する以前の初期状態に
おいて前記電荷ポンプに第１電圧を印加して前記電荷ポ
ンプを介して前記遅延部に第２電圧を提供させる起動回
路とを具備し、前記遅延部は前記位相制御電圧に応じて
前記出力クロック信号及び多数の遅延信号の位相を調整
することを特徴とする。
【００１２】この第１の遅延同期ループにおいて、前記
遅延部は、好ましくは、前記入力クロック信号を遅延さ
せて前記出力クロック信号及び前記多数の遅延信号を出
力する直列に連結された多数の遅延素子と、前記フィル
タの出力信号の電圧レベルによって前記多数の遅延素子
の遅延程度を制御するバイアス部とを具備し、前記多数
の遅延信号は前記多数の遅延素子のうち特定素子より出
力される。
【００１３】また前記ハーモニック・ロック防止部は、
好ましくは、前記入力クロック信号及び前記多数の遅延
信号のうち、各々互いに位相差が少ない信号を２つずつ
比較し、比較結果位相が遅れれば前記第１信号を活性化
させ、比較結果位相が早ければ前記第２信号を活性化さ
せるもので、前記入力クロック信号及び前記多数の遅延
信号のうち、各々互いに位相差が少ない信号を２つずつ
入力する複数の位相検出器と、この複数の位相検出器の
出力のうち、各々半分ずつ入力する第１及び第２ＮＯＲ
ゲートと、この第１及び第２ＮＯＲゲートの出力を入力
し、前記第１信号を出力するＯＲゲートと、前記第１及
び第２ＮＯＲゲートの出力を入力し、前記第２信号を出
力するＡＮＤゲートとを具備する。
【００１４】また前記位相検出器の各々は、好ましく
は、電源電圧と前記入力クロック信号または第１遅延信
号を入力し、位相検出器の出力を発生する第１遅延フリ
ップ・フロップと、前記電源電圧及び前記入力クロック
信号または第１遅延信号と位相差が最も少ない第２遅延
信号を入力する第２遅延フリップ・フロップと、前記第
１及び第２遅延フリップ・フロップの出力を入力し、出
力は前記第１及び第２遅延フリップ・フロップに提供す
る第２ＮＡＮＤゲートとを具備する。
【００１５】また前記電荷ポンプは、好ましくは、前記
第１信号が活性化されれば前記位相制御信号の電圧レベ
ルを前記所定電圧より高め、前記第２信号が活性化され
れば前記位相制御信号の電圧レベルを前記所定電圧より
低めるもので、 前記起動回路の出力によりゲートされ
て電源電圧を出力する第１トランジスタを具備する。
【００１６】また前記出力クロック信号及び多数の遅延
信号の位相は、好ましくは、前記位相制御電圧が前記所
定電圧より高まれば速くなり、前記位相制御電圧が前記
所定電圧より低まれば遅れる。
【００１７】また前記起動回路は、好ましくは、前記入
力クロック信号と前記出力クロック信号とを入力する第
１遅延フリップ・フロップと、この第１遅延フリップ・
フロップの出力と前記出力クロック信号とを入力し、起
動回路の出力を発する第２遅延フリップ・フロップとを
具備する。
【００１８】また、好ましくは、前記出力クロック信号
が発生する以前の初期状態において、前記出力クロック
信号が論理ローの場合、前記起動回路は論理ローを出力
し、それにより前記第１トランジスタがターンオンされ
て前記電源電圧を前記フィルタに提供することによっ
て、前記出力クロック信号を前記入力クロック信号に急
速に同期させる。
【００１９】本発明の第２の遅延同期ループは、入力ク
ロック信号を入力し、この入力クロック信号より所定位
相遅延された出力クロック信号を発し、かつ前記入力ク
ロック信号に対して位相の遅延程度が異なる第１及び第
２多数の遅延信号を発する遅延部と、前記入力クロック
信号と前記第１多数の遅延信号とを入力し、この入力ク
ロック信号及び第１多数の遅延信号の位相を相互比較し
て比較結果によって第１または第２信号を出力するハー
モニック・ロック防止部と、前記第１及び第２信号を入
力し、位相制御信号を発し、前記第１及び第２信号に応
じて前記位相制御信号の電圧レベルを所定電圧より高め
るか、あるいは低める電荷ポンプと、前記位相制御信号
に含まれた交流成分を除去して前記遅延部に提供するフ
ィルタと、入力されるアドレス信号をデコーディングし
て前記遅延部に提供するデコーダとを具備し、前記遅延
部は前記デコーディングされた信号に応じて前記第２多
数の遅延信号のうち一部を選択的に出力し、前記遅延部
は前記フィルタの出力信号に応じて前記出力クロック信
号及び第１多数の遅延信号の位相を調整することを特徴
とする。
【００２０】この第２の遅延同期ループにおいて、前記
遅延部は、好ましくは、前記入力クロック信号に直列に
連結された多数の遅延素子と、前記フィルタの出力信号
の電圧レベルによって前記多数の遅延素子の遅延程度を
制御するバイアス部と、前記遅延素子の各出力端に一つ
ずつ連結され、前記デコーディングされた信号によりス
イッチングされて前記第２多数の遅延信号を出力する多
数のスイッチング素子とを具備し、前記第１多数の遅延
信号は前記遅延素子のうち、特定素子より出力される。
また前記スイッチング素子は、好ましくは、伝送ゲート
である。また前記第２多数の遅延信号は、好ましくは、
前記第１多数の遅延信号数より多い。
【００２１】本発明の第３の遅延同期ループは、入力ク
ロック信号を入力し、この入力クロック信号より所定位
相遅延された出力クロック信号を発し、かつ前記入力ク
ロック信号に対して位相の遅延程度が異なる第１及び第
２多数の遅延信号を発する遅延部と、前記入力クロック
信号と前記第１多数の遅延信号とを入力し、この入力ク
ロック信号及び第１多数の遅延信号の位相を相互比較し
て比較結果によって第１または第２信号を出力するハー
モニック・ロック防止部と、前記第１及び第２信号を入
力して位相制御信号を発し、前記第１及び第２信号に応
じて前記位相制御信号の電圧レベルを所定電圧より高め
るか、あるいは低める電荷ポンプと、前記位相制御信号
に含まれた交流成分を除去して前記遅延部に提供するフ
ィルタと、前記出力クロック信号が発生する以前の初期
状態において前記電荷ポンプに第１電圧を印加して前記
電荷ポンプを介して前記遅延部に第２電圧を提供させる
起動回路と、入力されるアドレス信号をデコーディング
して前記遅延部に提供するデコーダとを具備し、前記遅
延部は前記デコーディングされた信号に応じて前記第２
多数の遅延信号のうち一部を選択的に出力し、前記フィ
ルタの出力信号に応じて前記出力クロック信号及び第１
多数の遅延信号の位相を調整することを特徴とする。
【００２２】このような本発明によりハーモニック・ロ
ックが防止される。
【００２３】
【発明の実施の形態】以下、添付した図面に基づき、本
発明の望ましい実施の形態を説明する。以下の最適な実
施の形態において、特定の用語が使われるが、これは単
に本発明を説明するための目的から使われるものであっ
て、意味限定や特許請求の範囲に記載された本発明の範
囲を制限するために使われるものではない。したがっ
て、当業者ならばこれより多様な変形及び均等な他の実
施の形態が可能である。したがって、本発明の真の技術
的な保護範囲は特許請求の範囲によってのみ決まるべき
である。また、各図面に提示された同じ参照符号は同じ
部材を示す。
【００２４】図３は本発明の望ましい実施の形態による
遅延同期ループのブロック図である。図３を参照すれ
ば、遅延同期ループ３０１はハーモニック・ロック防止
部３１１、電荷ポンプ３２１、フィルタ３３１、遅延部
３４１、起動回路３５１及びデコーダ３６１を具備す
る。
【００２５】遅延部３４１は、入力クロック信号ＣＬＫ
ＩＮを所定時間だけ遅延させて出力クロック信号ＣＬＫ
ＯＵＴを出力する。遅延部３４１は、また入力クロック
信号ＣＬＫＩＮよりは位相が遅く、出力クロック信号Ｃ
ＬＫＯＵＴよりは位相が早い第１多数の遅延信号ｄ１〜
ｄｍ及び第２多数の遅延信号ｄｌ１〜ｄｌｎを出力す
る。第１多数の遅延信号ｄ１〜ｄｍは、ハーモニック・
ロック防止部３１１に伝達される。遅延部３４１はデコ
ーダ３６１に連結され、デコーダ３６１の出力信号ＡＤ
ＤＯＵＴによって第２多数の遅延信号ｄｌ１〜ｄｌｎの
うち少なくとも一つの遅延信号を出力する。遅延部３４
１は電圧制御遅延ライン(Voltage Controlled Delay Li
ne ; ＶＣＤＬ)よりなるために、出力クロック信号ＣＬ
ＫＯＵＴと第１及び第２多数の遅延信号ｄ１〜ｄｍ，ｄ
ｌ１〜ｄｌｎはフィルタ３３１より出力される信号Ｖ４
によりその遅延時間が調整される。
【００２６】デコーダ３６１は、入力されるアドレス信
号ＡＤＤＩＮをデコーディングしてデコーディングされ
たアドレス信号ＡＤＤＯＵＴを出力する。
【００２７】このように、遅延部３４１はデコーディン
グされたアドレス信号ＡＤＤＯＵＴによって互いに異な
る位相を持つ第２多数の遅延信号ｄｌ１〜ｄｌｎを出力
することにより、遅延同期ループ使用者は必要によって
出力クロック信号ＣＬＫＯＵＴの他に多様な位相を有す
る信号ｄｌ１〜ｄｌｎを選択して他の目的のためのクロ
ック信号ＲＣＬＫとして出力する。
【００２８】起動回路３５１は、出力クロック信号ＣＬ
ＫＯＵＴと入力クロック信号ＣＬＫＩＮとを入力し、遅
延部３４１に入力された入力クロック信号ＣＬＫＩＮが
遅延部３４１より出力される前の初期状態でフィルタ３
３１から遅延部３４１に入力される信号Ｖ４の初期電圧
を設定する。初期パワーオン時のコースモード(coarse
mode)から遅延部３４１に入力される入力クロック信号
ＣＬＫＩＮが遅延部３４１を通じて出力クロック信号Ｃ
ＬＫＯＵＴとして発生される前の初期状態において出力
される出力クロック信号ＣＬＫＯＵＴは入力クロック信
号ＣＬＫＩＮと大きい位相差をもつ。遅延同期ループ３
０１が具備されたデバイスに電源電圧が供給し始めるパ
ワーオン初期状態において、出力クロック信号ＣＬＫＯ
ＵＴは論理ロー状態を維持し、初期論理ローレベルの出
力クロック信号ＣＬＫＯＵＴは起動回路３５１をリセッ
トさせてフリップ・フロップ４１１，４１２の出力値を
論理ローにならしめる。
【００２９】これにより、ＰＭＯＳトランジスタ（図４
の４３１）がオンされ、信号Ｖ４の電圧が迅速に上昇し
て所定電圧レベルになる。したがって、初期パワーオン
時、出力クロック信号ＣＬＫＯＵＴは入力クロック信号
ＣＬＫＩＮに急速に同期する。
【００３０】コースモードが終われば遅延同期ループ３
０１は、正確な位相を作りだすファインモードとして動
作するようになる。本発明の遅延同期ループ３０１は前
記ファインモードでハーモニック・ロックを防止して正
確な位相を作り出す。
【００３１】ハーモニック・ロック防止部３１１は、入
力クロック信号ＣＬＫＩＮおよび遅延部３４１より出力
される第１多数の遅延信号ｄ１〜ｄｍを入力し、第１及
び第２信号ＵＰ，ＤＮを出力する。ハーモニック・ロッ
ク防止部３１１は入力クロック信号ＣＬＫＩＮおよび第
１多数の遅延信号ｄ１〜ｄｍのうち互いに隣接した信号
間の位相を比較して、この時発生される位相差が所定範
囲を超えれば第１信号ＵＰまたは第２信号ＤＮを活性化
させる。動作原理は次の通りである。図７（Ａ）の位相
検出器において、入力クロック信号ＣＬＫＩＮが論理ハ
イになれば、出力Ｐ１の値は“Ｈｉｇｈ”になる。その
後、入力クロック信号ＣＬＫＩＮは遅延部３４１で一定
遅延時間をもって‘ハイ’レベルの信号ｄ１を発生し、
信号ｄ１により位相検出器６１１の出力Ｐ１はローレベ
ルに変わる。この位相検出器６１１を図６のように、隣
接した遅延素子の出力ｄ１〜ｄｎを入力にして駆動させ
れば、遅延同期ループの問題点であるハーモニック・ロ
ックを防止できる。それは、隣接した遅延素子の出力値
が基準信号の入力クロック信号ＣＬＫＩＮの周期より大
きくなるか、小さくなれば、本発明の核心の図６のハー
モニック・ロック防止部３１１が信号ＵＰまたは信号Ｄ
Ｎを発生させて一周期以内に同期させるように動作する
からである。
【００３２】電荷ポンプ３２１は第１及び第２信号Ｕ
Ｐ，ＤＮを入力し、位相制御信号Ｖ２を発し、第１信号
ＵＰが活性化されれば位相制御信号Ｖ２の電圧レベルは
増加され、第２出力信号ＤＮが活性化されれば位相制御
信号Ｖ２の電圧レベルは減少される。
【００３３】フィルタ３３１は位相制御信号Ｖ２に含ま
れた交流成分を除去して純粋な直流電圧を有する信号Ｖ
４を遅延部３４１に伝達する。
【００３４】前述したように、ハーモニック・ロック防
止部３１１は遅延部３４１より出力される第１多数の遅
延信号ｄ１〜ｄｍの位相差を検出し、この位相差が所定
範囲を超えれば、これを検出して出力クロック信号ＣＬ
ＫＯＵＴを入力クロック信号ＣＬＫＩＮに正確に同期さ
せることにより出力クロック信号ＣＬＫＯＵＴのハーモ
ニック・ロック状態への進入を防止する。
【００３５】図４に起動回路３５１、電荷ポンプ３２１
及びフィルタ３３１の詳細回路が示されている。図４を
参照すれば、起動回路３５１は第１及び第２遅延フリッ
プ・フロップ４１１，４１２を具備する。第１遅延フリ
ップ・フロップ４１１は入力クロック信号ＣＬＫＩＮと
出力クロック信号ＣＬＫＯＵＴとを入力し、入力クロッ
ク信号ＣＬＫＩＮが論理ローから論理ハイに上昇する度
にクロック信号Ｐ１を発する。第１遅延フリップ・フロ
ップ４１１は入力クロック信号ＣＬＫＩＮを二分周した
信号Ｐ１を出力する。第２遅延フリップ・フロップ４１
２は第１遅延フリップ・フロップ４１１の出力信号Ｐ１
を四分周した信号Ｓ１を出力する。また、第１及び第２
遅延フリップ・フロップ４１１，４１２のリセット端子
はいずれも出力クロック信号ＣＬＫＯＵＴに連結され、
出力クロック信号ＣＬＫＯＵＴが論理ハイであれば正常
に動作し、出力クロック信号ＣＬＫＯＵＴが論理ローで
あればいずれもリセットされる。第２遅延フリップ・フ
ロップ４１２はリセットされれば入力に関係なく出力信
号Ｓ１を論理ローとして出力する。すなわち、遅延部３
４１の初期状態において出力クロック信号ＣＬＫＯＵＴ
が論理ローであるために起動回路３５１は論理ローレベ
ルの信号Ｓ１を出力する。遅延同期ループ３０１が正常
動作すれば、すなわち入力クロック信号ＣＬＫＩＮと出
力クロック信号ＣＬＫＯＵＴの周期が互いに一致すれ
ば、出力クロック信号ＣＬＫＯＵＴはいつも入力クロッ
ク信号ＣＬＫＩＮの論理ハイで同期するため、出力信号
Ｓ１がリセットされて、ＰＭＯＳトランジスタ４３１を
駆動させることはなくなる。よって、正常動作後に起動
機能は停止されるものである。
【００３６】電荷ポンプ３２１は第１及び第２ＰＭＯＳ
トランジスタ４３１，４３２、第１ＮＭＯＳトランジス
タ４３３及び第１及び第２電流源４２１，４２２を具備
し、位相制御信号Ｖ２を出力する。第１ＰＭＯＳトラン
ジスタ４３１は起動回路３５１の出力が論理ローの時に
ターンオンされて第１電流源４２１より発生する定電流
値を位相制御信号Ｖ２として出力する。第２ＰＭＯＳト
ランジスタ４３２は第１信号ＵＰが論理ローの時に定電
流信号を出力して位相制御信号Ｖ２の電圧レベルを増加
させる。第１ＮＭＯＳトランジスタ４３３は第２信号Ｄ
Ｎが論理ハイのの時に定電流素子４２２を通じて位相制
御信号Ｖ２の電圧レベルを減少させる。
【００３７】このように、電荷ポンプ３２１は第１信号
ＵＰが論理ローとして活性化されれば、位相制御信号ｖ
２の電圧レベルを所定電圧より高め、第２信号ｄｎが論
理ハイとして活性化されれば位相制御信号ｖ２の電圧レ
ベルを前記所定電圧より低める。
【００３８】フィルタ３３１はキャパシタ４４１を具備
して位相制御信号ｖ２に含まれた交流成分を除去して純
粋な直流電圧を持つ信号ｖ４を遅延部３４１に提供す
る。また、キャパシタ４４１には常に所定電圧が充電さ
れており、信号Ｖ４は常に前記所定電圧レベルとして維
持される。それで、位相差により発生する第１信号ＵＰ
と第２信号ＤＮによって電圧が増減して遅延素子の遅延
を可変させる。制御信号Ｖ２の電圧レベルが上昇すれば
キャパシタ４４１に充電される電圧が増加して信号Ｖ４
の電圧レベルを上昇させ、位相制御信号Ｖ２の電圧レベ
ルが低くなればキャパシタ４４１に充電される電圧が減
少して信号Ｖ４の電圧レベルを下げる。
【００３９】前記のように、起動回路３５１は出力クロ
ック信号ＣＬＫＯＵＴが正常に出力される前の初期状態
時に論理ローを出力する。それにより、第１ＰＭＯＳト
ランジスタ４３１がターンオンされて電源電圧ｖｄｄが
フィルタ３３１を介して遅延部３４１に提供されること
により、出力クロック信号ＣＬＫＯＵＴが入力クロック
信号ＣＬＫＩＮに迅速に同期されるようにする。
【００４０】図５は、前記図３に示された遅延部３４１
を詳細に示した図面である。図５を参照すれば、遅延部
３４１は多数の遅延素子Ｂ１〜Ｂｎ、多数のスイッチン
グ素子Ｑ１〜Ｑｎ−１及びバイアス部５１１を具備す
る。
【００４１】多数の遅延素子Ｂ１〜Ｂｎは入力クロック
信号ＣＬＫＩＮに直列に連結され、入力クロック信号Ｃ
ＬＫＩＮを所定時間遅延させて第１多数の遅延信号ｄ１
〜ｄｍ、第２多数の遅延信号ｄｌ１〜ｄｌｎ及び出力ク
ロック信号ＣＬＫＯＵＴを出力する。第１多数の遅延信
号ｄ１〜ｄｍは特定の遅延素子、例えば２番目、４番目
または８番目素子毎に一つずつ出力され、第２多数の遅
延信号ｄｌ１〜ｄｌｎ−１は各遅延素子毎に一つずつ出
力される。したがって、第２多数の遅延信号ｄｌ１〜ｄ
ｌｎの数が第１多数の遅延信号ｄ１〜ｄｍより多い。し
かし、第１多数の遅延信号ｄ１〜ｄｍも場合によっては
第２多数の遅延信号ｄｌ１〜ｄｌｎと同数に構成するこ
ともできる。
【００４２】多数のスイッチング素子Ｑ１〜Ｑｎ−１は
デコーダ３６１の出力信号ＡＤＤＯＵＴによってオン/
オフが決まる。例えば、スイッチング素子Ｑ１〜Ｑｎ−
１が伝送ゲートである場合、Ｎ−ｂｉｔデコーダに応じ
て遅延信号ｄｌ１〜ｄｌｎのうち一つが選ばれてクロッ
ク信号ＲＣＬＫとして出力される。すなわち、Ｎ−ｂｉ
ｔデコーダの値により任意の位相遅延をもつ他のクロッ
ク信号を作り出せる。
【００４３】バイアス部５１１はフィルタ３３１の出力
信号Ｖ４の電圧レベルによって第３信号ＡＰまたは第４
信号ＡＮの電圧レベル（バイアスレベル）を変化させ、
このような電圧レベルに応じて遅延素子の遅延値が変わ
る。遅延素子Ｂ１〜Ｂｎの数は遅延同期ループ３０１の
用途により適正に選択する。
【００４４】図６は、前記図３に示されたハーモニック
・ロック防止部３１１の詳細回路図である。図６を参照
すれば、前記ハーモニック・ロック防止部３１１は多数
の位相検出器６１１〜６１８、第１ないし第３ＮＯＲゲ
ート６２１〜６２３及び第１ＮＡＮＤゲート６３１を具
備する。
【００４５】位相検出器６１１〜６１８は入力クロック
信号ＣＬＫＩＮ及び第１多数の遅延信号ｄ１〜ｄｍのう
ち各々相互位相差が少ない信号を２つずつ入力し、入力
される信号間の位相差を検出する。位相検出器６１１〜
６１８については図７に基づいて後で詳細に説明する。
【００４６】第１ＮＯＲゲート６２１は位相検出器６１
１〜６１４の出力Ｐ１〜Ｐ４を入力し、第２ＮＯＲゲー
ト６２２は位相検出器６１５〜６１８の出力Ｐ５〜Ｐ８
を入力する。第３ＮＯＲゲート６２３は第１及び第２Ｎ
ＯＲゲート６２１，６２２の出力Ｐ９，Ｐ１０を入力
し、第１信号ＵＰを出力する。第１ＮＡＮＤゲート６３
１は第１及び第２ＮＯＲゲートの出力Ｐ９，Ｐ１０を入
力し、第２信号ＤＮを出力する。
【００４７】ハーモニック・ロック防止部３１１は第１
多数の遅延信号ｄ１〜ｄｍの遅延時間ｔ１が次の数１に
規定された時間を超える場合、位相エラー信号を発して
第１信号ＵＰまたは第２信号ＤＮを活性化させる。 ［数１］ ｔ１＝（Ｔ／ｎ）×４ ここで、Ｔは入力クロック信号ＣＬＫＩＮの周期であ
り、ｎは図５に示された遅延素子Ｂ１〜Ｂｎの数であ
る。例えば、入力クロック信号ＣＬＫＩＮの周期が２０
[ｎｓ]であり、遅延素子Ｂ１〜Ｂｎの数が２０であれば
遅延時間ｔ１は４[ｎｓ]である。そして、（Ｔ／ｎ）に
４をかけたことは第１多数の遅延信号ｄ１〜ｄｍが４番
目の遅延素子毎に一つずつ出力されるからである。も
し、第１多数の遅延信号ｄ１〜ｄｍが２番目の遅延素子
毎に一つずつ出力されれば（Ｔ／ｎ）にかけられる数は
２になり、第１多数の遅延信号ｄ１〜ｄｍが８番目の遅
延素子毎に一つずつ出力されれば（Ｔ／ｎ）にかけられ
る数は８になる。
【００４８】図７(Ａ)及び図７(Ｂ)を参照すれば、位相
検出器６１１は第１及び第２遅延フリップ・フロップ７
１１，７１２と第２ＮＡＮＤゲート７２１とを具備す
る。第１遅延フリップ・フロップ７１１に入力される入
力クロック信号ＣＬＫＩＮと、第２遅延フリップ・フロ
ップ７１２に入力される遅延信号ｄ１とは所定の位相差
をもつ。すなわち、遅延信号ｄ１は入力クロック信号Ｃ
ＬＫＩＮより所定時間遅延される。位相検出器６１１は
前記遅延された時間程度のパルス幅をもつパルス信号Ｐ
１を発する。
【００４９】図８(ａ)ないし図８(ｅ)は、前記図５に示
された第１多数の遅延信号ｄ１〜ｄｍを検証した結果、
非同期の場合の波形を表す。第１多数の遅延信号ｄ１〜
ｄｍそれぞれの周期が入力クロック信号ＣＬＫＩＮの周
期より大きい場合、ハーモニック・ロック防止部３１１
に含まれた位相検出器６１１〜６１８は各々の遅延され
た位相を感知して図８（ａ）及び図８（ｃ）に示された
信号を発して第１ＮＯＲゲート６２１と第２ＮＯＲゲー
ト６２２とに伝達する。そうすると、第１ＮＯＲゲート
６２１は図８(ｂ)に示された信号を発し、第２ＮＯＲゲ
ート６２２は図８（ｄ）に示された信号を発する。第１
及び第２ＮＯＲゲート６２１，６２２の出力Ｐ９，Ｐ１
０はＯＲゲート６２３により組み合わされるので第１信
号ＵＰは図８（ｅ）と同じ波形を有する。それにより、
電荷ポンプ３２１は位相制御信号Ｖ２の電圧レベルを上
昇させて遅延部３４１の遅延素子Ｂ１〜Ｂｎの動作速度
を速める。そうすると、第１多数の遅延信号ｄ１〜ｄｍ
と出力クロック信号ＣＬＫＯＵＴの遅延程度が減少され
て出力クロック信号ＣＬＫＯＵＴは入力クロック信号Ｃ
ＬＫＩＮに直ちに同期する。すなわち、出力クロック信
号ＣＬＫＯＵＴがハーモニック・ロック状態に進入する
ことが防止される。
【００５０】図９は、図８の非同期の遅延信号が前記図
６に示されたハーモニック・ロック防止部３１１を通過
した結果同期した状態を表す。図９に示されたように、
入力クロック信号ＣＬＫＩＮと出力クロック信号ＣＬＫ
ＯＵＴの位相と周期が同期した場合、位相検出器６１１
〜６１８は位相エラーを検出せず、それにより第１信号
ＵＰは論理ハイとして出力されるので位相制御信号Ｖ２
の電圧レベルはそのまま維持される。
【００５１】
【発明の効果】上述したように、本発明によれば、遅延
部３４１は第１多数の遅延信号ｄ１〜ｄｍを発し、ハー
モニック・ロック防止部３１１はこの第１多数の遅延信
号ｄ１〜ｄｍの位相を検出して出力クロック信号ＣＬＫ
ＯＵＴの位相が遅れることを防止する。したがって、出
力クロック信号ＣＬＫＯＵＴがハーモニック・ロック状
態に進入することが防止される。また、遅延部３４１は
第２多数の遅延信号ｄｌ１〜ｄｌｎを発し、デコーダ３
６１により第２多数の遅延信号ｄｌ１〜ｄｌｎのうち一
部が選択されることによって、遅延同期ループの使用者
は位相が異なる他の遅延信号を選択的に使用できる。
【図面の簡単な説明】
【図１】従来の遅延同期ループのブロック図である。
【図２】図１に示された遅延同期ループの出力クロック
が入力クロックに各々同期した場合とハーモニック・ロ
ック状態の場合とを示した図である。
【図３】本発明の望ましい実施の形態による遅延同期ル
ープのブロック図である。
【図４】図３に示された起動回路、電荷ポンプ及びフィ
ルタの詳細回路図である。
【図５】図３に示された遅延部を詳細に示した図であ
る。
【図６】図３に示されたハーモニック・ロック防止部の
詳細回路図である。
【図７】図６に示された位相検出器のうち一つの詳細回
路図である。
【図８】図５に示された遅延部の遅延信号を検証した結
果、非同期の場合の波形を表す図である。
【図９】図８の非同期の遅延信号が図６に示されたハー
モニック・ロック防止部を通過した結果同期した状態を
表す図である。
【符号の説明】
３０１ 遅延同期ループ ３１１ ハーモニック・ロック防止部 ３２１ 電荷ポンプ ３３１ フィルタ ３４１ 遅延部 ３５１ 起動回路 ３６１ デコーダ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｌ 7/089 Ｇ１１Ｃ 11/34 ３５４Ｃ Ｆターム(参考） 5B079 BC03 CC02 CC14 CC16 DD06 DD08 DD13 5J001 AA04 AA11 BB00 BB05 BB24 CC03 DD09 5J106 AA04 CC24 CC41 CC59 DD32 DD43 DD48 EE08 GG10 HH02 JJ02 KK30 LL03 5M024 AA50 BB27 BB33 BB34 BB35 BB36 DD83 DD90 GG01 HH11 JJ02 PP01 PP02 PP03 PP07

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 入力クロック信号を入力し、この入力ク
    ロック信号より所定位相遅延された出力クロック信号を
    発し、かつ前記入力クロック信号に対して位相の遅延程
    度が異なる多数の遅延信号を発する遅延部と、 前記入力クロック信号と前記多数の遅延信号とを入力
    し、この入力クロック信号及び遅延信号の位相を相互比
    較して比較結果によって第１または第２信号を出力する
    ハーモニック・ロック防止部と、 前記第１及び第２信号を入力し、位相制御信号を発し、
    前記第１及び第２信号に応じて前記位相制御信号の電圧
    レベルを所定電圧より高めるか、あるいは低める電荷ポ
    ンプと、 前記位相制御信号に含まれた交流成分を除去して前記遅
    延部に提供するフィルタと、 前記出力クロック信号が発生する以前の初期状態におい
    て前記電荷ポンプに第１電圧を印加して前記電荷ポンプ
    を介して前記遅延部に第２電圧を提供させる起動回路と
    を具備し、 前記遅延部は前記位相制御電圧に応じて前記出力クロッ
    ク信号及び多数の遅延信号の位相を調整することを特徴
    とする遅延同期ループ。
  2. 【請求項２】 前記遅延部は、 前記入力クロック信号を遅延させて前記出力クロック信
    号及び前記多数の遅延信号を出力する直列に連結された
    多数の遅延素子と、 前記フィルタの出力信号の電圧レベルによって前記多数
    の遅延素子の遅延程度を制御するバイアス部とを具備す
    ることを特徴とする請求項１に記載の遅延同期ループ。
  3. 【請求項３】 前記多数の遅延信号は前記多数の遅延素
    子のうち特定素子より出力されることを特徴とする請求
    項２に記載の遅延同期ループ。
  4. 【請求項４】 前記ハーモニック・ロック防止部は、 前記入力クロック信号及び前記多数の遅延信号のうち、
    各々互いに位相差が少ない信号を２つずつ入力する複数
    の位相検出器と、 この複数の位相検出器の出力のうち、各々半分ずつ入力
    する第１及び第２ＮＯＲゲートと、 この第１及び第２ＮＯＲゲートの出力を入力し、前記第
    １信号を出力するＯＲゲートと、 前記第１及び第２ＮＯＲゲートの出力を入力し、前記第
    ２信号を出力するＡＮＤゲートとを具備することを特徴
    とする請求項１に記載の遅延同期ループ。
  5. 【請求項５】 前記位相検出器は各々、 電源電圧と前記入力クロック信号または第１遅延信号を
    入力し、位相検出器の出力を発生する第１遅延フリップ
    ・フロップと、 前記電源電圧及び前記入力クロック信号または第１遅延
    信号と位相差が最も少ない第２遅延信号を入力する第２
    遅延フリップ・フロップと、 前記第１及び第２遅延フリップ・フロップの出力を入力
    し、出力は前記第１及び第２遅延フリップ・フロップに
    提供する第２ＮＡＮＤゲートとを具備することを特徴と
    する請求項４に記載の遅延同期ループ。
  6. 【請求項６】 前記ハーモニック・ロック防止部は、 前記入力クロック信号及び前記多数の遅延信号のうち、
    各々互いに位相差が少ない信号を２つずつ比較し、比較
    結果位相が遅れれば前記第１信号を活性化させ、比較結
    果位相が早ければ前記第２信号を活性化させることを特
    徴とする請求項１に記載の遅延同期ループ。
  7. 【請求項７】 前記電荷ポンプは、 前記第１信号が活性化されれば前記位相制御信号の電圧
    レベルを前記所定電圧より高め、前記第２信号が活性化
    されれば前記位相制御信号の電圧レベルを前記所定電圧
    より低めることを特徴とする請求項６に記載の遅延同期
    ループ。
  8. 【請求項８】 前記出力クロック信号及び多数の遅延信
    号の位相は 前記位相制御電圧が前記所定電圧より高まれば速くな
    り、前記位相制御電圧が前記所定電圧より低まれば遅れ
    ることを特徴とする請求項１に記載の遅延同期ループ。
  9. 【請求項９】 前記起動回路は、 前記入力クロック信号と前記出力クロック信号とを入力
    する第１遅延フリップ・フロップと、 この第１遅延フリップ・フロップの出力と前記出力クロ
    ック信号とを入力し、起動回路の出力を発生する第２遅
    延フリップ・フロップとを具備することを特徴とする請
    求項１に記載の遅延同期ループ。
  10. 【請求項１０】 前記電荷ポンプは、 前記起動回路の出力によりゲートされて電源電圧を出力
    する第１トランジスタを具備することを特徴とする請求
    項１に記載の遅延同期ループ。
  11. 【請求項１１】 前記出力クロック信号が発生する以前
    の初期状態において、前記出力クロック信号が論理ロー
    の場合、前記起動回路は論理ローを出力し、それにより
    前記第１トランジスタがターンオンされて前記電源電圧
    を前記フィルタに提供することによって、前記出力クロ
    ック信号を前記入力クロック信号に迅速に同期させるこ
    とを特徴とする請求項１０に記載の遅延同期ループ。
  12. 【請求項１２】 入力クロック信号を入力し、この入力
    クロック信号より所定位相遅延された出力クロック信号
    を発し、かつ前記入力クロック信号に対して位相の遅延
    程度が異なる第１及び第２多数の遅延信号を発する遅延
    部と、 前記入力クロック信号と前記第１多数の遅延信号とを入
    力し、この入力クロック信号及び第１多数の遅延信号の
    位相を相互比較して比較結果によって第１または第２信
    号を出力するハーモニック・ロック防止部と、 前記第１及び第２信号を入力し、位相制御信号を発し、
    前記第１及び第２信号に応じて前記位相制御信号の電圧
    レベルを所定電圧より高めるか、あるいは低める電荷ポ
    ンプと、 前記位相制御信号に含まれた交流成分を除去して前記遅
    延部に提供するフィルタと、 入力されるアドレス信号をデコーディングして前記遅延
    部に提供するデコーダとを具備し、 前記遅延部は前記デコーディングされた信号に応じて前
    記第２多数の遅延信号のうち一部を選択的に出力し、 前記遅延部は前記フィルタの出力信号に応じて前記出力
    クロック信号及び第１多数の遅延信号の位相を調整する
    ことを特徴とする遅延同期ループ。
  13. 【請求項１３】 前記遅延部は、 前記入力クロック信号に直列に連結された多数の遅延素
    子と、 前記フィルタの出力信号の電圧レベルによって前記多数
    の遅延素子の遅延程度を制御するバイアス部と、 前記遅延素子の各出力端に一つずつ連結され、前記デコ
    ーディングされた信号によりスイッチングされて前記第
    ２多数の遅延信号を出力する多数のスイッチング素子と
    を具備し、 前記第１多数の遅延信号は前記遅延素子のうち、特定素
    子より出力されることを特徴とする請求項１２に記載の
    遅延同期ループ。
  14. 【請求項１４】 前記スイッチング素子は伝送ゲートで
    あることを特徴とする請求項１３に記載の遅延同期ルー
    プ。
  15. 【請求項１５】 前記第２多数の遅延信号は前記第１多
    数の遅延信号数より多いことを特徴とする請求項１２に
    記載の遅延同期ループ。
  16. 【請求項１６】 入力クロック信号を入力し、この入力
    クロック信号より所定位相遅延された出力クロック信号
    を発し、かつ前記入力クロック信号に対して位相の遅延
    程度が異なる第１及び第２多数の遅延信号を発する遅延
    部と、 前記入力クロック信号と前記第１多数の遅延信号とを入
    力し、この入力クロック信号及び第１多数の遅延信号の
    位相を相互比較して比較結果によって第１または第２信
    号を出力するハーモニック・ロック防止部と、 前記第１及び第２信号を入力して位相制御信号を発し、
    前記第１及び第２信号に応じて前記位相制御信号の電圧
    レベルを所定電圧より高めるか、あるいは低める電荷ポ
    ンプと、 前記位相制御信号に含まれた交流成分を除去して前記遅
    延部に提供するフィルタと、 前記出力クロック信号が発生する以前の初期状態におい
    て前記電荷ポンプに第１電圧を印加して前記電荷ポンプ
    を介して前記遅延部に第２電圧を提供させる起動回路
    と、 入力されるアドレス信号をデコーディングして前記遅延
    部に提供するデコーダとを具備し、 前記遅延部は前記デコーディングされた信号に応じて前
    記第２多数の遅延信号のうち一部を選択的に出力し、前
    記フィルタの出力信号に応じて前記出力クロック信号及
    び第１多数の遅延信号の位相を調整することを特徴とす
    る遅延同期ループ。
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