KR100996175B1 - 반도체 장치 - Google Patents

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Abstract

지연고정루프(Delay Locked Loop : DLL) 방식으로 동작하는 반도체 장치의 주파수 채배기 및 멀티 위상 클록 발생기에 관한 것으로서, 제어전압의 레벨에 대응하여 그 지연량이 각각 변화하는 직렬접속된 다수의 지연유닛으로 소스 클록을 지연시켜 피드백 클록으로서 출력하고, 각각의 지연유닛에서 출력되는 클록을 혼합하여 주파수 채배 클록으로서 출력하는 클록지연부; 상기 소스 클록과 상기 피드백 클록의 위상차이를 검출하여 위상검출신호를 생성하기 위한 위상 검출부; 상기 소스 클록과 상기 주파수 채배 클록의 주파수 차이를 검출하여 주파수 검출신호를 생성하기 위한 주파수 검출부; 상기 피드백 클록의 예정된 기준에지에서 상기 소스 클록의 레벨을 검출하여 레벨 검출신호를 생성하기 위한 레벨 검출부; 상기 위상검출신호와 상기 주파수 검출신호 및 상기 레벨 검출신호에 응답하여 상기 제어전압의 레벨을 조절하기 위한 전압레벨 조절부를 구비하는 반도체 장치를 제공한다.
하모닉 락킹, 지연 고정 루프, 주파수 채배기, 멀티 위상 클록 발생기, 주파수 검출, 레벨 검출, 위상 검출

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 지연고정루프(Delay Locked Loop : DLL) 방식으로 동작하는 반도체 장치의 주파수 채배기 및 멀티 위상 클록 발생기에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치의 경우 외부클록을 입력받아 여러가지 동작 타이밍을 맞추기 위한 레퍼런스(reference) 클록으로서 사용한다.
하지만, 외부클록을 사용하여 반도체 장치 내부에 구비된 다수의 회로들을 동작시키다보면 외부클록이 전송되는 경로의 지연에 의한 클록 스큐(clock skew)가 발생할 수 있으며, 이것을 보상해 주기 위하여 반도체 장치 내부에는 클록 동기회로가 구비된다.
이러한 클록 동기회로의 동작방식은 보통 위상 고정 루프(Phase Locked Loop : PLL) 방식과 지연 고정 루프(DLL) 방식으로 나눌 수 있으며, 반도체 장치는 클록 동기회로에서 출력되는 외부클록과 동기화된 상태의 내부클록을 이용하여 외부 장치들과의 여러가지 신호 전송을 수행하게 된다.
기본적으로 위상 고정 루프(PLL) 방식과 지연 고정 루프(DLL) 방식의 구성 및 동작은 서로 유사하며, 위상고정루프(PLL) 방식의 경우 외부클록에 대응하는 내부클록을 생성하는데 있어서 전압 제어 발진기(Voltage Controlled Oscillator : VCO)를 사용하는 반면, 지연 고정 루프(DLL) 방식의 경우 전압 제어 지연 라인(Voltage Controlled Delay Line : VCDL)을 사용한다는 점에서 서로 구별될 수 있다.
도 1은 종래기술에 따른 지연 고정 루프(DLL) 방식을 사용하는 반도체 장치의 주파수 채배기 및 멀티 위상 클록 발생기를 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 지연 고정 루프(DLL) 방식을 사용하는 반도체 장치의 주파수 채배기 및 멀티 위상 클록 발생기는, 제어전압(CONT_VOL)의 레벨에 대응하여 그 지연량이 각각 변화하는 직렬접속된 다수의 지연유닛(UNIT_DLY<1:N>)으로 소스 클록(REF_CLK)을 지연시켜 피드백 클록(FEDB_CLK)으로서 출력하고, 각각의 지연유닛(UNIT_DLY<1:N>)에서 출력되는 멀티 위상 클록(MTPS_CLK<1:N-1>)을 혼합하여 주파수 채배 클록(FREQ_MTP_CLK)으로서 출력하는 클록지연부(100)와, 소스 클록(REF_CLK)과 피드백 클록(FEDB_CLK)의 위상차이를 검출하여 위상검출신호(LVUP, LVDN)를 생성하기 위한 위상 검출부(120), 및 위상검출신호(LVUP, LVDN)에 응답하여 제어전압(CONT_VOL)의 레벨을 조절하기 위한 전압레 벨 조절부(140)를 구비한다.
여기서, 위상 검출부(120)에서 출력되는 위상검출신호(LVUP, LVDN)는, 소스 클록(REF_CLK)과 피드백 클록(FEDB_CLK)의 위상 차이에 따라 업 위상검출신호(LVUP)와 다운 위상검출신호(LVDN)로 나누어 질 수 있고, 업 위상검출신호(LVUP)와 다운 위상검출신호(LVDN)는 그 활성화구간(enable)이 서로 오버랩(overlap) 되지 않는다.
구체적으로, 위상 검출부(120)는, 소스 클록(REF_CLK)의 기준 에지 - 보통 상승에지(rising edge)를 가리키며, 하강에지(falling)가 되어도 상관없음 - 와 피드백 클록(FEDB_CLK)의 기준에지를 비교하여, 소스 클록(REF_CLK)의 기준 에지보다 피드백 클록(FEDB_CLK)의 기준 에지가 뒤쪽에 위치하는 경우 업 위상검출신호(LVUP)를 활성화(enable)시키고, 소스 클록(REF_CLK)의 기준 에지보다 피드백 클록(FEDB_CLK)의 기준 에지가 앞쪽에 위치하는 경우 다운 위상검출신호(LVDN)를 활성화(enable)시킨다.
이때, 업 위상검출신호(LVUP) 및 다운 위상검출신호(LVDN)의 활성화구간 길이(enable length)는, 소스 클록(REF_CLK)의 기준 에지와 피드백 클록(FEDB_CLK)의 기준 에지가 얼마나 차이나느냐에 따라 달라진다. 즉, 소스 클록(REF_CLK)의 기준 에지와 피드백 클록(FEDB_CLK)의 기준 에지가 상대적으로 많이 차이나면 업 위상검출신호(LVUP) 또는 다운 위상검출신호(LVDN)의 활성화구간 길이(enable length)도 상대적으로 길어지게 된다. 반면, 소스 클록(REF_CLK)의 기준 에지와 피드백 클록(FEDB_CLK)의 기준 에지가 상대적으로 조금 차이나면 업 위상검출신호(LVUP) 또 는 다운 위상검출신호(LVDN)의 활성화구간 길이(enable length)도 상대적으로 짧아지게 된다.
그리고, 전압레벨 조절부(140)는, 차지펌핑부(142)와 루프 필터(loop filter, 144)를 구비한다. 차지펑핑부(142)는 업 위상검출신호(LVUP)와 다운 위상검출신호(LVDN)의 활성화구간 길이(enable length)에 대응하는 크기의 제어전류(CTRL_I)를 루프 필터(144)에 공급하고, 루프 필터(144)는 제어전류(CTRL_I)의 크기에 대응하여 충전동작 또는 방전동작을 수행하여 해당하는 제어전압(CTRL_VOL)의 레벨을 조절한다.
그리고, 클록지연부(100)는, 직렬접속된 다수의 지연유닛(UNIT_DLY<1:N>, 102), 및 각각의 지연유닛(UNIT_DELAY<1:N>, 102)에서 출력되는 멀티 위상 클록(MTPS_CLK<1:N-1>)을 혼합하여 주파수 채배 클록(FREQ_MTP_CLK)을 생성하기 위한 주파수 채배 클록 생성부(104)를 구비한다.
이때, 클록지연부(100)에 구비되는 다수의 지연유닛(UNIT_DELAY<1:N>, 102) 각각은, 제어전압(CTRL_VOL)의 레벨이 상승할수록 그 지연량이 감소되고, 제어전압(CTRL_VOL)의 레벨이 하강할수록 그 지연량이 증가된다.
따라서, 제어전압(CTRL_VOL)의 레벨이 상승할수록 클록지연부(100)의 전체지연량은 감소하며, 그에 따라 피드백 클록(FEDB_CLK)을 생성하기 위해 소스클록(REF_CLK)을 지연시키는 시간이 감소된다. 마찬가지로, 제어전압(CTRL_VOL) 레벨이 하강할수록 클록지연부(100)의 전체지연량은 증가하며, 그에 따라 피드백 클록(FEDB_CLK)을 생성하기 위해 소스클록(REF_CLK)을 지연시키는 시간이 증가한다.
또한, 제어전압(CTRL_VOL)의 레벨이 상승할수록 클록지연부(100)에 구비되는 각각의 지연유닛(UNIT_DELAY<1:N>, 102)에서 출력되는 멀티 위상 클록(MTPS_CLK<1:N-1>)간의 위상차이가 감소하게 된다. 마찬가지로, 제어전압(CTRL_VOL) 레벨이 하강할수록 클록지연부(100)에 구비되는 각각의 지연유닛(UNIT_DELAY<1:N>, 102)에서 출력되는 멀티 위상 클록(MTPS_CLK<1:N-1>)간의 위상차이가 증가하게 된다.
따라서, 제어전압(CTRL_VOL)의 레벨이 상승할수록 주파수 채배 클록(FREQ_MTP_CLK)의 주파수가 상승한다. 마찬가지로, 제어전압(CTRL_VOL)의 레벨이 하강할수록 주파수 채배 클록(FREQ_MTP_CLK)의 주파수가 하강한다.
전술한 종래기술에 따른 지연 고정 루프(DLL) 방식을 사용하는 반도체 장치의 주파수 채배기 및 멀티 위상 클록 발생기의 구성에 따른 동작을 설명하면 다음과 같다.
도 2는 도 1에 도시된 종래기술에 따른 지연 고정 루프(DLL) 방식을 사용하는 반도체 장치의 주파수 채배기 및 멀티 위상 클록 발생기의 동작파형을 도시한 타이밍 다이어그램이다.
도 2를 참조하면, 종래기술에 따른 지연 고정 루프(DLL) 방식을 사용하는 반도체 장치의 주파수 채배기 및 멀티 위상 클록 발생기가 정상적으로 동작하는 경우를 도시한 첫 번째 그래프(A)와 하모닉 락킹(harmonic locking)이 발생하여 정상적으로 동작하지 못하는 경우를 도시한 두 번째와 세 번째 그래프(B, C)로 나뉘어지 는 것을 알 수 있다.
먼저, 지연 고정 루프(DLL)의 기본적인 동작을 설명하면, 지연 고정 루프(DLL)는 소스 클록(REF_CLK)의 기준 에지와 피드백 클록(FEDB_CLK)의 기준 에지를 동기화 시키는 것이 목적이며, 목적을 이루기 위한 방법으로 클록지연부(100)의 지연량을 증가시키거나 감소시키는 동작을 수행한다.
이때, 피드백 클록(FEDB_CLK)은 소스 클록(REF_CLK)을 지연시켜 생성하는 클록이므로 절대적인 위치에서 비교하면 소스 클록(REF_CLK)의 기준에지보다 피드백 클록(FEDB_CLK)의 기준 에지가 항상 뒤쪽에 위치되어 있는 상태이며, 지연부(100)의 최소지연량이 있으므로 소스 클록(REF_CLK)의 기준에지와 피드백 클록(FEDB_CLK)의 기준 에지는 동기화될 수 없다.
따라서, 지연 고정 루프(DLL)는 절대적인 위치에서의 소스 클록(REF_CLK)의 기준 에지보다 한 주기(1tck) 뒤에 있는 소스 클록(REF_CLK)의 기준 에지와 피드백 클록(FEDB_CLK)의 기준 에지가 동기화될 수 있도록 동작하게 되며, 지연 고정 루프(DLL)의 락킹 동작이 종료되었을 때 절대적인 위치에서 소스 클록(REF_CLK)과 피드백 클록(FEDB_CLK)의 위상차이가 정확히 한 주기(1tck)가 되어야 한다. 즉, 도 2에 도시된 첫 번째 그래프(A)와 같은 상태가 되어야 한다.
이때, 도 2에 도시된 첫 번째 그래프(A)와 같은 상태에서는 클록지연부(100)의 지연량이 소스 클록(REF_CLK)의 한 주기(1tck)에 정확히 일치하는 상태이므로, 클록지연부(100)에 구비되는 지연유닛(UNIT_DLY)의 개수가 N개라면 각각의 지연유닛(UNIT_DLY<1:N>)이 갖는 지연량은 1tck/N이 되며, 멀티 위상 클록(MTPS_CLK<1:N- 1>)간의 위상차이도 1tck/N에 대응하는 시간이 된다. 또한, 클록지연부(100)에서 출력되는 주파수 채배 클록(FREQ_MTP_CLK)의 주파수는 소스 클록(REF_CLK) 주파수의 N/2배가 된다.
하지만, PVT(Process, Voltage, Temperature) 변동같은 외부적인 영향이나 알 수 없는 오작동에 의해 지연 고정 루프(DLL)가 정상적인 락킹되지 못하고, 두 번째와 세 번째 그래프(B, C)처럼 하모닉 락킹(harmonic locking)되는 문제가 발생할 수 있다.
먼저, 두 번째 그래프(B)를 살펴보면, 지연 고정 루프(DLL)는 절대적인 위치에서의 소스 클록(REF_CLK)의 기준 에지보다 한 주기(1tck) 뒤에 있는 소스 클록(REF_CLK)의 기준 에지와 피드백 클록(FEDB_CLK)의 기준 에지가 동기화될 수 있도록 동작하여야 함에도 불구하고, 절대적인 위치에서의 소스 클록(REF_CLK)의 기준 에지보다 두 주기(2tck) 뒤에 있는 소스 클록(REF_CLK)의 기준 에지와 피드백 클록(FEDB_CLK)의 기준 에지가 동기화되도록 동작하는 상태인 것을 알 수 있다.
이렇게 되면, 지연 고정 루프(DLL)의 락킹 동작이 종료되었을 때 절대적인 위치에서 소스 클록(REF_CLK)과 피드백 클록(FEDB_CLK)의 위상차이가 두 주기(2tck) 차이가 나게 되는데, 이는, 목표로 했던 소스 클록(REF_CLK)과 피드백 클록(FEDB_CLK)의 위상차이가 한 주기(1tck)나는 상태보다 두 배 더 차이나는 상태가 된다.
또한, 도 2에 도시된 두 번째 그래프(B)와 같은 상태에서는 클록지연부(100)의 지연량이 소스 클록(REF_CLK)의 두 주기(2tck)에 정확히 일치하는 상태이므로, 클록지연부(100)에 구비되는 지연유닛(UNIT_DLY)의 개수가 N개라면 각각의 지연유닛(UNIT_DLY<1:N>)이 갖는 지연량은 2tck/N이 되며, 멀티 위상 클록(MTPS_CLK<1:N-1>)간의 위상차이도 2tck/N에 대응하는 시간이 된다. 또한, 클록지연부(100)에서 출력되는 주파수 채배 클록(FREQ_MTP_CLK)의 주파수는 소스 클록(REF_CLK) 주파수의 N/4배가 된다.
즉, 도 2에 도시된 두 번째 그래프(B)와 같은 상태에서는, 멀티 위상 클록(MTPS_CLK<1:N-1>)간의 위상차이가 원래 목적했던 것보다 두 배 더 커지는 문제가 발생하고, 주파수 채배 클록(FREQ_MTP_CLK)의 주파수도 원래 목적했던 것보다 두 배 더 작아지는 문제가 발생하게 된다.
그리고, 세 번째 그래프(C)를 살펴보면, 지연 고정 루프(DLL)는 절대적인 위치에서의 소스 클록(REF_CLK)의 기준 에지보다 한 주기(1tck) 뒤에 있는 소스 클록(REF_CLK)의 기준 에지와 피드백 클록(FEDB_CLK)의 기준 에지가 동기화될 수 있도록 동작하여야 함에도 불구하고, 절대적인 위치에서의 소스 클록(REF_CLK)의 기준 에지와 피드백 클록(FEDB_CLK)의 기준 에지가 동기화되도록 동작하는 상태인 것을 알 수 있다.
이렇게 되면, 클록지연부(100)의 최소지연량이 0이 아니므로 지연 고정 루프(DLL)의 락킹 동작이 종료될 수가 없는 문제가 발생한다. 따라서, 정상적인 상태의 멀티 위상 클록(MTPS_CLK<1:N-1>)과 주파수 채배 클록(FREQ_MTP_CLK)을 생성할 수 없는 문제가 발생한다.
전술한 바와 같이 지연 고정 루프(DLL) 동작에서 하모닉 락킹(harmonic locking)이 발생하는 것을 방지하기 위해 종래 기술에서는 하모닉 락킹(harmonic locking)이 발생한 것을 감지하게 되면, 별도의 리셋 신호를 사용하여 클록지연부(100)의 지연량을 초기화상태로 되돌림으로써 다시 정상적인 락킹 동작이 수행될 수 있도록 하는 방법을 사용하였다.
그런데, 별도의 리셋 신호를 사용하는 방법은, 하모닉 락킹(harmonic locking)이 발생한 것을 감지하는 회로가 추가되어야 할 뿐만 아니라 하모닉 락킹(harmonic locking)이 발생할 때마다 리셋 신호를 인가하여 지연 고정 루프(DLL)를 초기화해야 하는데, 하모닉 락킹(harmonic locking)이 언제 발생할지 예측할 수 없을 뿐만 아니라 초기화 동작을 통해 정상적으로 락킹 동작이 종료된 상태에서도 외부적인 충격으로 인해 다시 하모닉 락킹(harmonic locking)이 발생할 수 있어 타이밍을 맞추기 어렵다는 문제가 있다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 락킹 동작 중에 하모닉 락킹(harmonic locking)이 발생하는 것을 원천적으로 방지할 수 있는 지연고정루프(DLL) 방식으로 동작하는 반도체 장치의 주파수 채배기 및 멀티 위상 클록 발생기를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 제어전압의 레벨에 대응하여 그 지연량이 각각 변화하는 직렬접속된 다수의 지연유닛으로 소스 클록을 지연시켜 피드백 클록으로서 출력하고, 각각의 지연유닛에서 출력되는 클록을 혼합하여 주파수 채배 클록으로서 출력하는 클록지연부; 상기 소스 클록과 상기 피드백 클록의 위상차이를 검출하여 위상검출신호를 생성하기 위한 위상 검출부; 상기 소스 클록과 상기 주파수 채배 클록의 주파수 차이를 검출하여 주파수 검출신호를 생성하기 위한 주파수 검출부; 상기 피드백 클록의 기준에지에서 상기 소스 클록의 레벨을 검출하여 레벨 검출신호를 생성하기 위한 레벨 검출부; 상기 위상검출신호와 상기 주파수 검출신호 및 상기 레벨 검출신호에 응답하여 상기 제어전압의 레벨을 조절하기 위한 전압레벨 조절부를 구비하는 반도체 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르 면, 제어전압의 레벨에 대응하여 그 지연량이 각각 변화하는 직렬접속된 다수의 지연유닛으로 소스 클록을 지연시켜 피드백 클록으로서 출력하고, 각각의 지연유닛에서 출력되는 클록을 혼합하여 주파수 채배 클록으로서 출력하는 클록지연부; 상기 소스 클록과 상기 주파수 채배 클록의 주파수 차이를 검출하여 주파수 검출신호를 생성하기 위한 주파수 검출부; 상기 피드백 클록의 기준에지에서 상기 소스 클록의 레벨을 검출하여 레벨 검출신호를 생성하기 위한 레벨 검출부; 상기 소스 클록과 상기 피드백 클록의 위상차이를 검출하고, 검출결과와 상기 주파수 검출신호 및 상기 레벨 검출신호에 응답하여 레벨상승신호와 레벨하강신호를 생성하기 위한 위상 검출부; 및 상기 레벨상승신호에 응답하여 상기 제어전압의 레벨을 상승시키고, 상기 레벨하강신호에 응답하여 상기 제어전압의 레벨을 하강시키기 위한 전압레벨 조절부를 구비하는 반도체 장치를 제공한다.
전술한 본 발명은 지연 고정 루프(DLL) 회로 내부에 하모닉 락킹(harmonic locking) 방지 회로를 내장하여 락킹 동작 중에 하모닉 락킹(harmonic locking)이 발생하는 것을 원천적으로 방지하는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
(제1실시예)
도 3은 본 발명의 제1실시예에 따른 지연고정루프(DLL) 방식으로 동작하는 반도체 장치의 주파수 채배기 및 멀티 위상 클록 발생기를 도시한 블록 다이어그램이다.
도 3을 참조하면, 본 발명의 제1실시예에 따른 지연고정루프(DLL) 방식으로 동작하는 반도체 장치의 주파수 채배기 및 멀티 위상 클록 발생기는, 제어전압(CONT_VOL)의 레벨에 대응하여 그 지연량이 각각 변화하는 직렬접속된 다수의 지연유닛(UNIT_DLY<1:N>)으로 소스 클록(REF_CLK)을 지연시켜 피드백 클록(FEDB_CLK)으로서 출력하고, 각각의 지연유닛(UNIT_DLY<1:N>)에서 출력되는 멀티 위상 클록(MTPS_CLK<1:N-1>)을 혼합하여 주파수 채배 클록(FREQ_MTP_CLK)으로서 출력하는 클록지연부(300)와, 소스 클록(REF_CLK)과 피드백 클록(FEDB_CLK)의 위상차이를 검출하여 위상검출신호(LVUP, LVDN)를 생성하기 위한 위상 검출부(320)와, 소스 클록(REF_CLK)과 주파수 채배 클록(FREQ_MTP_CLK)의 주파수 차이를 검출하여 주파수 검출신호(FREQ_DET)를 생성하기 위한 주파수 검출부(350)와, 피드백 클록(FEDB_CLK)의 예정된 기준에지 - 절대적인 상승에지(rising edge)나 하강에지(falling edge)를 가리키는 것이 아니라 예정된 조건에 부합하는 상승에 지(rising edge)나 하강에지(falling edge)를 가리킴 - 에서 소스 클록(REF_CLK)의 레벨을 검출하여 레벨 검출신호(LV_DET)를 생성하기 위한 레벨 검출부(360), 및 위상검출신호(LVUP, LVDN)와 주파수 검출신호(FREQ_DET) 및 레벨 검출신호(LV_DET)에 응답하여 제어전압(CTRL_VOL)의 레벨을 조절하기 위한 전압레벨 조절부(340)를 구비한다.
여기서, 위상 검출부(320)에서 출력되는 위상검출신호(LVUP, LVDN)는, 소스 클록(REF_CLK)과 피드백 클록(FEDB_CLK)의 위상 차이에 따라 업 위상검출신호(LVUP)와 다운 위상검출신호(LVDN)로 나누어 질 수 있고, 업 위상검출신호(LVUP)와 다운 위상검출신호(LVDN)는 그 활성화구간(enable)이 서로 오버랩(overlap) 되지 않는다.
구체적으로, 위상 검출부(320)는, 소스 클록(REF_CLK)의 기준 에지 - 보통 상승에지(rising edge)를 가리키며, 하강에지(falling)가 되어도 상관없음 - 와 피드백 클록(FEDB_CLK)의 기준에지를 비교하여, 소스 클록(REF_CLK)의 기준 에지보다 피드백 클록(FEDB_CLK)의 기준 에지가 뒤쪽에 위치하는 경우 업 위상검출신호(LVUP)를 활성화(enable)시키고, 소스 클록(REF_CLK)의 기준 에지보다 피드백 클록(FEDB_CLK)의 기준 에지가 앞쪽에 위치하는 경우 다운 위상검출신호(LVDN)를 활성화(enable)시킨다.
이때, 업 위상검출신호(LVUP) 및 다운 위상검출신호(LVDN)의 활성화구간 길이(enable length)는, 소스 클록(REF_CLK)의 기준 에지와 피드백 클록(FEDB_CLK)의 기준 에지가 얼마나 차이나느냐에 따라 달라진다. 즉, 소스 클록(REF_CLK)의 기준 에지와 피드백 클록(FEDB_CLK)의 기준 에지가 상대적으로 많이 차이나면 업 위상검출신호(LVUP) 또는 다운 위상검출신호(LVDN)의 활성화구간 길이(enable length)도 상대적으로 길어지게 된다. 반면, 소스 클록(REF_CLK)의 기준 에지와 피드백 클록(FEDB_CLK)의 기준 에지가 상대적으로 조금 차이나면 업 위상검출신호(LVUP) 또는 다운 위상검출신호(LVDN)의 활성화구간 길이(enable length)도 상대적으로 짧아지게 된다.
그리고, 클록지연부(300)는, 직렬접속된 다수의 지연유닛(UNIT_DLY<1:N>, 302), 및 각각의 지연유닛(UNIT_DELAY<1:N>, 302)에서 출력되는 멀티 위상 클록(MTPS_CLK<1:N-1>)을 혼합하여 주파수 채배 클록(FREQ_MTP_CLK)을 생성하기 위한 주파수 채배 클록 생성부(304)를 구비한다.
이때, 클록지연부(300)에 구비되는 다수의 지연유닛(UNIT_DELAY<1:N>, 302) 각각은, 제어전압(CTRL_VOL)의 레벨이 상승할수록 그 지연량이 감소되고, 제어전압(CTRL_VOL)의 레벨이 하강할수록 그 지연량이 증가된다.
따라서, 제어전압(CTRL_VOL)의 레벨이 상승할수록 클록지연부(300)의 전체지연량은 감소하며, 그에 따라 피드백 클록(FEDB_CLK)을 생성하기 위해 소스클록(REF_CLK)을 지연시키는 시간이 감소된다. 마찬가지로, 제어전압(CTRL_VOL) 레벨이 하강할수록 클록지연부(300)의 전체지연량은 증가하며, 그에 따라 피드백 클록(FEDB_CLK)을 생성하기 위해 소스클록(REF_CLK)을 지연시키는 시간이 증가한다.
또한, 제어전압(CTRL_VOL)의 레벨이 상승할수록 클록지연부(300)에 구비되는 각각의 지연유닛(UNIT_DELAY<1:N>, 302)에서 출력되는 멀티 위상 클 록(MTPS_CLK<1:N-1>)간의 위상차이가 감소하게 된다. 마찬가지로, 제어전압(CTRL_VOL) 레벨이 하강할수록 클록지연부(300)에 구비되는 각각의 지연유닛(UNIT_DELAY<1:N>, 302)에서 출력되는 멀티 위상 클록(MTPS_CLK<1:N-1>)간의 위상차이가 증가하게 된다.
따라서, 제어전압(CTRL_VOL)의 레벨이 상승할수록 주파수 채배 클록(FREQ_MTP_CLK)의 주파수가 상승한다. 마찬가지로, 제어전압(CTRL_VOL)의 레벨이 하강할수록 주파수 채배 클록(FREQ_MTP_CLK)의 주파수가 하강한다.
그리고, 주파수 검출부(350)는, 소스 클록(REF_CLK)의 한 주기(1tck)에 대응하는 시간이 주파수 채배 클록(FREQ_MTP_CLK)의 한 주기에 대응하는 시간보다 예정된 배수이상으로 큰 경우 주파수 검출신호(FREQ_DET)를 비활성화시키고, 소스 클록(REF_CLK)의 한 주기에 대응하는 시간이 주파수 채배 클록(FREQ_MTP_CLK)의 한 주기에 대응하는 시간보다 예정된 배수미만으로 작은 경우 주파수 검출신호(FREQ_DET)를 활성화시킨다.
즉, 하모닉 락킹이 발생하지 않고 정상적으로 락킹 동작이 수행되어 절대적인 위치에서 소스 클록(REF_CLK)과 피드백 클록(FEDB_CLK)의 위상차이가 소스 클록(REF_CLK)의 한 주기(1tck)에 대응한다면, 주파수 채배 클록(FREQ_MTP_CLK)의 주파수는 소스 클록(REF_CLK)의 주파수보다 예정된 배수 큰 상태가 되어야 한다.
그런데, 하모닉 락킹이 발생하여 절대적인 위치에서 소스 클록(REF_CLK)과 피드백 클록(FEDB_CLK)의 위상차이가 소스 클록(REF_CLK)의 한 주기(1tck)보다 큰 두 주기(2tck)나 세 주기(3tck)에 대응한다면, 주파수 채배 클록(FREQ_MTP_CLK)의 주파수는 소스 클록(REF_CLK)의 주파수보다 예정된 배수만큼 커지지 못하고 예정된 배수미만으로 큰 상태가 된다.
따라서, 주파수 검출부(350)는, 소스 클록(REF_CLK)의 한 주기(1tck)에 대응하는 시간이 주파수 채배 클록(FREQ_MTP_CLK)의 한 주기에 대응하는 시간보다 예정된 배수이상으로 크게 된다면 하모닉 락킹이 발생하지 않았다고 판단하여 주파수 검출신호(FREQ_DET)를 비활성화시켜 출력하고, 소스 클록(REF_CLK)의 한 주기(1tck)에 대응하는 시간이 주파수 채배 클록(FREQ_MTP_CLK)의 한 주기에 대응하는 시간보다 예정된 배수미만으로 작게 된다면 하모닉 락킹이 발생하였다거 판단하여 주파수 검출신호(FREQ_DET)를 활성화시켜 출력한다.
그리고, 레벨 검출부(360)는, 피드백 클록(FEDB_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 기준에지 - 일반적으로 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 상승 에지(rising edge)를 의미하며, 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 하강 에지(falling edge)여도 상관없음 - 에서 소스 클록(REF_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 레벨이 활성화상태 일 때 레벨 검출신호(LV_DET)를 활성화시켜 출력하고, 피드백 클록(FEDB_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 기준에지에서 소스 클록(REF_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 레벨이 비활성화상태일 때 레벨 검출신호(LV_DET)를 비활성화시켜 출력한다. 이때, n은 2보다 큰 자연수이다.
이때, 정상적으로 락킹 동작이 수행되는 과정에서는 절대적인 위치에서 소스 클록(REF_CLK)과 피드백 클록(FEDB_CLK)의 위상차이가 소스 클록(REF_CLK)의 한 주기(1tck)보다 작은 상태에서 락킹 동작이 시작되고, 클록지연부(300)의 지연량을 점점 증가시키다가 절대적인 위치에서 소스 클록(REF_CLK)과 피드백 클록(FEDB_CLK)의 위상차이가 소스 클록(REF_CLK)의 한 주기(1tck)를 넘어서게 되면 다시 클록지연부(300)의 지연량을 감소시키는 식으로 클록지연부(300)의 지연량을 증가시켰다가 감소시켰다가 하는 동작을 반복하면서 절대적인 위치에서 소스 클록(REF_CLK)과 피드백 클록(FEDB_CLK)의 위상차이가 소스 클록(REF_CLK)의 한 주기(1tck)에 정확히 도달하게 될 때 락킹 동작을 종료시키는 방법을 사용한다.
즉, 하모닉 락킹이 발생하지 않고 정상적으로 락킹 동작이 수행될 때에는 절대적인 위치에서 소스 클록(REF_CLK)의 기준에지를 기준으로 피드백 클록(FEDB_CLK)의 기준에지가 앞뒤로 왔다가 갔다 하는 상태가 되며, 피드백 클록(FEDB_CLK)의 기준에지에서 소스 클록(REF_CLK)의 레벨은 로직'로우'(Low)로 비활성화되었다가 로직'하이'(High) 활성화되었다가 하는 상태가 된다.
그런데, 하모닉 락킹이 발생하여 절대적인 위치에서 소스 클록(REF_CLK)의 기준에지보다 한 주기(1tck) 앞선 기준 에지 쪽으로 피드백 클록(FEDB_CLK)의 기준에지가 치우치게 되면, 위상검출부(320)에서는 클록지연부(300)의 지연량을 더 줄여서 절대적인 위치에서 소스 클록(REF_CLK)의 기준에지보다 한 주기(1tck) 앞선 기준 에지와 피드백 클록(FEDB_CLK)의 기준에지를 동기화시키는 쪽으로 동작하려 하지만, 클록지연부(300)의 지연량의 최소값은 '0'이 아니므로 절대적인 위치에서 피드백 클록(FEDB_CLK)의 기준에지는 소스 클록(REF_CLK)의 기준에지보다 한 주 기(1tck) 앞선 기준 에지 뒤쪽에 계속 머물러 있게 된다. 즉, 피드백 클록(FEDB_CLK)의 기준에지에서 소스 클록(REF_CLK)의 레벨은 계속 로직'하이'(High)로 활성화된 상태가 된다.
따라서, 레벨 검출부(360)는, 피드백 클록(FEDB_CLK)의 기준에지에서 소스 클록(REF_CLK)의 레벨이 로직'하이'(High)로 활성화된 것을 감지하여 레벨 검출신호(LV_DET)를 활성화시키거나 비활성화시킨다. 그런데, 피드백 클록(FEDB_CLK)의 기준에지에서 소스 클록(REF_CLK)의 레벨이 로직'하이'(High)로 활성화된 것만을 보고 하모닉 락킹이 발생하였다고 판단하게 되면, 정상적으로 락킹 동작을 수행하다가 피드백 클록(FEDB_CLK)의 기준에지에서 소스 클록(REF_CLK)의 레벨이 로직'하이'(High)로 활성화된 상태일 때도 하모닉 락킹으로 판단하는 문제가 발생할 수 있다.
그래서, 레벨 검출부(360)는, 피드백 클록(FEDB_CLK)의 모든 기준에지에서 소스 클록(REF_CLK)의 모든 토글링 펄스의 레벨을 검출하는 것이 아니라 피드백 클록(FEDB_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 기준 에지에서 소스 클록(REF_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 레벨을 검출함으로써 정상적인 락킹 상태가 하모닉 락킹 상태로 판단되는 것을 방지한다. 이때, 피드백 클록(FEDB_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스 및 소스 클록(REF_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스를 결정하는 기준은 선택된 피드백 클록(FEDB_CLK) 및 소스 클록(REF_CLK)의 토글링 펄스에 락킹하고자 하는 기준 클록이 포함되지 않도록 하는 것이다. 즉, 피드백 클 록(FEDB_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 기준 에지에서 소스 클록(REF_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 레벨을 검출하게 되면 락킹 하고자 하는 소스 클록(REF_CLK)의 기준 에지 앞쪽 또는 뒤쪽에 위치한 펄스의 기준 에지로 피드백 클록(FEDB_CLK)의 기준 에지가 락킹되려 하는 상황을 방지할 수 있다.
따라서, 레벨 검출부(360)는, 피드백 클록(FEDB_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 기준 에지에서 소스 클록(REF_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 레벨이 로직'하이'(High)로 활성화된 상태이면 하모닉 락킹이 발생하였다고 판단하여 레벨 검출신호(LV_DET)를 활성화시켜 출력하고, 피드백 클록(FEDB_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 기준 에지에서 소스 클록(REF_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 레벨이 로직'로우'(Low)로 비활성화된 상태이면 하모닉 락킹이 발생하지 않았다고 판단하여 레벨 검출신호(LV_DET)를 비활성화시켜 출력한다.
그리고, 전압레벨 조절부(340)는, 레벨 검출신호(LV_DET)가 비활성화된 상태에서 업 위상검출신호(LVUP)가 활성화되거나 주파수 검출신호(FREQ_DET)가 활성화되는 것에 응답하여 제어전압(CTRL_VOL)의 레벨을 상승시키고, 주파수 검출신호(FREQ_DET)가 비활성화된 상태에서 다운 위상검출신호(LVDN)가 활성화되거나 레벨 검출신호(LV_DET)가 활성화되는 것에 응답하여 제어전압(CTRL_VOL)의 레벨을 하강시킨다.
즉, 전압레벨 조절부(340)에서 제어전압(CTRL_VOL)의 레벨을 상승시키는 동 작과 하강시키는 동작은 동시에 발생할 수 없으며, 레벨 검출신호(LV_DET)와 주파수 검출신호(FREQ_DET)의 활성화에 따른 제어전압(CTRL_VOL) 레벨 변경동작은 위상검출신호(LVUP, LVDN)의 활성화에 따른 제어전압(CTRL_VOL) 레벨 변경동작보다 우선순위로 이루어져야 한다.
따라서, 위상검출부(320)에서 하모닉 락킹 상태를 정상적인 락킹 상태라고 오판하여 업 위상검출신호(LVUP)를 활성화시킬 수 있는데 이때, 레벨 검출신호(LV_DET)가 활성화되어 있다면, 업 위상검출신호(LVUP)가 활성화된 상태를 무시하고 레벨 검출신호(LV_DET)의 활성화에 대응하여 제어전압(CTRL_VOL)의 레벨을 하강시켜야 한다.
마찬가지로, 위상검출부(320)에서 하모닉 락킹 상태를 정상적인 락킹 상태라고 오판하여 다운 위상검출신호(LVDN)를 활성화시킬 수 있는데 이때, 주파수 검출신호(FREQ_DET)가 활성화되어 있다면, 다운 위상검출신호(LVDN)가 활성화된 상태를 무시하고 주파수 검출신호(FREQ_DET)의 활성화에 대응하여 제어전압(CTRL_VOL)의 레벨을 상승시켜야 한다.
때문에, 위상검출신호(320)에서 출력되는 업 위상검출신호(LVUP)의 활성화에 응답하여 제어전압(CTRL_VOL)의 레벨을 상승시키기 위해서는 레벨 검출신호(LV_DET)가 비활성된 상태가 되어야 한다.
마찬가지로, 위상검출신호(320)에서 출력되는 다운 위상검출신호(LVDN)의 활성화에 응답하여 제어전압(CTRL_VOL)의 레벨을 하강시키기 위해서는 주파수 검출신호(FREQ_DET)가 비활성된 상태가 되어야 한다.
도 4는 도 3에 도시된 본 발명의 제1실시예에 따른 지연고정루프(DLL) 방식으로 동작하는 반도체 장치의 주파수 채배기 및 멀티 위상 클록 발생기의 구성요소 중 주파수 검출부를 상세히 도시한 회로도이다.
도 4를 참조하면, 본 발명의 제1실시예에 따른 지연고정루프(DLL) 방식으로 동작하는 반도체 장치의 주파수 채배기 및 멀티 위상 클록 발생기의 구성요소 중 주파수 검출부(350)는, 소스 클록(REF_CLK)을 2분주하여 분주 소스 클록(DIV_REF_CLK)으로서 출력하는 클록분주부(352)와, 분주 소스 클록(DIV_REF_CLK)의 활성화 구간동안 주파수 채배 클록(FREQ_MTP_CLK)의 기준 에지 개수를 카운팅하고, 카운팅 결과에 대응하여 그 논리레벨이 결정되는 주파수 검출신호(FREQ_DET)를 출력하는 에지 카운팅부(354), 및 분주 소스 클록(DIV_REF_CLK)이 비활성화되는 것에 응답하여 에지 카운팅부(354)를 초기화시키기 위한 초기화 제어부(356)를 구비한다.
여기서, 클록분주부(352)는, 소스 클록(REF_CLK)의 한 주기(1tck)를 검출하기 위한 구성요소 이다. 즉, 소스 클록(REF_CLK)의 한 주기(1tck)가 의미하는 바는 소스 클록(REF_CLK)이 로직'로우'(Low)인 상태에서 로직'하이'(High)로 천이한 후 다시 로직'로우'(Low)로 천이하기 직전까지인데, 이 상태는 로직'로우'(Low)인 상태와 로직'하이'(High)인 상태가 모두 포함되므로 임의의 회로에 적용하기 쉽지 않다.
따라서, 소스 클록(REF_CLK)을 2분주하여 분주 소스 클록(DIV_REF_CLK)을 생 성하게 되면, 분주 소스 클록(DIV_REF_CLK)의 로직'하이'(High)구간의 길이 또는 로직'로우'(Low)구간의 길이는 소스 클록(REF_CLK)의 한 주기(1tck)에 대응하므로 소스 클록(REF_CLK)의 한 주기(1tck)를 분주 소스 클록(DIV_REF_CLK)을 사용하여 하나의 논리레벨로 표현할 수 있다.
그리고, 에지 카운팅부(354)는, 분주 소스 클록(DIV_REF_CLK)의 활성화 구간동안, 즉, 소스 클록(REF_CLK)의 한 주기(1tck)에 대응하는 시간동안 카운팅된 주파수 채배 클록(FREQ_MTP_CLK)의 기준 에지 개수가 예정된 개수 이상인 경우 비활성화 상태의 주파수 검출신호(FREQ_DET)를 출력한다.
반대로, 분주 소스 클록(DIV_REF_CLK)의 활성화 구간동안, 즉, 소스 클록(REF_CLK)의 한 주기(1tck)에 대응하는 시간동안 카운팅된 주파수 채배 클록(FREQ_MTP_CLK)의 기준 에지 개수가 예정된 개수 미만인 경우 활성화 상태의 주파수 검출신호(FREQ_DET)를 출력한다.
이때, 에지 카운팅부(354)에 구비되는 D플립플롭(D1, D2, D3, D4)의 개수를 변경함으로써 예정된 개수를 변경할 수 있다. 즉, 분주 소스 클록(DIV_REF_CLK)의 활성화 구간에 대응하는 소스 클록(REF_CLK)의 한 주기(1tck)에 대응하는 시간동안 주파수 채배 클록(FREQ_MTP_CLK)의 기준 에지가 발생할 때마다 에지 카운팅부(354)에 구비된 D플립플롭(D1, D2, D3, D4)의 출력신호가 순차적으로 활성화되며, 주파수 채배 클록(FREQ_MTP_CLK)의 기준 에지가 예정된 개수보다 부족하면 마지막 D플립플롭(D4)의 출력이 활성화되지 못하므로 주파수 검출신호(FREQ_DET)가 활성화되고, 주파수 채배 클록(FREQ_MTP_CLK)의 기준 에지가 예정된 개수를 넘어서게 되면 마지막 D플립플롭(D4)의 출력이 활성화되므로 주파수 검출신호(FREQ_DET)가 비활성화된다.
그리고, 초기화 제어부(356)는, 락킹 동작에서 주파수 검출부(350)가 한 번 동작한 뒤에 다시 동작하지 않는 것이 아니므로 반복적으로 주파수 검출부(350)를 동작시키기 위한 구성요소 이다. 즉, 소스 클록(REF_CLK)의 한 주기(1tck)에 대응하는 시간동안 주파수 채배 클록(FREQ_MTP_CLK)의 한 주기에 대응하는 시간이 몇 번 반복되었는지를 검출하는 동작이 종료될 때마다 에지 카운팅부(354)를 초기화시켜 주는 동작을 수행한다.
도 5는 도 3에 도시된 본 발명의 제1실시예에 따른 지연고정루프(DLL) 방식으로 동작하는 반도체 장치의 주파수 채배기 및 멀티 위상 클록 발생기의 구성요소 중 레벨 검출부를 상세히 도시한 회로도이다.
도 5를 참조하면, 본 발명의 제1실시예에 따른 지연고정루프(DLL) 방식으로 동작하는 반도체 장치의 주파수 채배기 및 멀티 위상 클록 발생기의 구성요소 중 레벨 검출부(360)는, 소스 클록(REF_CLK)의 토글링 펄스 개수를 카운팅하여 홀수(또는 짝수 또는 n의 배수)번째 - n은 2보다 큰 자연수 - 토글링 펄스에 대응하는 소스 펄스(REF_PUL)를 생성하기 위한 소스 펄스 생성부(362)와, 피드백 클록(FEDB_CLK)의 토글링 펄스 개수를 카운팅하여 홀수(또는 짝수 또는 n의 배수)번째 - n은 2보다 큰 자연수 - 토글링 펄스에 대응하는 피드백 펄스(FEDB_PUL)를 생성하기 위한 피드백 펄스 생성부(364)와, 피드백 펄스(FEDB_PUL)의 기준에지에서 소스 펄스(REF_PUL)의 레벨에 응답하여 그 논리레벨이 결정되는 레벨 검출신호(LV_DET)를 출력하기 위한 레벨 검출신호 출력부(366), 및 소스 펄스(REF_PUL)가 비활성화되는 것에 응답하여 소스 펄스 생성부(362)의 카운팅 값을 초기화시키고, 피드백 펄스(FEDB_PUL)가 비활성화되는 것에 응답하여 피드백 펄스 생성부(364)의 카운팅 값을 초기화시키는 초기화제어부(368)를 구비한다.
여기서, 소스 펄스 생성부(362)와 피드백 펄스 생성부(364)는 입력되는 신호가 소스 클록(REF_CLK)과 피드백 클록(FEDB_CLK)으로 서로 다르다는 점 이외에 나머지 구성요소는 동일하다.
또한, 소스 펄스 생성부(362)와 피드백 펄스 생성부(364)는 각각 연속적으로 토글링하는 소스 클록(REF_CLK)와 피드백 클록(FEDB_CLK)에서 홀수(또는 짝수 또는 n의 배수)번째 - n은 2보다 큰 자연수 - 토글링 펄스를 선택하여 소스 펄스(REF_PUL)와 피드백 펄스(FEDB_PUL)로서 출력한다는 점에서 그 동작도 동일하다.
그리고, 소스 펄스 생성부(362)와 피드백 펄스 생성부(364)에 각각 구비되는 D플립플롭(DS1, DS2 / DF1, DF2)의 개수에 따라 소스 클록(REF_CLK)와 피드백 클록(FEDB_CLK)에서 선택되어야 하는 홀수(또는 짝수 또는 n의 배수)번째 - n은 2보다 큰 자연수 - 토글링 펄스를 변경하는 것이 가능하다.
그리고, 레벨 검출신호 출력부(364)는, 피드백 펄스(FEDB_PUL)의 기준에지에서 소스 펄스(REF_PUL)가 활성화된 상태일 때 활성화상태의 레벨 검출신호(LV_DET)를 출력하고, 피드백 펄스(FEDB_PUL)의 기준에지에서 소스 펄스(REF_PUL)가 비활성화된 상태일 때 비활성화상태의 레벨 검출신호(LV_DET)를 출력한다.
그리고, 초기화 제어부(368)는, 락킹 동작에서 레벨 검출부(360)가 한 번 동작한 뒤에 다시 동작하지 않는 것이 아니므로 반복적으로 레벨 검출부(360)를 동작시키기 위한 구성요소 이다.
(제2실시예)
도 6은 본 발명의 제2실시예에 따른 지연고정루프(DLL) 방식으로 동작하는 반도체 장치의 주파수 채배기 및 멀티 위상 클록 발생기를 도시한 블록 다이어그램이다.
도 6을 참조하면, 본 발명의 제2실시예에 따른 지연고정루프(DLL) 방식으로 동작하는 반도체 장치의 주파수 채배기 및 멀티 위상 클록 발생기는, 제어전압(CONT_VOL)의 레벨에 대응하여 그 지연량이 각각 변화하는 직렬접속된 다수의 지연유닛(UNIT_DLY<1:N>)으로 소스 클록(REF_CLK)을 지연시켜 피드백 클록(FEDB_CLK)으로서 출력하고, 각각의 지연유닛(UNIT_DLY<1:N>)에서 출력되는 멀티 위상 클록(MTPS_CLK<1:N-1>)을 혼합하여 주파수 채배 클록(FREQ_MTP_CLK)으로서 출력하는 클록지연부(600)와, 소스 클록(REF_CLK)과 주파수 채배 클록(FREQ_MTP_CLK)의 주파수 차이를 검출하여 주파수 검출신호(FREQ_DET)를 생성하기 위한 주파수 검출부(650)와, 피드백 클록(FEDB_CLK)의 예정된 기준에지 - 절대적인 상승에지(rising edge)나 하강에지(falling edge)를 가리키는 것이 아니라 예정된 조건에 부합하는 상승에지(rising edge)나 하강에지(falling edge)를 가리킴 - 에서 소스 클록(REF_CLK)의 레벨을 검출하여 레벨 검출신호(LV_DET)를 생성하기 위한 레벨 검출 부(660)와, 소스 클록(REF_CLK)과 피드백 클록(FEDB_CLK)의 위상차이를 검출하고, 검출결과와 주파수 검출신호(FREQ_DET) 및 레벨 검출신호(LV_DET)에 응답하여 레벨상승신호(LVUP)와 레벨하강신호(LVDN)를 생성하기 위한 위상 검출부(620), 및 레벨상승신호(LVUP)에 응답하여 제어전압(CTRL_VOL)의 레벨을 상승시키고, 레벨하강신호(LVDN)에 응답하여 제어전압(CTRL_VOL)의 레벨을 하강시키기 위한 전압레벨 조절부(640)를 구비한다.
여기서, 클록지연부(600)는, 직렬접속된 다수의 지연유닛(UNIT_DLY<1:N>, 602), 및 각각의 지연유닛(UNIT_DELAY<1:N>, 602)에서 출력되는 멀티 위상 클록(MTPS_CLK<1:N-1>)을 혼합하여 주파수 채배 클록(FREQ_MTP_CLK)을 생성하기 위한 주파수 채배 클록 생성부(604)를 구비한다.
이때, 클록지연부(600)에 구비되는 다수의 지연유닛(UNIT_DELAY<1:N>, 602) 각각은, 제어전압(CTRL_VOL)의 레벨이 상승할수록 그 지연량이 감소되고, 제어전압(CTRL_VOL)의 레벨이 하강할수록 그 지연량이 증가된다.
따라서, 제어전압(CTRL_VOL)의 레벨이 상승할수록 클록지연부(600)의 전체지연량은 감소하며, 그에 따라 피드백 클록(FEDB_CLK)을 생성하기 위해 소스클록(REF_CLK)을 지연시키는 시간이 감소된다. 마찬가지로, 제어전압(CTRL_VOL) 레벨이 하강할수록 클록지연부(600)의 전체지연량은 증가하며, 그에 따라 피드백 클록(FEDB_CLK)을 생성하기 위해 소스클록(REF_CLK)을 지연시키는 시간이 증가한다.
또한, 제어전압(CTRL_VOL)의 레벨이 상승할수록 클록지연부(600)에 구비되는 각각의 지연유닛(UNIT_DELAY<1:N>, 602)에서 출력되는 멀티 위상 클 록(MTPS_CLK<1:N-1>)간의 위상차이가 감소하게 된다. 마찬가지로, 제어전압(CTRL_VOL) 레벨이 하강할수록 클록지연부(600)에 구비되는 각각의 지연유닛(UNIT_DELAY<1:N>, 602)에서 출력되는 멀티 위상 클록(MTPS_CLK<1:N-1>)간의 위상차이가 증가하게 된다.
따라서, 제어전압(CTRL_VOL)의 레벨이 상승할수록 주파수 채배 클록(FREQ_MTP_CLK)의 주파수가 상승한다. 마찬가지로, 제어전압(CTRL_VOL)의 레벨이 하강할수록 주파수 채배 클록(FREQ_MTP_CLK)의 주파수가 하강한다.
그리고, 주파수 검출부(650)는, 소스 클록(REF_CLK)의 한 주기(1tck)에 대응하는 시간이 주파수 채배 클록(FREQ_MTP_CLK)의 한 주기에 대응하는 시간보다 예정된 배수이상으로 큰 경우 주파수 검출신호(FREQ_DET)를 비활성화시키고, 소스 클록(REF_CLK)의 한 주기에 대응하는 시간이 주파수 채배 클록(FREQ_MTP_CLK)의 한 주기에 대응하는 시간보다 예정된 배수미만으로 작은 경우 주파수 검출신호(FREQ_DET)를 활성화시킨다.
즉, 하모닉 락킹이 발생하지 않고 정상적으로 락킹 동작이 수행되어 절대적인 위치에서 소스 클록(REF_CLK)과 피드백 클록(FEDB_CLK)의 위상차이가 소스 클록(REF_CLK)의 한 주기(1tck)에 대응한다면, 주파수 채배 클록(FREQ_MTP_CLK)의 주파수는 소스 클록(REF_CLK)의 주파수보다 예정된 배수 큰 상태가 되어야 한다.
그런데, 하모닉 락킹이 발생하여 절대적인 위치에서 소스 클록(REF_CLK)과 피드백 클록(FEDB_CLK)의 위상차이가 소스 클록(REF_CLK)의 한 주기(1tck)보다 큰 두 주기(2tck)나 세 주기(6tck)에 대응한다면, 주파수 채배 클록(FREQ_MTP_CLK)의 주파수는 소스 클록(REF_CLK)의 주파수보다 예정된 배수만큼 커지지 못하고 예정된 배수미만으로 큰 상태가 된다.
따라서, 주파수 검출부(650)는, 소스 클록(REF_CLK)의 한 주기(1tck)에 대응하는 시간이 주파수 채배 클록(FREQ_MTP_CLK)의 한 주기에 대응하는 시간보다 예정된 배수이상으로 크게 된다면 하모닉 락킹이 발생하지 않았다고 판단하여 주파수 검출신호(FREQ_DET)를 비활성화시켜 출력하고, 소스 클록(REF_CLK)의 한 주기(1tck)에 대응하는 시간이 주파수 채배 클록(FREQ_MTP_CLK)의 한 주기에 대응하는 시간보다 예정된 배수미만으로 작게 된다면 하모닉 락킹이 발생하였다거 판단하여 주파수 검출신호(FREQ_DET)를 활성화시켜 출력한다.
그리고, 레벨 검출부(660)는, 피드백 클록(FEDB_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 기준에지 - 일반적으로 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 상승 에지(rising edge)를 의미하며, 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 하강 에지(falling edge)여도 상관없음 - 에서 소스 클록(REF_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 레벨이 활성화상태 일 때 레벨 검출신호(LV_DET)를 활성화시켜 출력하고, 피드백 클록(FEDB_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 기준에지에서 소스 클록(REF_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 레벨이 비활성화상태일 때 레벨 검출신호(LV_DET)를 비활성화시켜 출력한다. 참고로, n은 2보다 큰 자연수이다.
이때, 정상적으로 락킹 동작이 수행되는 과정에서는 절대적인 위치에서 소스 클록(REF_CLK)과 피드백 클록(FEDB_CLK)의 위상차이가 소스 클록(REF_CLK)의 한 주기(1tck)보다 작은 상태에서 락킹 동작이 시작되고, 클록지연부(600)의 지연량을 점점 증가시키다가 절대적인 위치에서 소스 클록(REF_CLK)과 피드백 클록(FEDB_CLK)의 위상차이가 소스 클록(REF_CLK)의 한 주기(1tck)를 넘어서게 되면 다시 클록지연부(600)의 지연량을 감소시키는 식으로 클록지연부(600)의 지연량을 증가시켰다가 감소시켰다가 하는 동작을 반복하면서 절대적인 위치에서 소스 클록(REF_CLK)과 피드백 클록(FEDB_CLK)의 위상차이가 소스 클록(REF_CLK)의 한 주기(1tck)에 정확히 도달하게 될 때 락킹 동작을 종료시키는 방법을 사용한다.
즉, 하모닉 락킹이 발생하지 않고 정상적으로 락킹 동작이 수행될 때에는 절대적인 위치에서 소스 클록(REF_CLK)의 기준에지를 기준으로 피드백 클록(FEDB_CLK)의 기준에지가 앞뒤로 왔다가 갔다 하는 상태가 되며, 피드백 클록(FEDB_CLK)의 기준에지에서 소스 클록(REF_CLK)의 레벨은 로직'로우'(Low)로 비활성화되었다가 로직'하이'(High) 활성화되었다가 하는 상태가 된다.
그런데, 하모닉 락킹이 발생하여 절대적인 위치에서 소스 클록(REF_CLK)의 기준에지보다 한 주기(1tck) 앞선 기준 에지 쪽으로 피드백 클록(FEDB_CLK)의 기준에지가 치우치게 되면, 위상검출부(620)에서는 클록지연부(600)의 지연량을 더 줄여서 절대적인 위치에서 소스 클록(REF_CLK)의 기준에지보다 한 주기(1tck) 앞선 기준 에지와 피드백 클록(FEDB_CLK)의 기준에지를 동기화시키는 쪽으로 동작하려 하지만, 클록지연부(600)의 지연량의 최소값은 '0'이 아니므로 절대적인 위치에서 피드백 클록(FEDB_CLK)의 기준에지는 소스 클록(REF_CLK)의 기준에지보다 한 주 기(1tck) 앞선 기준 에지 뒤쪽에 계속 머물러 있게 된다. 즉, 피드백 클록(FEDB_CLK)의 기준에지에서 소스 클록(REF_CLK)의 레벨은 계속 로직'하이'(High)로 활성화된 상태가 된다.
따라서, 레벨 검출부(660)는, 피드백 클록(FEDB_CLK)의 기준에지에서 소스 클록(REF_CLK)의 레벨이 로직'하이'(High)로 활성화된 것을 감지하여 레벨 검출신호(LV_DET)를 활성화시키거나 비활성화시킨다. 그런데, 피드백 클록(FEDB_CLK)의 기준에지에서 소스 클록(REF_CLK)의 레벨이 로직'하이'(High)로 활성화된 것만을 보고 하모닉 락킹이 발생하였다고 판단하게 되면, 정상적으로 락킹 동작을 수행하다가 피드백 클록(FEDB_CLK)의 기준에지에서 소스 클록(REF_CLK)의 레벨이 로직'하이'(High)로 활성화된 상태일 때도 하모닉 락킹으로 판단하는 문제가 발생할 수 있다.
그래서, 레벨 검출부(660)는, 피드백 클록(FEDB_CLK)의 모든 기준에지에서 소스 클록(REF_CLK)의 모든 토글링 펄스의 레벨을 검출하는 것이 아니라 피드백 클록(FEDB_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 기준 에지에서 소스 클록(REF_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 레벨을 검출함으로써 정상적인 락킹 상태가 하모닉 락킹 상태로 판단되는 것을 방지한다. 이때, 피드백 클록(FEDB_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스 및 소스 클록(REF_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스를 결정하는 기준은 선택된 피드백 클록(FEDB_CLK) 및 소스 클록(REF_CLK)의 토글링 펄스에 락킹하고자 하는 기준 클록이 포함되지 않도록 하는 것이다. 즉, 피드백 클 록(FEDB_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 기준 에지에서 소스 클록(REF_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 레벨을 검출함으로써 락킹 하고자 하는 소스 클록(REF_CLK)의 기준 에지 앞쪽 또는 뒤쪽에 위치한 펄스의 기준 에지로 피드백 클록(FEDB_CLK)의 기준 에지가 락킹되려 하는 상황을 방지할 수 있다.
따라서, 레벨 검출부(660)는, 피드백 클록(FEDB_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 기준 에지에서 소스 클록(REF_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 레벨이 로직'하이'(High)로 활성화된 상태이면 하모닉 락킹이 발생하였다고 판단하여 레벨 검출신호(LV_DET)를 활성화시켜 출력하고, 피드백 클록(FEDB_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 기준 에지에서 소스 클록(REF_CLK) 중 홀수(또는 짝수 또는 n의 배수)번째 토글링 펄스의 레벨이 로직'로우'(Low)로 비활성화된 상태이면 하모닉 락킹이 발생하지 않았다고 판단하여 레벨 검출신호(LV_DET)를 비활성화시켜 출력한다.
그리고, 위상 검출부(620)는, 소스 클록(REF_CLK)의 기준 에지 - 보통 상승에지(rising edge)를 가리키며, 하강에지(falling)가 되어도 상관없음 - 와 피드백 클록(FEDB_CLK)의 기준에지를 비교하여, 레벨 검출신호(LV_DET)가 비활성화된 상태에서 소스 클록(REF_CLK)보다 피드백 클록(FEDB_CLK)의 기준 에지가 뒷쪽에 위치하거나 주파수 검출신호(FREQ_DET)가 활성화되는 것에 응답하여 활성화상태의 레벨상승신호(LVUP)를 출력하고, 주파수 검출신호(FREQ_DET)가 비활성화된 상태에서 소스 클록(REF_CLK)보다 피드백 클록(FEDB_CLK)의 기준 에지가 앞쪽에 위치하거나 레벨 검출신호(LV_DET)가 활성화되는 것에 응답하여 활성화상태의 레벨하강신호(LVDN)를 출력하며, 소스 클록(REF_CLK)과 피드백 클록(FEDB_CLK)의 기준 에지가 동기화되는 경우 레벨상승신호(LVUP) 및 레벨하강신호(LVDN)를 모두 비활성화시켜 출력한다.
이때, 레벨상승신호(LVUP) 및 레벨하강신호(LVDN)의 활성화구간 길이(enable length)는, 소스 클록(REF_CLK)의 기준 에지와 피드백 클록(FEDB_CLK)의 기준 에지가 얼마나 차이나느냐에 따라서는 달라질 수 있지만, 레벨 검출신호(LV_DET)나 주파수 검출신호(FREQ_DET)에 따라서는 달라지지 않는다.
즉, 정상적인 락킹 상태에서는 소스 클록(REF_CLK)의 기준 에지와 피드백 클록(FEDB_CLK)의 기준 에지가 얼마나 차이나느냐에 따라 레벨상승신호(LVUP) 및 레벨하강신호(LVDN)의 활성화구간 길이(enable length)를 변경시키지만, 하모닉 락킹 상태에서는 예정된 활성화구간 길이(enable length)를 갖는 레벨상승신호(LVUP) 및 레벨하강신호(LVDN)를 출력한다.
또한, 위상 검출부(620)에서 레벨상승신호(LVUP)와 레벨하강신호(LVDN)는 그 활성화구간이 서로 오버랩(overlap) 될 수 없으며, 레벨 검출신호(LV_DET)와 주파수 검출신호(FREQ_DET)의 활성화에 대응하여 레벨상승신호(LVUP)와 레벨하강신호(LVDN)를 활성화시키는 동작은 소스 클록(REF_CLK)의 기준 에지와 피드백 클록(FEDB_CLK)의 기준 에지가 얼마나 차이나느냐에 따라 레벨상승신호(LVUP)와 레벨하강신호(LVDN)를 활성화되는 동작보다 우선순위로 이루어져야 한다.
그리고, 전압레벨 조절부(640)는, 레벨상승신호(LVUP)가 활성화되는 것에 응답하여 제어전압(CTRL_VOL)의 레벨을 상승시키고, 레벨하강신호(LVDN)가 활성화되 는 것에 응답하여 제어전압(CTRL_VOL)의 레벨을 하강시킨다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 지연 고정 루프(DLL) 회로 내부에 하모닉 락킹(harmonic locking) 방지하기 위한 주파수 검출부(350, 650)와 레벨 검출부(360, 660)를 내장하여 락킹 동작 중에 하모닉 락킹(harmonic locking)이 발생하는 것을 원천적으로 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 종래기술에 따른 지연 고정 루프(DLL) 방식을 사용하는 반도체 장치의 주파수 채배기 및 멀티 위상 클록 발생기를 도시한 블록 다이어그램.
도 2는 도 1에 도시된 종래기술에 따른 지연 고정 루프(DLL) 방식을 사용하는 반도체 장치의 주파수 채배기 및 멀티 위상 클록 발생기의 동작파형을 도시한 타이밍 다이어그램.
도 3은 본 발명의 제1실시예에 따른 지연고정루프(DLL) 방식으로 동작하는 반도체 장치의 주파수 채배기 및 멀티 위상 클록 발생기를 도시한 블록 다이어그램.
도 4는 도 3에 도시된 본 발명의 제1실시예에 따른 지연고정루프(DLL) 방식으로 동작하는 반도체 장치의 주파수 채배기 및 멀티 위상 클록 발생기의 구성요소 중 주파수 검출부를 상세히 도시한 회로도.
도 5는 도 3에 도시된 본 발명의 제1실시예에 따른 지연고정루프(DLL) 방식으로 동작하는 반도체 장치의 주파수 채배기 및 멀티 위상 클록 발생기의 구성요소 중 레벨 검출부를 상세히 도시한 회로도.
도 6은 본 발명의 제2실시예에 따른 지연고정루프(DLL) 방식으로 동작하는 반도체 장치의 주파수 채배기 및 멀티 위상 클록 발생기를 도시한 블록 다이어그램.
*도면의 주요부분에 대한 부호의 설명
100, 300, 600 : 클록지연부 120, 320, 620 : 위상검출부
140, 340, 640 : 전압레벨 조절부 350, 650 : 주파수 검출부
360, 660 : 레벨 검출부 102, 302, 602 : 다수의 지연유닛
104, 304, 604 : 주파수 채배 클록 생성부
142, 342, 642 : 차지 펌핑부 144, 344, 644 : 루프 필터
352 : 클록 분주부 354 : 에지 카운팅부
356 : 초기화 제어부 362 : 소스 펄스 생성부
364 : 피드백 펄스 생성부 366 : 레벨 검출신호 출력부
368 : 초기화 제어부

Claims (21)

  1. 제어전압의 레벨에 대응하여 그 지연량이 각각 변화하는 직렬접속된 다수의 지연유닛으로 소스 클록을 지연시켜 피드백 클록으로서 출력하고, 각각의 지연유닛에서 출력되는 클록을 혼합하여 주파수 채배 클록으로서 출력하는 클록지연부;
    상기 소스 클록과 상기 피드백 클록의 위상차이를 검출하여 위상검출신호를 생성하기 위한 위상 검출부;
    상기 소스 클록과 상기 주파수 채배 클록의 주파수 차이를 검출하여 주파수 검출신호를 생성하기 위한 주파수 검출부;
    상기 피드백 클록의 예정된 기준에지에서 상기 소스 클록의 레벨을 검출하여 레벨 검출신호를 생성하기 위한 레벨 검출부;
    상기 위상검출신호와 상기 주파수 검출신호 및 상기 레벨 검출신호에 응답하여 상기 제어전압의 레벨을 조절하기 위한 전압레벨 조절부
    를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 다수의 지연유닛 각각은,
    상기 제어전압의 레벨이 상승할수록 그 지연량이 감소되고, 상기 제어전압의 레벨이 하강할수록 그 지연량이 증가되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 위상검출신호는 그 활성화구간이 서로 오버랩 되지 않는 제1 및 제2 위상검출신호를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 위상 검출부는,
    상기 소스 클록의 기준 에지와 상기 피드백 클록의 기준 에지를 비교하여,
    상기 소스 클록보다 상기 피드백 클록의 기준 에지가 뒤쪽에 위치하는 경우 상기 제1위상검출신호를 활성화시키고,
    상기 소스 클록보다 상기 피드백 클록의 기준 에지가 앞쪽에 위치하는 경우 상기 제2위상검출신호를 활성화시키며,
    상기 소스 클록과 상기 피드백 클록의 기준 에지가 동기화되는 경우 상기 제1 및 제2 위상검출신호를 모두 비활성화시키는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 주파수 검출부는,
    상기 소스 클록의 한 주기에 대응하는 시간이 상기 주파수 채배 클록의 한 주기에 대응하는 시간보다 예정된 배수이상으로 큰 경우 상기 주파수 검출신호를 비활성화시키고,
    상기 소스 클록의 한 주기에 대응하는 시간이 상기 주파수 채배 클록의 한 주기에 대응하는 시간보다 상기 예정된 배수미만으로 작은 경우 상기 주파수 검출신호를 활성화시키는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 레벨 검출부는,
    상기 피드백 클록 중 홀수(또는 짝수 또는 n의 배수)번째 - n은 2보다 큰 자연수 - 토글링 펄스의 기준에지에서 상기 소스 클록 중 홀수(또는 짝수 또는 n의 배수)번째 - n은 2보다 큰 자연수 - 토글링 펄스의 레벨이 활성화상태 일 때 상기 레벨 검출신호를 활성화시키고,
    상기 피드백 클록 중 홀수(또는 짝수 또는 n의 배수)번째 - n은 2보다 큰 자연수 - 토글링 펄스의 기준에지에서 상기 소스 클록 중 홀수(또는 짝수 또는 n의 배수)번째 - n은 2보다 큰 자연수 - 토글링 펄스의 레벨이 비활성화상태일 때 상기 레벨 검출신호를 비활성화시키는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 전압레벨 조절부는,
    상기 레벨 검출신호가 비활성화된 상태에서 상기 제1위상검출신호가 활성화되거나 상기 주파수 검출신호가 활성화되는 것에 응답하여 상기 제어전압의 레벨을 상승시키고,
    상기 주파수 검출신호가 비활성화된 상태에서 상기 제2위상검출신호가 활성화되거나 상기 레벨 검출신호가 활성화되는 것에 응답하여 상기 제어전압의 레벨을 하강시키는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 주파수 검출부는,
    상기 소스 클록을 2분주하여 분주 소스 클록으로서 출력하는 클록분주부;
    상기 분주 소스 클록의 활성화 구간동안 상기 주파수 채배 클록의 기준 에지 개수를 카운팅하고, 카운팅 결과에 대응하여 그 논리레벨이 결정되는 상기 주파수 검출신호를 출력하는 에지 카운팅부; 및
    상기 분주 소스 클록이 비활성화되는 것에 응답하여 상기 에지 카운팅부를 초기화시키는 초기화 제어부를 구비하는 반도체 장치.
  9. 제8항에 있어서,
    상기 에지 카운팅부는,
    상기 분주 소스 클록의 활성화 구간동안 카운팅된 상기 주파수 채배 클록의 기준 에지 개수가 예정된 개수 이상인 경우 비활성화 상태의 상기 주파수 검출신호를 출력하고,
    상기 분주 소스 클록의 활성화 구간동안 카운팅된 상기 주파수 채배 클록의 기준 에지 개수가 상기 예정된 개수 미만인 경우 활성화 상태의 상기 주파수 검출신호를 출력하는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 레벨 검출부는,
    상기 소스 클록의 토글링 펄스 개수를 카운팅하여 홀수(또는 짝수 또는 n의 배수)번째 - n은 2보다 큰 자연수 - 토글링 펄스에 대응하는 소스 펄스를 생성하기 위한 소스 펄스 생성부;
    상기 피드백 클록의 토글링 펄스 개수를 카운팅하여 홀수(또는 짝수 또는 n의 배수)번째 - n은 2보다 큰 자연수 - 토글링 펄스에 대응하는 피드백 펄스를 생성하기 위한 피드백 펄스 생성부;
    상기 피드백 펄스의 기준에지에서 상기 소스 펄스의 레벨에 응답하여 그 논리레벨이 결정되는 상기 레벨 검출신호를 출력하기 위한 레벨 검출신호 출력부; 및
    상기 소스 펄스가 비활성화되는 것에 응답하여 상기 소스 펄스 생성부의 카운팅 값을 초기화시키고, 상기 피드백 펄스가 비활성화되는 것에 응답하여 상기 피드백 펄스 생성부의 카운팅 값을 초기화시키는 초기화제어부를 구비하는 반도체 장치.
  11. 제10항에 있어서,
    상기 레벨 검출신호 출력부는,
    상기 피드백 펄스의 기준에지에서 상기 소스 펄스가 활성화된 상태일 때 활성화상태의 상기 레벨 검출신호를 출력하고,
    상기 피드백 펄스의 기준에지에서 상기 소스 펄스가 비활성화된 상태일 때 비활성화상태의 상기 레벨 검출신호를 출력하는 것을 특징으로 하는 반도체 장치.
  12. 제어전압의 레벨에 대응하여 그 지연량이 각각 변화하는 직렬접속된 다수의 지연유닛으로 소스 클록을 지연시켜 피드백 클록으로서 출력하고, 각각의 지연유닛에서 출력되는 클록을 혼합하여 주파수 채배 클록으로서 출력하는 클록지연부;
    상기 소스 클록과 상기 주파수 채배 클록의 주파수 차이를 검출하여 주파수 검출신호를 생성하기 위한 주파수 검출부;
    상기 피드백 클록의 예정된 기준에지에서 상기 소스 클록의 레벨을 검출하여 레벨 검출신호를 생성하기 위한 레벨 검출부;
    상기 소스 클록과 상기 피드백 클록의 위상차이를 검출하고, 검출결과와 상기 주파수 검출신호 및 상기 레벨 검출신호에 응답하여 레벨상승신호와 레벨하강신호를 생성하기 위한 위상 검출부; 및
    상기 레벨상승신호에 응답하여 상기 제어전압의 레벨을 상승시키고, 상기 레벨하강신호에 응답하여 상기 제어전압의 레벨을 하강시키기 위한 전압레벨 조절부
    를 구비하는 반도체 장치.
  13. 제12항에 있어서,
    상기 다수의 지연유닛 각각은,
    상기 제어전압의 레벨이 상승할수록 그 지연량이 감소되고, 상기 제어전압의 레벨이 하강할수록 그 지연량이 증가되는 것을 특징으로 하는 반도체 장치.
  14. 제12항에 있어서,
    상기 주파수 검출부는,
    상기 소스 클록의 한 주기에 대응하는 시간이 상기 주파수 채배 클록의 한 주기에 대응하는 시간보다 예정된 배수이상으로 큰 경우 상기 주파수 검출신호를 비활성화시키고,
    상기 소스 클록의 한 주기에 대응하는 시간이 상기 주파수 채배 클록의 한 주기에 대응하는 시간보다 상기 예정된 배수미만으로 작은 경우 상기 주파수 검출신호를 활성화시키는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서,
    상기 레벨 검출부는,
    상기 피드백 클록 중 홀수(또는 짝수 또는 n의 배수)번째 - n은 2보다 큰 자연수 - 토글링 펄스의 기준에지에서 상기 소스 클록 중 홀수(또는 짝수 또는 n의 배수)번째 - n은 2보다 큰 자연수 - 토글링 펄스의 레벨이 활성화상태 일 때 상기 레벨 검출신호를 활성화시키고,
    상기 피드백 클록 중 홀수(또는 짝수 또는 n의 배수)번째 - n은 2보다 큰 자연수 - 토글링 펄스의 기준에지에서 상기 소스 클록 중 홀수(또는 짝수 또는 n의 배수)번째 - n은 2보다 큰 자연수 - 토글링 펄스의 레벨이 비활성화상태일 때 상기 레벨 검출신호를 비활성화시키는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 위상 검출부는,
    상기 소스 클록의 기준 에지와 상기 피드백 클록의 기준 에지를 비교하여,
    상기 레벨 검출신호가 비활성화된 상태에서 상기 소스 클록보다 상기 피드백 클록의 기준 에지가 뒷쪽에 위치하거나 상기 주파수 검출신호가 활성화되는 것에 응답하여 활성화상태의 상기 레벨상승신호를 출력하고,
    상기 주파수 검출신호가 비활성화된 상태에서 상기 소스 클록보다 상기 피드백 클록의 기준 에지가 앞쪽에 위치하거나 상기 레벨 검출신호가 활성화되는 것에 응답하여 활성화상태의 상기 레벨하강신호를 출력하며,
    상기 소스 클록과 상기 피드백 클록의 기준 에지가 동기화되는 경우 상기 레벨상승신호 및 상기 레벨하강신호를 모두 비활성화시키는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 레벨상승신호와 상기 레벨하강신호는 그 활성화구간이 서로 오버랩 되지 않는 것을 특징으로 하는 반도체 장치.
  18. 제12항에 있어서,
    상기 주파수 검출부는,
    상기 소스 클록을 2분주하여 분주 소스 클록으로서 출력하는 클록분주부;
    상기 분주 소스 클록의 활성화 구간동안 상기 주파수 채배 클록의 기준 에지 개수를 카운팅하고, 카운팅 결과에 대응하여 그 논리레벨이 결정되는 상기 주파수 검출신호를 출력하는 에지 카운팅부; 및
    상기 분주 소스 클록이 비활성화되는 것에 응답하여 상기 에지 카운팅부를 초기화시키는 초기화 제어부를 구비하는 반도체 장치.
  19. 제18항에 있어서,
    상기 에지 카운팅부는,
    상기 분주 소스 클록의 활성화 구간동안 카운팅된 상기 주파수 채배 클록의 기준 에지 개수가 예정된 개수 이상인 경우 비활성화 상태의 상기 주파수 검출신호를 출력하고,
    상기 분주 소스 클록의 활성화 구간동안 카운팅된 상기 주파수 채배 클록의 기준 에지 개수가 상기 예정된 개수 미만인 경우 활성화 상태의 상기 주파수 검출신호를 출력하는 것을 특징으로 하는 반도체 장치.
  20. 제12항에 있어서,
    상기 레벨 검출부는,
    상기 소스 클록의 토글링 펄스 개수를 카운팅하여 홀수(또는 짝수 또는 n의 배수)번째 - n은 2보다 큰 자연수 - 토글링 펄스에 대응하는 소스 펄스를 생성하기 위한 소스 펄스 생성부;
    상기 피드백 클록의 토글링 펄스 개수를 카운팅하여 홀수(또는 짝수 또는 n의 배수)번째 - n은 2보다 큰 자연수 - 토글링 펄스에 대응하는 피드백 펄스를 생성하기 위한 피드백 펄스 생성부;
    상기 피드백 펄스의 기준에지에서 상기 소스 펄스의 레벨에 응답하여 그 논리레벨이 결정되는 상기 레벨 검출신호를 출력하기 위한 레벨 검출신호 출력부; 및
    상기 소스 펄스가 비활성화되는 것에 응답하여 상기 소스 펄스 생성부의 카운팅 값을 초기화시키고, 상기 피드백 펄스가 비활성화되는 것에 응답하여 상기 피드백 펄스 생성부의 카운팅 값을 초기화시키는 초기화제어부를 구비하는 반도체 장치.
  21. 제20항에 있어서,
    상기 레벨 검출신호 출력부는,
    상기 피드백 펄스의 기준에지에서 상기 소스 펄스가 활성화된 상태일 때 활성화상태의 상기 레벨 검출신호를 출력하고,
    상기 피드백 펄스의 기준에지에서 상기 소스 펄스가 비활성화된 상태일 때 비활성화상태의 상기 레벨 검출신호를 출력하는 것을 특징으로 하는 반도체 장치.
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