KR100807113B1 - 반도체 메모리 장치 및 그의 구동방법 - Google Patents

반도체 메모리 장치 및 그의 구동방법 Download PDF

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Abstract

본 발명은 딜레이라인이 가지는 지연값내에서 보다 정확하고 신속하게 지연고정이 될 수 있는 지연고정루프를 구비하는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 클럭신호와 기준클럭신호의 위상을 비교하기 위한 위상비교기; 상기 위상비교기의 비교결과에 대응하여 상기 클럭신호를 지연시켜 상기 기준클럭신호로 출력하기 위한 딜레이라인; 상기 딜레이라인의 지연시간을 제어하여, 상기 딜레이라인에서 출력되는 클럭신호의 위상이 예정된 범위내로 들어오면, 락킹신호를 출력하는 제1 지연고정 제어부; 및 상기 락킹신호에 응답하여 활성화되어, 상기 클럭신호와 기준클럭신호의 위상차이가 제거되기 위해, 상기 예정된 범위 내에서 상기 클럭신호와 상기 기준클럭신호의 위상차이를 조정되도록 상기 위상비교기를 제어하는 제2 지연고정 제어부를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 지연고정, 딜레이, 메모리.

Description

반도체 메모리 장치 및 그의 구동방법{SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}
도1은 종래기술에 의한 반도체 메모리 장치의 지연고정루프를 나타내는 블럭도.
도2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 지연고정루프를 나타내는 블럭도.
도3은 도2에 도시된 위상 비교기를 나타내는 회로도.
도4는 도2에 도시된 제1 지연고정 제어부를 나타내는 회로도.
도5는 도2에 도시된 제2 지연고정 제어부를 나타내는 회로도.
도6은 도2에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 위상비교기 200 : 차지펌프
300 : 딜레이라인 400 : 멀티플렉서
500 : 락디텍터 600 : 레플리카 디텍터
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 지연고정루프에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면 중앙처리장치(CPU)등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고, 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 고속으로 데이터를 입출력시키기 위해서, 시스템 클럭을 입력받은 다음, 입력받는 시스템 클럭에 동기되어 데이터를 입/출력시킬 수 있는 동기식 메모리 장치가 개발되었다. 동기식 메모리 장치로도 요구되는 데이터 입출력속도를 만족시키기가 충분하지 않아서, 시스템 클럭의 라이징 에지와 폴링에지에 각각 데이터가 입/출력되는 DDR(Double Data Rate) 동기식 메모리 장치가 개발되었다.
DDR 동기식 메모리 장치는 시스템 클럭의 라이징 에지와 폴링에지에 각각 데이터를 입출력시켜야 하기 때문에 시스템 클럭의 한 주기 안에서 2개의 데이터를 처리해야 한다. 즉, DDR 동기식 메모리 장치는 클럭신호의 라이징 에지 및 폴링에 지에 각각 데이터를 출력하거나 입력받아 저장해야만 하는 것이다. 특히 DDR 메모리 장치가 데이터를 출력하는 타이밍은 시스템 클럭의 라이징 에지 또는 폴링에지에 정확하게 동기시켜 출력시켜야 한다. 이를 위해 DDR 메모리 장치의 데이터 출력회로는 입력된 시스템 클럭의 라이징 에지와 폴링에지에 동기시켜 데이터를 출력시킨다.
그러나, 메모리 장치에 입력된 시스템 클럭은 반도체 메모리 장치 내부에 배치된 클럭입력버퍼, 클럭신호를 전송하기 위한 전송라인등에 의해 필연적으로 지연시간을 가지고 데이터 출력회로에 도달하게 된다. 따라서 데이터 출력회로가 이미 지연시간을 가지고 전달된 시스템 클럭에 동기시켜 데이터를 출력하게 되면, 반도체 메모리 장치의 출력데이터를 전달받는 외부의 장치는 시스템 클럭의 라이징 에지와 폴링 에지에 동기되지 않은 데이터를 전달받게 된다.
이를 해결하기 위해, 반도체 메모리 장치는 클럭신호의 지연을 고정시키는 지연고정회로를 구비하고 있다. 지연고정회로는 시스템 클럭이 메모리 장치에 입력되어 데이터 출력회로로 전달될 때까지 메모리 장치의 내부 회로에 의해 지연되는 값을 보상하기 위한 회로이다. 지연고정회로는 시스템 클럭이 반도체 메모리 장치의 클럭 입력버퍼 및 클럭신호 전송라인등에 의해 지연되는 시간을 찾아내고, 찾아낸 값에 대응하여 시스템 클럭을 지연시켜 데이터 출력회로로 출력한다. 즉, 지연고정회로에 의해서, 메모리 장치에 입력된 시스템 클럭은 지연값이 일정하게 고정된 상태로 데이터 출력회로로 전달되는 것이다. 데이터 출력회로는 지연고정된 클럭에 동기시켜 데이터를 출력하며, 외부에서는 시스템 클럭에 정확하게 동기되어 데이터가 출력되는 것으로 판단하게 되는 것이다.
실제 동작은 데이터가 출력되어야 하는 시점보다 한 주기 앞 선 시점에서 지연고정회로에서 출력되는 지연고정클럭이 출력버퍼에 전달되고, 전달된 지연고정클럭에 동기시켜 데이터를 출력하게 된다. 따라서 시스템 클럭이 메모리 장치의 내부회로에 의해 지연되는 만큼보다 더 빠르게 데이터를 출력시키는 것이 되는 것이다. 이렇게 함으로서, 메모리 장치의 외부에서는 메모리 장치에 입력된 시스템 클럭의 라이징 에지와 폴링에지에 각각 정확하게 동기되어 데이터가 출력되는 것처럼 보이는 것이다. 결국 지연고정회로는 데이터를 얼마만큼 더 빨리 출력시켜야 메모리 장치의 내부에서 시스템 클럭의 지연값을 보상할 수 있는지 찾아내는 회로이다.
도1은 종래기술에 의한 반도체 메모리 장치의 지연고정루프를 나타내는 블럭도이다.
도1을 참조하여 살펴보면, 종래기술에 의한 반도체 메모리 장치의 지연고정루프는 위상비교기(10), 차지펌프(20), 루프필터(30), 딜레이라인(40), 락디텍터(50)을 구비한다. 위상비교기(10)는 입력되는 두 클럭신호(CKLS,CLKD)의 위상을 비교하고, 그 결과에 대응하는 신호를 출력한다. 차지펌프(20)는 위상비교기(10)에서 출력되는 신호에 대응하는 전하량을 공급한다. 루프필터(30)는 차지 펌프(20)에서 공급되는 전하량에 대응하는 전압을 유기한다. 딜레이라인(40)은 루프필터(30)에 의해 유기되는 전압에 대응하는 지연시간만큼 클럭신호(CLKS)을 지연하여 출력한다. 락디텍터는(50)는 클럭신호(CLKS)와 지연된 클럭신호(CLKD)의 위상이 같게 되면, 락킹신호(LOCK)를 위상비교기로 출력하여 위상비교기(10)가 더 이상 동작하 지 않도록 한다.
락디텍터에서 락킹신호가 출력되면, 지연고정루프에서의 지연고정동작은 종료된다. 지연고정루프에서 지연고정된 클럭은 전술한 바와 같이, 반도체 메모리 장치가 데이터를 출력하기 위한 기준신호로 사용된다.
한편, 반도체 메모리 장치에 입력되는 시스템클럭의 주파수는 점점 더 증가하고 있다. 따라서 반도체 메모리 장치의 지연고정루프가 지연고정시켜야 할 클럭신호의 주파수도 점점 더 증가하고, 주가는 점점 더 작아지고 있다. 클럭신호의 주기가 줄어들기 때문에, 지연고정루프에서 지연고정시키는 동작이 보다 어려워지고 있다. 클럭신호의 주기가 줄어든 상태에서, 외부 환경으로 인해 클럭신호가 조금만 변동되어도 주기에 비해서 상대적으로 많은 변동이 있게 되는 것이다. 위상비교기(10)에 입력되는 두 클럭신호(CLKS, CLKD)의 위상차이가 조금만 생겨도 상대적으로 클럭신호의 주기에 비해서 크게 변동이 있는 것이 되어 위상비교기(10)에서 두 신호의 위상을 비교하기가 어려워지고 있다. 따라서 지연고정을 위해서 지연고정루프의 동작시간이 크게 증가될 수 있다.
또한, 딜레이라인이 지연시킬 수 있는 지연값은 정해져 있기 때문에, 위상비교기(10)에 입력되는 두 클럭신호(CLKS, CLKD)의 위상차이가 딜레이라인이 지연시킬수 있는 지연값보다 더 크게 되면, 지연고정이 잘 안되는 문제점이 생긴다.
본 발명은 딜레이라인이 가지는 지연값내에서 보다 정확하고 신속하게 지연 고정이 될 수 있는 지연고정루프를 구비하는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 클럭신호와 기준클럭신호의 위상을 비교하기 위한 위상비교기; 상기 위상비교기의 비교결과에 대응하여 상기 클럭신호를 지연시켜 상기 기준클럭신호로 출력하기 위한 딜레이라인; 상기 딜레이라인의 지연시간을 제어하여, 상기 딜레이라인에서 출력되는 클럭신호의 위상이 예정된 범위내로 들어오면, 락킹신호를 출력하는 제1 지연고정 제어부; 및 상기 락킹신호에 응답하여 활성화되어, 상기 클럭신호와 상기 기준클럭신호의 위상차이가 제거되기 위해, 상기 예정된 범위 내에서 상기 클럭신호와 상기 기준클럭신호의 위상차이를 조정하는 제2 지연고정 제어부를 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 클럭신호와 기준클럭신호의 위상을 비교하기 위한 위상비교기와, 상기 위상비교기의 비교결과에 대응하여 상기 클럭신호를 지연시켜 상기 기준클럭신호로 출력하기 위한 딜레이라인를 구비하는 반도체 메모리 장치에 있어서,상기 위상 비교기의 비교결과에 대응하여 상기 딜레이라인의 지연시간을 제어하는 단계; 상기 딜레이라인에서 출력되는 클럭신호의 위상이 예정된 범위내로 들어오면, 락킹신호를 출력하는 단계; 상기 락킹신호에 응답하여, 상기 클럭신호와 상기 기준클럭신호의 위상차이가 제거되기 위해, 상기 예정된 범위 내에서 상기 클럭신호와 상기 기준클럭신호의 위상차이가 조정되도록 상기 위상비교기를 제어하는 단계; 및 상기 위상비교기의 제어결과에 따라 상기 딜레이라인의 지연값을 제어하는 단계를 포함하는 반도체 메모리 장치의 구동방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 지연고정루프를 나타내는 블럭도이다.
도2에 도시된 바와 같이, 본 실시에에 따른 반도체 메모리 장치의 지연고정루프는 위상비교기(100), 차지펌프(200), 루프필터(300), 딜레이라인(400), 제1 지연고정제어부(500), 제2 지연고정제어부(600), 멀티플렉서(700)를 구비한다.
위상비교기(100)는 클럭신호(CLKS)와, 기준클럭신호(CLKD)의 위상을 비교하고, 그 결과에 따라 업신호(UP)와 다운신호(DN)를 출력한다. 또한, 위상비교기(100)는 업제어신호(OV)와 다운제어신호(UND)에 응답하여 업신호(UP) 또는 다운신호(DN)를 출력한다. 제어신호(RE)는 업신호(UP)와 다운신호(DN)를 모두 비활성화시키는 신호이다. 차지펌프(200)는 업신호(UP)에 응답하여 출력단으로 전하를 펌핑하고, 다운신호(DN)에 응답하여 출력단의 전하를 방전한다. 루프필터(300)는 차지펌프(200)에서 충방전되는 전하량에 대응하는 전압(VCN)을 생성한다. 딜레이라인(400)은 전압(VCN) 레벨에 대응하는 지연값으로 클럭신호(CLKS)를 지연시켜 출력한다. 딜레이 라인(400)은 다수개의 단위 지연소자가 직렬 연결되어 있다. 각각의 단위 지연소자는 루프필터(300)에 의해 생성되는 전압(VCN)의 전압레렐에 대응하는 지연값만큼 지연시켜 출력한다.
제1 지연고정 제어부(500)는 딜레이 라인(400)을 구성하는 단위 지연소자에서 출력되는 값들을 조합하여 업제어신호(OV)와 다운제어신호(UND)와, 제어신호(RE)를 출력한다. 또한, 제1 지연고정 제어부(500)는 제어신호(RE)를 활성화시켜 출력한 이후에는 락킹신호(LOCK)를 활성화시켜 출력한다. 제어신호(RE)는 위상비교기(100)로 입력되는 두 클럭신호(CLKD,CLKS)의 위상차가 일정한 구간, 즉 클럭신호(CLKS)의 0.5주기 이내로 들어오면, 활성화된다.
제2 지연고정제어부(600)는 락킹신호(LOCK)에 응답하여 활성화되어, 클럭신호(CLKS)의 0.5 주기 범위내에서 기준클럭신호(CLKD)의 위상이 클럭신호(CLKS)의 위상에 일치하도록 업제어신호(OV)와 다운제어신호(UND)를 출력한다. 위상비교기(100)는 업제어신호(OV)와 다운제어신호(UND)에 응답하여 업신호(UP) 또는 다운신호(DN)를 활성화시켜 출력한다.
멀티플렉서(700)는 락킹신호(LOCK)에 응답하여 딜레이라인(400)에서 출력되는 클럭신호와 그 클럭신호를 지연한 신호중 하나를 선택하여 기준클럭신호(CLKD)로 출력한다.
도3은 도2에 도시된 위상 비교기를 나타내는 회로도이다.
도3에 도시된 바와 같이, 위상비교기(100)는 제1 입력단자(REF)를 통해 클럭신호(CLSK)를 입력받고, 제2 입력단자(DREF)를 통해 기준클럭신호(CLKD)를 입력받는다. 클럭신호(CLSK)의 위상이 기준클럭신호(CLKD)보다 더 빠르게 입력되면 업신 호(UP)가 활성화되어 출력되고, 더 느리게 입력되면, 다운신호(DN)가 활성화되어 출력된다. 또한, 제어신호(RE)가 활성화되어 입력되면, 업신호와 다운신호(UP,DN)가 모두 비활성화상태로 출력된다. 업제어신호(OV)가 활성화되어 입력되면 업신호(UP)가 활성화되어 출력되고, 다운제어신호(DN)가 활성화되어 입력되면, 다운신호(DN)가 활성화되어 출력된다.
도4는 도2에 도시된 제1 지연고정 제어부를 나타내는 회로도이다.
도4에 도시된 바와 같이, 제1 지연고정 제어부(500)는 딜레이라인(400)을 구성하는 각 단위 지연소자에서 출력되는 신호를 조합하여. 제어신호(RE), 업제어신호(OV), 다운제어신호(UND)를 출력한다. 또한, 락킹신호(LOCK)는 클럭신호(CLKS)와 기준클럭신호(CLKD)의 위상차이가 일정한 구간 이내가 되면, 활성화되어 출력되는 신호이다.
도5는 도2에 도시된 제2 지연고정 제어부를 나타내는 회로도이다.
도5에 도시된 바와 같이, 제2 지연고정 제어부(600)는 감지신호 출력부(610)와, 제어신호 출력부(620)를 구비한다. 감지신호 출력부(610)는 락킹신호(LOCK)에 응답하여 활성화되어, 클럭신호(CLKS)의 천이시점이 기준클럭신호의 천이 시점보다 빠른 타이밍인지 늦은 타이밍인지에 따라 서로 다른 로직값을 가지는 감지신호(EN,SMPL)를 출력한다. 제어신호 출력부(620)는 감지신호(SMPL,EN)에 응답하여 위상비교기(100)에서 출력되는 비교결과신호를 제어할 수 있는 제어신호(RE,UND,OV)를 출력한다.
도6은 도2에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다. 이 하에서는 도2 내지 도6을 참조하여 본 실시예에 따른 반도체 메모리 장치의 동작을 살펴본다.
본 실시예에 따른 반도체 메모리 장치는 지연고정된 클럭을 생성하는 과정을 크게 2가지로 나눌 수 있다. 첫번째 과정은 제1 지연고정 제어부의 제어에 의해 진행되고, 두번째 과정은 제2 지연고정 제어부의 제어에 의해 진행된다.
먼저 제1 지연고정 제어부(500)에 의해 진행되는 첫번째 락킹 과정을 살펴본다. 메모리 장치에 전원전압이 공급되는 초기동작시에 멀티플렉서(700)는 딜레이라인에서 출력되는 클럭신호(PR)을 기준클럭신호로 출력한다. 위상비교기(100)는 입력되는 두 클럭신호(CLKS, CLKD)의 위상차에 따라 업신호(UP) 또는 다운신호(DN)를 활성화시켜 차지펌프(200)으로 출력한다. 차지펌프(200)는 업신호(UP) 또는 다운신호(DN)에 대응하여 전하를 펌핑하고, 그 펌핑된 결과에 따라 루프필터(300)에 전압(VCN)이 인가된다. 딜레이라인(400)는 루프필터(300)에 인가되는 전압(VCN) 레벨에 대응하는 지연값으로 클럭신호(CLKS)를 지연시켜 출력한다.
제1 지연고정 제어부(500)는 딜레이라인(400)을 구성하는 단위 지연소자에서 출력되는 각 신호들을 조합하여 제어신호(RE), 업제어신호(UND)와, 다운제어신호(OV)를 출력한다. 위상비교기(100)는 제1 지연고정 제어부(500)에서 출력되는 제어신호(RE), 업제어신호(UND)와, 다운제어신호(OV)에 응답하여, 업신호(UP) 또는 다운신호(DN)를 출력한다. 업신호(UP) 또는 다운신호(DN)에 따라 루프필터(300)에 인가되는 전압(VCN)의 레벨이 정해지고, 그로 인해 딜레이라인(400)의 지연시간이 조절된다.
위상비교기(100)에 입력되는 두 신호(CLKS,CLKD)의 위상차이가 아래의 수식1과 같은 범위 내로 들어오면, 제1 지연고정 제어부(500)는 제어신호(RE)와 락킹신호(LOCK)를 활성화시켜 출력한다.
0.75T < Φ < 1.25T
락킹신호(LOCK)가 활성화되어 멀티플렉서(700)에 입력되면, 멀티플렉서(700)는 지연부(800)의 출력을 기준클럭신호(CLKD)로 출력한다.
계속해서, 제2 지연고정 제어부(600)에 의해 진행되는 두번째 락킹 과정을 살펴본다. 제2 지연고정 제어부(600)의 감지신호 출력부(610)는 락킹신호(LOCK)에 응답하여, 클럭신호(CLKS)의 위상이 기준클럭신호(CLKD)의 위상보다 앞서는지 또는 뒤에 있는지에 따라 서로 다른 로직값을 가지는 감지신호(EN,SMPL)를 출력한다.
클럭신호(CLKS)의 위상이 기준클럭신호(CLKD)의 위상보다 더 앞선 경우 감지신호(EN)의 로직레벨이 로우레벨이 된다. 그러면, 제2 지연고정 제어부(600)의 제어신호 출력부(620)는 업제어신호(OV)를 출력하고, 그로 인해, 두 클럭신호(CLKS,CLKD)의 위상차이를 줄인다. 이상과 같은 방법으로 클럭신호(CLKS)의 위상이 기준클럭신호(CLKD)의 위상보다 늦어질 때까지 두 클럭신호(CLKS,CLKD)의 위상차이를 줄여나간다. 클럭신호(CLKS)의 위상이 기준클럭신호(CLKD)의 위상보다 늦어지게 되면, 제2 지연고정 제어부(600)는 제어신호(RE)를 활성화시켜 더이상 딜레이 라인의 지연값이 변하지 않도록 한다. 락킹될 때, 딜레이 라인의 시간지연값(Tv)은 0.5T < Tv < T 사이에 존재한다.
또한, 클럭신호(CLKS)의 위상이 기준클럭신호(CLKD)의 위상보다 더 늦은 경우 감지신호(EN)의 로직레벨이 하이레벨이 된다. 그러면, 제2 지연고정 제어부(600)의 제어신호 출력부(620)는 다운제어신호(UND)를 출력하고, 그로 인해, 두 클럭신호(CLKS,CLKD)의 위상차이를 줄인다. 이상과 같은 방법으로 클럭신호(CLKS)의 위상이 기준클럭신호(CLKD)의 위상보다 빨라질 때까지 두 클럭신호(CLKS,CLKD)의 위상차이를 줄여나간다. 클럭신호(CLKS)의 위상이 기준클럭신호(CLKD)의 위상보다 빨라지게 되면, 제2 지연고정 제어부(600)는 제어신호(RE)를 활성화시켜 더이상 딜레이 라인의 지연값이 변하지 않도록 한다. 락킹될 때, 딜레이 라인의 시간지연값(Tv)은 1T < Tv < 1.5T 사이에 존재한다. 감지신호(EN)가 하이레벨일 때는 Tv+Td =nT의 최소 n값보다 1 사이클이 증가하는데, 이는 Tv 최소값으로 인한 스트럭락킹(struck locking) 현상을 제한하여 안전한 락킹 동작을 보장한다.
아래에 수학식2는 감지신호(EN)가 하이레벨인 경우와 로우레벨로 되는 경우를 각각 표시한 것이다.
EN = High for (n+0.5)T < Φ < (n+1)T n=0,1,2,3,...
EN = Low for nT < Φ < (n+0.5)T n=0,1,2,3,...
딜레이 라인의 시간지연양에 따른 락킹 사이클식은 아래의 수학식3에 의해 나타내었다.
Lock cycle = T, for 0 < d < 0.5T n=1
Lock cycle = nT, for (n-1.5_T < d < (n-0.5)T n= 2,3,4,..
수학식3에서도 알수 있듯이, 제2 지연고정 제어부에 의해 제어되는 락킹모드에서의 딜레이 라인의 시간지연변화량은 락싱사이클에 무관하에 최대 0.5T가 된다. 따라서 딜레이 라인의 동작선형성이 보장되고, 빠른 락킹 시간을 가진다.
이상에서 살펴본 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 가변 지연시간을 0.5T < Tv < 1.5T로 제안함으로써, 스트럭 또는 하모닉 락킹으로 인한 미스 락킹을 제거할 수 있다. 또한, 딜레이 라인의 최소 지연량에 적응한 최소 락킹 사이클을 제공함으로서 빠른 락킹 동작을 수행할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 지연고정루프의 지연고정시간을 크게 단축시킬 수 있다. 또한 지연고정루프에 구비되는 딜레이라인의 지연값을 크게 증가시키지 않더라도 고속으로 클럭신호의 지연고정 동작을 완료할 수 있다. 따라서 반도체 메모리 장치가 보다 고속으로 데이터를 출력시킬 수 있게 된다.

Claims (9)

  1. 클럭신호와 기준클럭신호의 위상을 비교하기 위한 위상비교기;
    상기 위상비교기의 비교결과에 대응하여 상기 클럭신호를 지연시켜 상기 기준클럭신호로 출력하기 위한 딜레이라인;
    상기 딜레이라인의 지연시간을 제어하여, 상기 딜레이라인에서 출력되는 클럭신호의 위상이 예정된 범위내로 들어오면, 락킹신호를 출력하는 제1 지연고정 제어부; 및
    상기 락킹신호에 응답하여 활성화되어, 상기 클럭신호와 상기 기준클럭신호의 위상차이가 제거되기 위해, 상기 예정된 범위 내에서 상기 클럭신호와 상기 기준클럭신호의 위상차이를 조정하는 제2 지연고정 제어부
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 락킹신호에 응답하여, 상기 딜레이라인의 출력신호 또는 그 출력신호를 지연시킨 신호를 선택적으로 상기 위상비교기와 상기 제2 지연고정제어부로 출력하는 멀티플렉서를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 위상비교기의 비교결과에 대응하여 전하를 펌핑하기 위한 전하펌핑부; 및
    상기 전하펌핑부에서 펌핑되는 전하량에 대응하는 전압을 상기 딜레이 라인으로 제공하여 상기 딜레이라인의 딜레이값이 조절될 수 있도록 하는 루프필터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 딜레이라인은
    상기 루프필터에 의해 제공되는 전압의 레벨에 대응하여 지연값이 조정되는 다수의 단위지연소자가 직렬연결된 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제1 지연고정제어부는
    상기 딜레이라인에 구비되는 다수의 단위지연소자의 출력값을 논리조합하여, 상기 위상비교기에서 업신호 또는 다운신호를 출력하도록 제어하는 제어신호를 출력하는 위상조절신호 출력부; 및
    상기 딜레이라인에 구비되는 다수의 단위지연소자의 출력값을 논리조합하여 상기 락킹신호를 출력하는 락킹신호 출력부
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제2 지연고정제어부는
    상기 락킹신호에 응답하여 활성화되어, 상기 클럭신호의 천이시점이 기준클럭신호의 천이 시점보다 빠른 타이밍인지 늦은 타이밍인지에 따라 서로 다른 로직값을 가지는 감지신호를 출력하는 감지신호 출력부; 및
    상기 감지신호에 응답하여 상기 위상비교기에서 출력되는 비교결과신호를 제어할 수 있는 제어신호를 출력하는 제어신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 예정된 범위는 상기 클럭신호의 1/2 주기인 것을 특징으로 하는 반도체 메모리 장치.
  8. 클럭신호와 기준클럭신호의 위상을 비교하기 위한 위상비교기와, 상기 위상비교기의 비교결과에 대응하여 상기 클럭신호를 지연시켜 상기 기준클럭신호로 출력하기 위한 딜레이라인를 구비하는 반도체 메모리 장치의 구동방법에 있어서,
    상기 위상 비교기의 비교결과에 대응하여 상기 딜레이라인의 지연시간을 제어하는 단계;
    상기 딜레이라인에서 출력되는 클럭신호의 위상이 예정된 범위내로 들어오면, 락킹신호를 출력하는 단계;
    상기 락킹신호에 응답하여, 상기 클럭신호와 상기 기준클럭신호의 위상차이가 제거되기 위해, 상기 예정된 범위 내에서 상기 클럭신호와 상기 기준클럭신호의 위상차이가 조정되도록 상기 위상비교기를 제어하는 단계; 및
    상기 위상비교기의 제어결과에 따라 상기 딜레이라인의 지연값을 제어하는 단계
    를 포함하는 반도체 메모리 장치의 구동방법.
  9. 제 8 항에 있어서
    상기 예정된 범위는 상기 클럭신호의 1/2 주기인 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
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