JP3119205B2 - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路

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JP3119205B2 JP09209877A JP20987797A JP3119205B2 JP 3119205 B2 JP3119205 B2 JP 3119205B2 JP 09209877 A JP09209877 A JP 09209877A JP 20987797 A JP20987797 A JP 20987797A JP 3119205 B2 JP3119205 B2 JP 3119205B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、同期信号生成回路
に関し、特に、基準信号と同周波数かつ同位相となる内
部同期信号を出力する同期信号生成回路（ＰＬＬ：Ｐha
se Ｌocked Ｌoop；位相同期ループ）に関する。
【０００２】
【従来の技術】図７に、従来のＰＬＬ回路１００の構成
をブロック図にて示す。図７を参照すると、この従来の
ＰＬＬ回路１００は、位相比較器１０１、チャージポン
プ１０２、ロウパスフィルタ（Ｌow Ｐass Ｆilter；
「ＬＰＦ」という）１０３、電圧制御型発振器（Ｖolta
ge Ｃontrolled Ｏscillator；「ＶＣＯ」という）１
０４、ロック検出器１０５、及び電流変換器１０６から
構成される。例として特開平７−３０４１６号公報の記
載を参照する。
【０００３】位相比較器１０１は、外部から入力される
基準信号ＲＥＦと、内部で発生される内部同期信号ＯＳ
Ｃとを比較し、周波数あるいは位相にずれがある場合、
その位相差をＵＰ、ＤＯＷＮ信号としてチャージポンプ
１０２に出力する。
【０００４】チャージポンプ１０２は、位相比較器１０
１からのＵＰ信号によりＰＭＯＳトランジスタ１１２を
ＯＮ／ＯＦＦし、電流源１１１からの電流をＬＰＦ１０
３へ流入する。また、位相比較器１０１からＤＯＷＮ信
号によりＮＭＯＳトランジスタ１１３をＯＮ／ＯＦＦ
し、電流源１１４の電流をＬＰＦ１０３から放出する。
【０００５】ＬＰＦ１０３は、チャージポンプ１０２に
よって容量１２２に充放電され、制御電圧ＶＣＮＴを出
力する。チャージポンプ１０２の２つのＭＯＳトランジ
スタ１１２，１１３が共にＯＦＦしている場合には、容
量１２２に蓄積された電荷が保持されるので、制御電圧
ＶＣＮＴは一定に保たれる。
【０００６】ＶＣＯ１０４は、制御電圧ＶＣＮＴに応じ
た発振周波数で前記内部同期信号ＯＳＣを出力する。
【０００７】位相比較器１０１、チャージポンプ１０
２、ＬＰＦ１０３およびＶＣＯ１０４によってループを
構成することにより、基準信号ＲＥＦと内部同期信号Ｏ
ＳＣの周波数差および位相差を打ち消すような動作をす
るため、内部同期信号ＯＳＣが基準信号ＲＥＦにロック
する。
【０００８】ロック検出器１０５は、位相比較器１０１
で検出した基準信号ＲＥＦと内部同期信号ＯＳＣとの位
相差によってロック状況を検出し、電流値制御信号ＩＣ
ＮＴを出力する。
【０００９】電流変換器１０６は、電流値制御信号ＩＣ
ＮＴに応じて、チャージポンプ１０２の電流源１１１，
１１４の電流値を制御する。例えば、ロックしていない
時には電流値を大きくし、ロックしている時には電流値
を小さくする。
【００１０】また、ロック検出器１０５によって検出さ
れた基準信号ＲＥＦと内部同期信号ＯＳＣとの位相差に
応じて、ＬＰＦ１０３の構成を切り替える手法も提案さ
れている。図８は、切り替え型ＬＰＦ２００の回路構成
を示す図である。
【００１１】ロックしていない時には、切り替えスイッ
チ２０３をＯＮにし、切り替えスイッチ２０６をＯＦＦ
にして、容量２０２だけを有効にすることにより、制御
電圧ＶＣＮＴの変動量を大きくする。一方、ロックして
いる時には切り替えスイッチ２０６をＯＮにして、容量
２０５も有効にすることにより、制御電圧ＶＣＮＴの変
動量を小さくする。
【００１２】容量１２２へ流入及び放出する電流量を増
やし、制御電圧ＶＣＮＴの変動量を大きくすることによ
ってロックアップ時間を短縮できる。
【００１３】また、電流量を減らし、制御電圧ＶＣＮＴ
の変動量を小さくすることによってロック後の発振周波
数の変動量（ジッタ）を低減できる。
【００１４】
【発明が解決しようとする課題】しかしながら、上記し
た従来のＰＬＬ回路は下記記載の問題点を有している。
【００１５】第一の問題点として、ＰＬＬ回路１００に
おいて、チャージポンプ１０２からＬＰＦ１０３への充
放電を電源流１１１，１１４にて行う場合、ＰＭＯＳト
ランジスタ１１２及びＮＭＯＳトランジスタ１１３をＯ
Ｎ／ＯＦＦする際に、２つのトランジスタ１１２，１１
３のゲート−ドレイン間容量の影響で、制御電圧ＶＣＮ
Ｔには、図９に示すようなノイズが生じる、ということ
である。図９には、ＵＰ、ＤＯＷＮ信号、及びチャージ
ポンプ出力電流の波形が示されている。
【００１６】また、上記したように、基準信号ＲＥＦと
内部同期信号ＯＳＣとのロック状況に応じてＬＰＦの構
成を切り替える手法が提案されているが、この手法にも
以下に記載の問題点がある。
【００１７】すなわち、ＬＰＦ切り替え用スイッチ２０
３，２０６を、図８に示すように接続する。非ロック時
には、スイッチ２０３がＯＮ状態で、スイッチ２０６が
ＯＦＦ状態にある。基準信号ＲＥＦと内部同期信号ＯＳ
Ｃがロックして、スイッチ２０６がＯＮ状態になると、
容量２０２と容量２０５の両端電圧が等しくなるまで、
容量２０２に蓄積されていた電荷が容量２０５に流れ込
むため、制御電圧ＶＣＮＴが低下してしまう。このと
き、再びロックが外れてしまう可能性もある。このた
め、ロックアップ時間の短縮を実現できなくなってい
る。
【００１８】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ロックアップ時
間の短縮及びジッタの低減を実現し、かつチャージポン
プのＯＮ／ＯＦＦ時に発生するノイズを吸収し、さらに
制御電圧低下を起こすことなくＬＰＦの構成を切り替え
る同期信号発生回路（ＰＬＬ回路）を提供することにあ
る。
【００１９】
【課題を解決するための手段】前記目的を達成するため
本発明の同期信号発生回路（ＰＬＬ回路）は、基準信号
と内部同期信号とを入力し、前記基準信号を前記内部信
号との位相差に応じた制御信号を出力する位相比較器
と、前記基準信号と前記内部同期信号を入力し、前記基
準信号と前記内部同期信号とがロックしているかどうか
に応じてロック信号を出力するロック検出器と、前記ロ
ック信号に応じた値の可変電流を生成する可変電流生成
器と、前記可変電流生成器の電流を入力し前記位相比較
器からの前記制御信号によって制御電圧を出力するチャ
ージポンプと、前記チャージポンプから出力される制御
電圧線と接地間に挿入される充放電用の容量と、前記制
御電圧を入力し前記制御電圧に追随した電位を出力する
演算増幅器と、前記制御電圧線と接地間に直列に接続さ
れる第１のスイッチと容量とを備え、前記容量の前記第
１のスイッチに接続される側の端子と前記演算増幅器の
出力端との間に接続される第２のスイッチを備え、前記
ロック信号に基づき前記第１、第２のスイッチは相補的
にオン・オフ制御され、非ロック状態のとき前記第２の
スイッチがオンされ、ロック状態のときは前記第１のス
イッチがオンされ、前記ロック信号に応じた値の可変定
数を実現し前記制御電圧をフィルタリングするループフ
ィルタと、フィルタリングされた前記制御電圧に応じた
周波数の前記内部同期信号を出力する電圧制御型発振器
と、を備えたことを特徴とする。
【００２０】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明のＰＬＬ回路は、その好ましい実施
の形態において、基準信号に同期した内部同期信号を発
生するＰＬＬ回路であって、基準信号と内部同期信号と
の位相差を検出し、位相が進んでいるか遅れているかに
応じて第１，第２の切り替え信号を出力する位相比較器
（ＰＤ）と、前記基準信号と前記内部同期信号とのロッ
ク状態を検出し、ロック信号を出力するロック検出器
と、前記ロック信号に応じた電流を生成する可変電流生
成回路と、前記第１，第２の切り替え信号により、前記
可変電流生成回路で生成された電流値に応じて充放電を
行い、制御電圧信号を出力するチャージポンプ（ＣＰ）
と、前記制御電圧信号に対してフィルタリングを行い、
前記チャージポンプのＯＮ／ＯＦＦ時に生じるノイズを
吸収する容量を含んだＬＰＦと、フィルタリングされた
前記制御電圧信号に応じた周波数の内部同期信号を出力
する電圧制御発振器（ＶＣＯ）と、を備えて構成されて
いる。
【００２１】本発明のＰＬＬ回路においては、可変電流
生成回路は、前記ロック信号が非ロック状態を示してい
る時には、大きな電流を生成し、前記ロック信号がロッ
ク状態を示しているときは小さな電流を生成する。
【００２２】また、本発明のＰＬＬ回路は、その好まし
い第２の実施の形態において、基準信号に同期した内部
同期信号を発生するＰＬＬ回路であって、基準信号と前
記内部同期信号との位相差を検出し、位相が進んでいる
か遅れているかに応じて第１、第２の切り替え信号を出
力する位相比較器と、前記基準信号と前記内部同期信号
とのロック状態を検出し、ロック信号を出力するロック
検出器と、前記第１，第２の切り替え信号により、特定
の電流値で充放電を行い、制御電圧信号を出力するチャ
ージポンプと、前記制御電圧信号に対してフィルタリン
グを行い、前記チャージポンプのＯＮ／ＯＦＦ時に生じ
るノイズを吸収する容量を含み、前期ロック信号に応じ
て定数（容量値）の切り替えを行う可変定数ＬＰＦと、
フィルタリングされた前記制御電圧信号に応じた周波数
の内部同期信号を出力する電圧制御発振器と、を備えて
いる。
【００２３】また、本発明の実施の形態において、前記
ロック検出器は、前記第１の切り替え信号と前記第２の
切り替え信号とを比較するように構成してもよい。
【００２４】本発明の実施の形態によれば、位相比較器
によって検出された基準信号と内部同期信号との位相差
の絶対値に応じた値の電流で、ＬＰＦの容量の充放電が
行われ、位相差が大きな時は大きな値の電流で充放電が
行われるため、ロックアップ時間が短縮される。
【００２５】また、ロック後は位相差が小さくなり、小
さな値の電流で充放電が行われ、さらにチャージポンプ
がＯＮ／ＯＦＦする際に生じるノイズをＬＰＦ内に設け
た容量で吸収するので、よりジッタの低減が図られる。
【００２６】また、本発明の第２の実施の形態によれ
ば、位相比較器によって検出された基準信号と内部同期
信号との位相差の絶対値に応じて、ＬＰＦの定数が切り
替えられる。
【００２７】位相差が大きな時はＬＰＦの定数を小さく
してロックアップ時間が短縮される。また、位相差が小
さな時はＬＰＦの定数を大きくしてジッタの低減を図
る。
【００２８】さらに、ＬＰＦの定数が切り替わる時に電
荷の流出による制御電圧の低下及びロック外れを防止す
る。
【００２９】また、ロック検出器は、基準信号と内部同
期信号に対して対称動作をするように構成されているの
で、基準信号に対して内部同期信号の位相が遅れている
場合と進んでいる場合で動作に違いは生じない。
【００３０】また、可変電流生成回路と可変定数ＬＰＦ
は、同一のロック検出器の出力信号によって制御可能な
ので、個別の制御回路が不用となり回路規模の縮小化が
図られる。
【００３１】
【実施例】上記した実施の形態について更に詳細に説明
すべく、本発明の実施例について図面を参照して以下に
詳細に説明する。
【００３２】［実施例１］図１は、本発明の一実施例に
係るＰＬＬ回路の構成を示すブロック図である。図１を
参照すると、本実施例に係るＰＬＬ回路１は、位相比較
器（ＰＤ）１１、電圧制御発振器（ＶＣＯ）１２、分周
器（１／Ｎ）１３、電流制御型チャージポンプ（ＣＰ）
２０、可変電流生成回路３０、可変定数低域通過フィル
タ（ＬＰＦ）４０、及びロック検出器５０から構成され
ている。
【００３３】位相比較器１１は、外部から入力される基
準信号ＲＥＦと、内部同期信号ＯＳＣを分周器１３にて
Ｎ分の１に分周された比較信号ＣＫ１とを入力信号と
し、基準信号ＲＥＦと比較信号ＣＫ１との位相差を検出
して、位相差に応じた制御信号ＵＰ，ＤＯＷＮを次段の
チャージポンプ２０へ出力する。
【００３４】ロック検出器５０は、基準信号ＲＥＦ及び
比較信号ＣＫ１を入力信号とし、２つの入力信号のロッ
ク状況を検出して、可変電流生成器３０へロック信号Ｌ
ＣＫを出力する。
【００３５】可変電流生成回路３０は、ロック信号ＬＣ
Ｋに応じて電流パスの切り替えを行うことにより、チャ
ージポンプ２０を駆動する制御電流ＩＣＮＴの制御を行
う。
【００３６】チャージポンプ２０は、制御電流ＩＣＮＴ
に応じて、制御信号ＵＰ，ＤＯＷＮによって次段のＬＰ
Ｆ４０の容量への充放電を行う。
【００３７】可変定数ＬＰＦ４０は、ロック信号ＬＣＫ
に応じて充放電パスを切り替えることにより、電圧制御
発振器１２の制御電圧ＶＣＮＴの変動幅を制御する。
【００３８】電圧制御発振器１２は、制御電圧ＶＣＮＴ
に応じた周波数の内部同期信号ＯＳＣを出力する。
【００３９】＜電流制御型チャージポンプ＞次に、本発
明の一実施例における電流制御型チャージポンプ２０に
ついて説明する。図２は、電流制御型チャージポンプ２
０の回路構成を示す図である。図２を参照すると、制御
信号ＵＰ及びＤＯＷＮによってＯＮ／ＯＦＦされるＭＯ
Ｓトランジスタ２１及び２２と、制御電流ＩＣＮＴを受
けて電流源として動作するＭＯＳトランジスタ２３〜２
７とから構成されている。
【００４０】図２を参照して、ＰＭＯＳトランジスタ２
３，２５及び２７は第１のカレントミラー回路を構成
し、またＮＭＯＳトランジスタ２４及び２６が第２のカ
レントミラー回路を構成しており、トランジスタのサイ
ズが同じ場合には同じ大きさの電流が流れ、トランジス
タのサイズが異なる場合には、トランジスタのサイズに
応じて電流値を制御することが可能である。第１のカレ
ントミラー回路の入力端を構成するＰＭＯＳトランジス
タ２７には制御電流ＩＣＮＴが入力され、ＰＭＯＳトラ
ンジスタ２５、２３は出力端（電流供給端）を構成し、
第二のカレントミラー回路の入力端を構成するＮＭＯＳ
トランジスタ２６はＰＭＯＳトランジスタ２５に接続さ
れ、第１のカレントミラー回路の出力電流を折り返して
第二のカレントミラー回路の出力端であるＮＭＯＳトラ
ンジスタ２４から出力する。
【００４１】また、制御信号ＵＰによりＰＭＯＳトラン
ジスタ２１をＯＮ／ＯＦＦさせてＬＰＦ４０の容量への
充電を行い、制御信号ＤＯＷＮによりＮＭＯＳトランジ
スタ２２をＯＮ／ＯＦＦさせてＬＰＦ４０の容量からの
放電を行う。
【００４２】＜可変電流生成器＞次に本発明の一実施例
における可変電流生成器３０について説明する。図３
は、可変電流生成器３０の回路構成を示す図である。図
３を参照すると、電流パス３１において、ＮＰＮバイポ
ーラトランジスタ３３のベース端子に定電位発生回路３
５を接続し、バイポーラトランジスタ３３のエミッタ端
子に電流値制御用の抵抗３４を接続する。ここで発生す
る電流値は、定電位発生回路３５の電位と、抵抗３４の
抵抗値によって決定される。電流パス３１を有効にする
かどうかを、バイポーラトランジスタ３３のコレクタ端
子と電流制御線ＩＣＮＴ間に接続したＰＭＯＳトランジ
スタ３２で切り替えを行う。
【００４３】図３を参照すると、この可変電流生成器３
０には、電流パス３１と同じ電流パス３１．１と３１．
２が並列に組み込まれている。
【００４４】電流パス３１は、ＰＭＯＳトランジスタ３
２のゲート端子がグランド線ＳＧＯに接続しており、常
にＯＮしている。
【００４５】ＰＭＯＳトランジスタ３２．１は、ロック
信号ＬＣＫ．１で制御され、ＰＭＯＳトランジスタ３
２．２は、ロック信号ＬＣＫ．２で制御される。
【００４６】非ロック時には、ロック信号ＬＣＫ．１
（ＬＣＫ．２）はローレベルであるため、電流パス３
１．１、３１．２のＰＭＯＳトランジスタ３２．１、３
２．２はＯＮ状態となり、大きな値の電流（Ｉ０＋Ｉ１
＋Ｉ２）が流れる。
【００４７】また、ロック時にはロック信号ＬＣＫ．１
がハイレベルであるため、各電流パス中のＰＭＯＳトラ
ンジスタ３２．１がＯＦＦ状態となり、小さな値の電流
Ｉ０（電流パス３１の電流）が流れる。
【００４８】電流パス３１．２においては、電流パス３
１．１と同様の動作をするので、説明は省略する。
【００４９】また、電流パス３１．ｎに流れる電流値
は、各電流パス中の抵抗値を変更することにより自由に
設定可能である。電流値が、各電流パス毎に異なっても
よい。また、ＰＭＯＳトランジスタ３２は常にＯＮ状態
であるので組み込まなくてもよい（可変電流生成回路に
組み込まず独立させてよい）。本発明において、電流パ
ス３１．ｎの数に特に制限はなく、ロック信号ＬＣＫ．
ｎの数に合わせてあればいくつでもよい。
【００５０】＜可変電流ＬＰＦ＞本発明の一実施例にお
ける可変定数ＬＰＦ４０について説明する。図４は、可
変定数ＬＰＦ４０の回路構成を示す図である。
【００５１】図４を参照すると、まず、チャージポンプ
のＯＮ／ＯＦＦに伴って生じるノイズを吸収するための
容量４１が、充放電用の容量４３及び抵抗４２から成る
チャージパスと並列に、制御電圧信号線ＶＣＮＴとグラ
ンド線ＳＧＯの間に接続されている。
【００５２】また、抵抗４２と制御電圧信号線ＶＣＮＴ
との間に、ＮＭＯＳトランジスタ４６が接続されている
が、ゲート端子が電源線ＳＶＯに接続しており常にＯＮ
状態にある。
【００５３】次に、切り替え型チャージパス４４．１に
おいて、制御電圧信号線ＶＣＮＴとグランド線ＳＧＯと
の間に、ロック信号ＬＣＫ．１によって制御されるＮＭ
ＯＳトランジスタ４６．１、抵抗４２．１、及びチャー
ジ用容量４３．１が縦列（直列）接続される。
【００５４】また、ロック信号ＬＣＫ．１の反転信号Ｓ
１６によって制御されるＮＭＯＳトランジスタが節点
（ノード）Ｓ１４，Ｓ１５間に接続される。さらに、オ
ペアンプ（演算増幅器）４５．１の非反転入力端子が、
制御電圧信号線ＶＣＮＴに接続され、オペアンプ４５．
１の反転入力端子及び出力端子は節点Ｓ１５に接続され
る。
【００５５】非ロック時には、ロック信号ＬＣＫ．１が
ローレベルであり、ＮＭＯＳトランジスタ４６．１はＯ
ＦＦ状態となり、ＮＭＯＳトランジスタ４７．１はＯＮ
状態となる。この時、制御電圧線ＶＣＮＴから容量４
３．１に電流が流れるパスは存在しないが、節点Ｓ１４
はオペアンプ４５．１により、常に制御電圧ＶＣＮＴに
追随して電位が保たれる。
【００５６】この状態から、ロック信号ＬＣＫ．１がハ
イレベルになると、ＮＭＯＳトランジスタ４６．１がＯ
Ｎ状態となり、ＮＭＯＳトランジスタ４７．１がＯＦＦ
状態となって、制御電圧信号線ＶＣＮＴからグランド線
ＳＧＯまでのチャージパスが有効になる。
【００５７】非ロック状態からロック状態に変わった
時、節点Ｓ１４は、制御電圧信号ＶＣＮＴとの同電位で
あるため、電位差による電荷の移動が起こらずに、制御
電圧信号ＶＣＮＴの低下も防止できる。
【００５８】切り替え型チャージパス４４．２において
は、切り替え型チャージパス４４．１と同様の動作をす
るので、説明は省略する。
【００５９】また、ＮＭＯＳトランジスタ４６は、常に
ＯＮ状態にあるので、組み込まなくてもよい。
【００６０】また、切り替え型チャージパス４４．ｎの
数に特に制限はなく、ロック信号ＬＣＫ．ｎの数に合わ
せてあればいくつでもよい。
【００６１】＜ロック検出器＞本発明の一実施例におけ
るロック検出器５０について説明する。図５は、ロック
検出器５０の回路構成を示す図である。図５を参照する
と、ロック検出器５０の構成としては、２つの入力信号
ＬＤＩＮ．１とＬＤＩＮ．２とのロック状況を検出する
ロック検出回路５１．ｎ（ｎ＝１，２）と、ロック信号
生成回路６２．ｎとからなる。
【００６２】ロック検出回路５１．１において、入力信
号ＬＤＩＮ．２を入力信号ＬＤＩＮ．１の立ち上がりの
タイミングでラッチした信号の反転記号Ｓ２２（フリッ
プフロップ（Ｆ／Ｆ）５２．１の反転出力）と、入力信
号ＬＤＩＮ．２を入力信号ＬＤＩＮ．１を遅延回路５
３．１に通した信号Ｓ２１の立ち上がりのタイミングで
ラッチした信号Ｓ２４（フリップフロップ５４．１の出
力）とを、ＮＡＮＤゲート５７．１に入力する。
【００６３】入力信号ＬＤＩＮ．２の立ち上がりが、入
力信号ＬＤＩＮ．１の立ち上がりと遅延信号Ｓ２１の立
ち上がりの間にある時に、ＮＡＮＤゲート５７．１はロ
ーレベルを出力し、それ以外はハイレベルを出力してい
る（ロック検出信号Ｓ２６）。
【００６４】ロック条件を２段階で切り替える場合、遅
延信号Ｓ２１をさらに遅延回路５５．１に通して、第２
の遅延信号Ｓ２３を得て、第２の遅延信号Ｓ２３の立ち
上がりのタイミングで、入力信号ＬＤＩＮ．２をラッチ
した信号Ｓ２５と、信号Ｓ２２とをＮＡＮＤゲート５
８．１に入力し、第２のロック検出信号Ｓ２７を得る。
【００６５】ロック検出回路５１．２においては、ロッ
ク検出回路５１．１の動作に関して、入力信号ＬＤＩ
Ｎ．１とＬＤＩＮ．２とを入れ替えて、同様の動作を行
うので、説明は省略する。
【００６６】ロック検出回路５１．１及び５１．２から
のロック検出信号Ｓ２６及びＳ３３のいずれかがローレ
ベルである場合、ロック信号生成回路６２．１のリセッ
ト信号Ｓ３５（ロック検出信号Ｓ２６、Ｓ３３を入力と
するＮＡＮＤゲート５９．１の出力）がハイレベルにな
り、カウンタ６０．１が動作を開始する。
【００６７】カウンタ６０．１は、入力信号ＬＤＩＮ．
２の立ち上がりをカウントしており、ある特定数だけカ
ウントすると、ロック信号ＬＣＫ．１を出力する。
【００６８】ロック信号ＬＣＫ．１を出力すると、その
後、リセット信号Ｓ３５がローレベルになるまで、カウ
ンタ動作を停止する。
【００６９】第２のロック信号を使用する場合には、第
２のロック信号生成回路６２．２に第２のロック検出信
号Ｓ２７及びＳ３４を入力し、ロック信号生成回路６
２．１と同様の動作を行って、第２のロック信号ＬＣ
Ｋ．２を出力する。
【００７０】ロック信号ＬＣＫ．ｎは、非ロック時はロ
ーレベルであり、ロック時にはハイレベルになる。
【００７１】図６は、本発明の第１の実施例において、
ロック信号ＬＣＫ．１を出力するまでのタイミングチャ
ートであり、カウンタ６０．１は２進カウンタを例に挙
げている。ロック検出信号Ｓ２６及びＳ３３のいずれか
がローレベルである場合、ロック信号生成回路６２．１
のリセット信号Ｓ３５がハイレベルになり、カウンタ６
０．１が動作を開始し、カウンタ６０．１は、入力信号
ＬＤＩＮ．２の立ち上がりをカウントしており、ある特
定数だけカウントすると、ロック信号ＬＣＫ．１をアク
ティブとし、その後、リセット信号Ｓ３５がローレベル
になるまで、カウンタ動作を停止する。なお、カウンタ
を駆動する入力信号は、入力信号ＬＤＩＮ．１でもよ
い。
【００７２】第３以降のロック信号を使用する場合、ロ
ック検出回路５１．ｎ内に遅延回路、フリップフロップ
及びＮＡＮＤゲートを必要数だけ追加し、第３以降のロ
ック検出信号を得て、さらに第３以降のロック信号生成
回路も追加すればよい。
【００７３】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
【００７４】本発明の第１の効果は、ノイズを電圧制御
発振器に伝えることなくＰＬＬが動作し、特に、ロック
時のジッタ低減を実現できる、ということである。
【００７５】その理由は、本発明においては、電流源駆
動型チャージポンプのＯＮ／ＯＦＦ切り替え時に発生す
るノイズを、ループフィルタ内の容量にて吸収するよう
に構成したことにより、ノイズを電圧制御発振器に伝え
ることなくＰＬＬが動作するためである。
【００７６】また、本発明の第２の効果は、ロックアッ
プ時間を短縮する、ということである。
【００７７】その理由は、本発明においては、基準信号
と内部同期信号との位相差の絶対値に応じて、チャージ
ポンプを駆動する電流値と、ループフィルタの定数を切
り替え、位相差が大きな時は大きな電流値で小さな容量
に充放電を行うように構成したことによる。そして、位
相差が小さな時は小さな電流値で大きな容量に充放電を
行うので、ジッタを低減することができる。
【００７８】また、本発明の第３の効果として、ＬＰＦ
定数の切り替え時に発生する制御電圧の低下を防止する
ことにより、ロックアップ時間の短縮を実現できる、と
いうことである。
【００７９】さらに、本発明の第４の効果として、回路
規模の縮小化を図ることができるということである。
【００８０】その理由は、本発明においては、同一のロ
ック信号で電流値及びＬＰＦ定数の切り替えを行うた
め、個別の制御回路が不要とされるためである。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示すブロック図であ
る。
【図２】本発明の一実施例における電流駆動型チャージ
ポンプの構成を説明するための図である。
【図３】本発明の一実施例における可変電流生成器の構
成を説明するための図である。
【図４】本発明の一実施例における可変定数ＬＰＦの構
成を説明するための図である。
【図５】本発明の一実施例におけるロック検出器の構成
を説明するための図である。
【図６】本発明の一実施例におけるロック検出器の動作
を示すタイミングチャートである。
【図７】従来のＰＬＬ回路の構成の一例を示す図であ
る。
【図８】従来の可変定数ＬＰＦを説明するための図であ
る。
【図９】従来の電流駆動型チャージポンプの動作を説明
するための信号波形図である。
【符号の説明】
１ ＰＬＬ回路 １１ 位相比較器 １２ 電圧駆動型発振器 １３ 分周器 ２０ チャージポンプ ２１，２２ チャージポンプ切り替え用ＭＯＳトランジ
スタ ２３〜２７ カレントミラー回路用ＭＯＳトランジスタ ３０ 可変電流発生回路 ３１ 電流制御回路 ３３，３４ 電流値制御用バイポーラトランジスタ及び
抵抗 ４０ 可変定数ＬＰＦ ４１ ジッタ低減用容量 ４２，４３ ＬＰＦ構成用抵抗及び容量 ４４ 切り替えチャージパス回路 ５０ ロック検出器 ５１ ロック検出回路 ５３，５５ 遅延回路 ６２ ロック信号生成回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/199 H03K 19/096

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】基準信号と内部同期信号とを入力し、前記
    基準信号を前記内部信号との位相差に応じた制御信号を
    出力する位相比較器と、 前記基準信号と前記内部同期信号を入力し、前記基準信
    号と前記内部同期信号とがロックしているかどうかに応
    じてロック信号を出力するロック検出器と、 前記ロック信号に応じた値の可変電流を生成する可変電
    流生成器と、 前記可変電流生成器の電流を入力し前記位相比較器から
    の前記制御信号によって制御電圧を出力するチャージポ
    ンプと、 前記チャージポンプから出力される制御電圧線と接地間
    に挿入される充放電用の容量と、前記制御電圧を入力し
    前記制御電圧に追随した電位を出力する演算増幅器と、
    前記制御電圧線と接地間に直列に接続される第１のスイ
    ッチと容量とを備え、前記容量の前記第１のスイッチに
    接続される側の端子と前記演算増幅器の出力端との間に
    接続される第２のスイッチを備え、前記ロック信号に基
    づき前記第１、第２のスイッチは相補的にオン・オフ制
    御され、非ロック状態のとき前記第２のスイッチがオン
    され、ロック状態のときは前記第１のスイッチがオンさ
    れ、前記ロック信号に応じた値の可変定数を実現し前記
    制御電圧をフィルタリングするループフィルタと、 フィルタリングされた前記制御電圧に応じた周波数の前
    記内部同期信号を出力する電圧制御型発振器と、 を備えたことを特徴とする同期信号生成回路。
  2. 【請求項２】基準信号と内部同期信号とを入力し、前記
    基準信号と前記内部同期信号との位相差に応じた制御信
    号を出力する位相比較器と、 前記基準信号と前記内部同期信号を入力し、前記基準信
    号と前記内部同期信号とが同期している（すなわちロッ
    クしている）かどうかに応じてロック信号を出力するロ
    ック検出器と、 定電位でバイアスされる第１の定電流源トランジスタ
    と、前記第１の定電流源トランジスタの出力が電流出力
    線に接続され、前記定電位でバイアスされる第２の定電
    流源トランジスタと、前記第２の定電流源トランジスタ
    の出力と前記電流出力線との間に接続され、前記ロック
    信号でオン・オフ制御されるスイッチと、を備え、前記
    ロック信号に応じた値の可変電流を生成する可変電流生
    成器と、 前記可変電流生成器の電流を入力し前記位相比較器から
    の前記制御信号によって制御電圧を出力するチャージポ
    ンプと、 前記チャージポンプから出力される制御電圧線と接地間
    に接続される充放電用の容量及び抵抗からなるチャージ
    パスと、前記制御電圧を入力し前記制御電圧に追随した
    電位を出力する演算増幅器と、前記制御電圧線と接地間
    に直列に接続される、第１のスイッチ、抵抗及び容量を
    備え、前記容量と前記抵抗の接続点と前記演算増幅器の
    出力端との間に接続される第２のスイッチを備え、前記
    ロック信号に基づき前記第１、第２のスイッチは相補的
    にオン・オフ制御され、非ロック状態のとき前記第２の
    スイッチがオンされ、ロック状態のときは前記第１のス
    イッチがオンされ、前記ロック信号に応じた値の可変定
    数を実現し前記制御電圧をフィルタリングするループフ
    ィルタと、 フィルタリングされた前記制御電圧に応じた周波数の前
    記内部同期信号を出力する電圧制御型発振器と、 を備えたことを特徴とする同期信号生成回路。
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