JPH0730416A

JPH0730416A - Ｐｌｌ回路

Info

Publication number: JPH0730416A
Application number: JP5172972A
Authority: JP
Inventors: Tetsuya Iga; 哲也伊賀
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-07-13
Filing date: 1993-07-13
Publication date: 1995-01-31

Abstract

(57)【要約】【目的】精度の良い制御を自動的に行うことができる
ＰＬＬ回路を得る。【構成】ＰＬＬを構成する回路の一つであるチャージ
ポンプ回路６は、位相比較部１０から得た位相比較信号
Ｓ１０に基づき、比較電圧信号Ｓ６をＬＰＦ１に出力す
る。この際、比較電圧信号Ｓ６の供給電流量をロック検
出回路２１からのロック信号Ｓ２１に基づき、ロック状
態時には比較電圧信号Ｓ６の供給電流量を低く抑え、良
好なＣ／Ｎを得、アンロック状態時には、比較電圧信号
Ｓ６の供給電流量を大きな値に設定してロックアップ時
間を短縮する。【効果】外部より制御信号を付与することなく、内部
で発生するロック検出手段のロック信号に基づき、高精
度な制御を自動的に行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＰＬＬ（位相ロックル
ープ：Phased Locked Loop）回路に関し、特にロックア
ップの自動化に関する。

【０００２】

【従来の技術】図１４は従来のＰＬＬ回路の基本構成を
示すブロック図である。同図に示すように、ＰＬＬ回路
は、位相比較部３０、ＬＰＦ３１、ＶＣＯ（電圧制御発
振器）３２、分周器３３、分周器３４、水晶発振子３５
及びチャージポンプ回路３６から構成される。

【０００３】位相比較部３０は、分周器３４から基準周
波数ｆｒの基準信号Ｓ１を受け、分周器３３から出力さ
れる入力信号Ｓ０との位相を比較して位相比較信号Ｓ３
０をチャージポンプ回路３６に出力する。

【０００４】チャージポンプ回路３６は位相比較信号Ｓ
３０に基づき、比較電圧信号Ｓ３６をＬＰＦ３１に出力
する。

【０００５】ＬＰＦ３１は、比較電圧信号Ｓ３６をフィ
ルタリング処理（積分処理）して制御電圧信号Ｓ３１を
ＶＣＯ３２に出力する。ＶＣＯ３２は制御電圧信号Ｓ３
１に基づく発振周波数ｆ０で発振して出力信号Ｓ３２を
外部に出力するとともに、分周器３３に出力する。分周
器（１／Ｎ）３３は、ＶＣＯ３２の出力信号Ｓ３２を分
周して、入力信号Ｓ０を位相比較部３０に出力する。

【０００６】一方、分周器（１／Ｒ）３４は、水晶発振
子３５より得られる発振信号Ｓ３５を分周して基準信号
Ｓ１を位相比較部３０に出力する。

【０００７】このように、ＰＬＬ回路は、位相比較部３
０、チャージポンプ回路３６、ＬＰＦ３１、ＶＣＯ３２
及び分周器３３によりＰＬＬを形成している。

【０００８】図１５はチャージポンプ回路の電流供給部
の内部構成を示す回路図である。電流供給部３６Ａは、
ＰＬＬ回路が高速ロックアップを達成するために設けら
れた回路であり、図１５に示すように、ＰＮＰバイポー
ラトランジスタＱ１４〜Ｑ１６，ＮＰＮバイポーラトラ
ンジスタＱ１７及びＱ１８並びにＰＭＯＳトランジスタ
Ｑ１１及びＮＭＯＳトランジスタＱ１２から構成され
る。

【０００９】バイポーラトランジスタＱ１４及びＱ１６
各々のエミッタが電源Ｖccに共通に接続され、バイポー
ラトランジスタＱ１５及びＱ１６はそれぞれトランジス
タＱ１４に対しカレトミラー接続され、バイポーラトラ
ンジスタＱ１６のコレクタがＰＭＯＳトランジスタＱ１
１のソースに接続される。したがって、トランジスタＱ
１６のコレクタ電流である供給電流ＩＡの電流量は、ト
ランジスタＱ１４のコレクタを流れる制御電流Ｉ２０の
電流量に比例した電流量となる。

【００１０】ＮＰＮバイポーラトランジスタＱ１７及び
Ｑ１８各々のエミッタが接地されるとともに、互いにカ
レントミラーを構成する。そして、バイポーラトランジ
スタＱ１７のベース及びコレクタがバイポーラトランジ
スタＱ１５のコレクタに接続され、バイポーラトランジ
スタＱ１８のコレクタがＮＭＯＳトランジスタＱ１２の
ソースに接続される。したがって、トランジスタＱ１８
のコレクタ電流となる供給電流ＩＢの電流量も、制御電
流Ｉ２０に比例した電流量となる。

【００１１】図１６は、チャージポンプ回路３６の制御
電流生成部を示す回路図である。同図に示すように、制
御電流生成部３６Ｂのスイッチセレクタ２９は制御信号
Ｃ１を受け、制御信号Ｃ１に基づき決定される制御信号
ＣＬ１，…，ＣＬ（ｎ−１），ＣＬｎをそれぞれスイッ
チング機能付き定電流源ＩＳ１，…，ＩＳ（ｎ−１），
ＩＳｎのゲートに付与する。定電流源ＩＳ１，ＩＳ２，
…，ＩＳｎの一端はノードＮ０に共通に接続され、他端
はすべて接地される。なお、各定電流源ＩＳ１〜ＩＳｎ
の供給電流量はそれぞれＩ２１〜Ｉ２ｎである。

【００１２】定電流源ＩＳ１〜ＩＳｎはそれぞれ制御信
号ＣＬ１，…，ＣＬ（ｎ−１），ＣＬｎの“Ｈ”／
“Ｌ”に基づきオン／オフ制御され、オン状態になると
定電流Ｉ２１〜Ｉ２ｎがそれぞれ供給可能となる。した
がって、制御信号ＣＬ１〜ＣＬｎに基づきオン状態とな
るスイッチング機能付き定電流源ＩＳ１〜ＩＳｎの和に
比例した電流量の制御電流Ｉ２０がノードＮ０を流れ
る。

【００１３】このような構成において、チャージポンプ
回路３６は、位相比較部３０の位相比較出力信号Ｑ１及
びＱ２をそれぞれトランジスタＱ１１及びＱ１２のゲー
トに受け、位相比較出力信号Ｑ１が“Ｌ”の時、トラン
ジスタＱ１１がオンし電流ＩＡがソースされ、位相比較
出力信号Ｑ２が“Ｈ”の時、トランジスタＱ１２がオン
し電流ＩＢがシンクされる。

【００１４】そして、ＰＭＯＳトランジスタＱ１１のド
レインとＮＭＯＳトランジスタＱ１２のドレインとの間
のノードＮ１から得られる信号がチャージポンプ回路３
６の比較電圧信号Ｓ３６となる。この比較電圧信号Ｓ３
６が次段のＬＰＦ３１に伝達される。

【００１５】上記構成のＰＬＬ回路において、分周器３
３の分周比を変更することにより、あるチャンネルＣＨ
１からあるチャンネルＣＨ２にチャンネルを切り換える
場合を考える。

【００１６】チャンネルＣＨ１でロック状態にあると
き、例えば、定電流源ＩＳ１〜ＩＳｎのうち、定電流源
ＩＳ１のみをオンさせる制御信号ＣＬ１〜ＣＬｎをスイ
ッチセレクタ２９から発生させることにより、制御電流
Ｉ２０を小さくして、チャージポンプ回路３６による比
較電圧信号Ｓ３６の供給電流量を低く抑えている。その
結果、ＰＬＬ回路は良好なＣ／Ｎを得ることができる。
なお、Ｃ／Ｎとは、搬送波対雑音比であり、ＰＬＬのル
ープにおいて、ＶＣＯの出力をキャリア周波数とし、こ
のキャリアに対する雑音の比を意味する。

【００１７】この状態から、チャンネルＣＨ２に切り換
える際、例えば、定電流源ＩＳ１〜ＩＳｎをすべてオン
させる制御信号ＣＬ１〜ＣＬｎをスイッチセレクタ２９
から発生させることにより、制御電流Ｉ２０を大きくし
て、チャージポンプ回路３６による比較電圧信号Ｓ３６
の供給電流量を大きな値に設定する。その結果、チャン
ネルＣＨ２へのロックアップ時間を短縮することができ
る。

【００１８】そして、チャンネルＣＨ２でロック状態に
なると、再び制御電流Ｉ２０を小さくして、チャージポ
ンプ回路３６による比較電圧信号Ｓ３６の供給電流量を
低く抑え、良好なＣ／Ｎを得ている。

【００１９】

【発明が解決しようとする課題】上記した比較電圧信号
Ｓ３６の供給電流量の変更は、ロック状態／アンロック
状態が変化するチャンネル切り換え毎に行う必要があっ
た。このため、チャンネル切り換え毎に外部より制御信
号Ｃ１を与え、スイッチセレクタ２９の制御信号ＣＬ１
〜ＣＬｎを変更する必要があり、ＰＬＬ回路の制御が複
雑化してしまうという問題点があった。

【００２０】この発明は上記問題点を解決するためにな
されたもので、精度の良い制御を自動的に行うことがで
きるＰＬＬ回路を得ることを目的とする。

【００２１】

【課題を解決するための手段】この発明にかかる請求項
１記載のＰＬＬ回路は、入力信号と基準信号とを受け、
前記入力信号と前記基準信号との位相差に基づく位相比
較出力信号及び該位相比較出力信号に関連した位相比較
関連信号を出力する位相比較手段と、前記位相比較関連
信号を受け、前記位相比較関連信号に基づき、前記入力
信号と前記基準信号とが同期したロック状態にあるか否
かを判定して、ロック状態／アンロック状態を指示する
ロック信号を出力するロック検出手段と、前記位相比較
出力信号を受け、前記位相比較出力信号に基づく位相比
較電圧信号を出力するチャージポンプ手段と、前記位相
比較電圧信号をフィルタリング処理して制御電圧信号を
出力するフィルタリング手段と、前記制御電圧信号を受
け、前記制御電圧信号に基づく周波数で発振する前記入
力信号を出力する電圧制御発振手段とを備え、前記位相
比較手段、前記チャージポンプ手段、前記フィルタリン
グ手段及び電圧制御発振手段とで位相ロックループ（Ｐ
ＬＬ）を構成してＰＬＬ動作を行い、前記チャージポン
プ手段は、前記ロック信号をさらにうけ、前記ロック信
号がロック状態を指示する場合に比較的小さい電流量で
前記位相比較電圧信号を出力し、前記ロック信号がアン
ロック状態を指示する場合に比較的大きい電流量で前記
位相比較電圧信号を出力する。

【００２２】望ましくは、請求項２記載のＰＬＬ回路の
ように、前記フィルタリング手段は、前記ロック信号を
さらに受け、前記ロック信号がロック状態を指示する場
合に比較的大きな時定数で前記フィルタリング処理を行
い、前記ロック信号がアンロック状態を指示する場合に
比較的小さな時定数で前記フィルタリング処理を行う。

【００２３】望ましくは、請求項３記載のＰＬＬ回路の
ように、前記ロック検出手段は、外部よりロック判定条
件制御信号を受け、該ロック判定条件制御信号に基づ
き、前記入力信号と前記基準信号とが同期したロック状
態にあるか否かのロック判定条件を設定する。

【００２４】

【作用】この発明における請求項１〜請求項３記載のＰ
ＬＬ回路におけるチャージポンプ手段は、ロック信号を
さらにうけ、ロック信号がロック状態を指示する場合に
比較的小さい電流量で位相比較電圧信号を出力し、ロッ
ク信号がアンロック状態を指示する場合に比較的大きい
電流量で位相比較電圧信号を出力するため、外部から制
御信号を付与されることなく、ロック状態時には良好な
Ｃ／Ｎを得ることができ、アンロック状態時にはロック
アップ時間の短縮を図ることができる。

【００２５】さらに、請求項２記載のＰＬＬ回路におけ
るフィルタリング手段は、ロック信号をさらに受け、ロ
ック信号がロック状態を指示する場合に比較的大きな時
定数でフィルタリング処理を行い、ロック信号がアンロ
ック状態を指示する場合に比較的小さな時定数でフィル
タリング処理を行うため、ロック状態時にはより良好な
Ｃ／Ｎを得ることができ、アンロック状態時にはロック
アップ時間のより一層の短縮を図ることができる。

【００２６】

【実施例】＜＜第１の実施例＞＞図１はこの発明の第１
の実施例であるＰＬＬ回路の全体構成を示すブロック図
である。同図に示すように、ＰＬＬ回路は、位相比較部
（ＰＤ）１０、ＬＰＦ１、ＶＣＯ２（電圧制御発振
器）、分周器３、分周器４、水晶発振子５、チャージポ
ンプ回路６及びロック検出回路２１から構成される。

【００２７】位相比較部１０は、分周器４から基準周波
数ｆｒの基準信号Ｓ１を受け、分周器３から出力される
入力信号Ｓ０との位相を比較して位相比較信号Ｓ１０を
チャージポンプ回路６に出力するとともに、位相比較信
号Ｓ１０と関連のある位相比較関連信号Ｌ０をロック検
出回路２１に出力する。

【００２８】ロック検出回路２１は位相比較関連信号Ｌ
０に基づき、入力信号Ｓ０と基準信号Ｓ１とが同期した
ロック状態にあるか否かを判定し、ロック状態／アンロ
ック状態を指示するロック信号Ｓ２１を出力する。

【００２９】チャージポンプ回路６は位相比較信号Ｓ１
０に基づき、比較電圧信号Ｓ６をＬＰＦ１に出力する。
この際、比較電圧信号Ｓ６の供給電流量をロック検出回
路２１からのロック信号Ｓ２１に基づき可変制御する。

【００３０】ＬＰＦ１は、比較電圧信号Ｓ６をフィルタ
リング処理（積分処理）して制御電圧信号ＳＶをＶＣＯ
２に出力する。

【００３１】ＶＣＯ２は制御電圧信号ＳＶに基づく発振
周波数ｆ０で発振して出力信号Ｓ２を外部に出力すると
ともに、分周器３に出力する。分周器３は、ＶＣＯ２の
出力信号Ｓ２を設定チャンネルに基づく分周比（１／
Ｎ）で分周して、入力信号Ｓ０を位相比較部１０に出力
する。

【００３２】一方、分周器４は、水晶発振子５より得ら
れる発振信号Ｓ５を所定の分周比（１／Ｒ）で分周して
基準信号Ｓ１を位相比較部１０に出力する。

【００３３】このように、ＰＬＬ回路は、位相比較部１
０、チャージポンプ回路６、ＬＰＦ１、ＶＣＯ２及び分
周器３によりＰＬＬを形成している。

【００３４】図２及び図３はそれぞれこの発明の第１の
実施例であるＰＬＬ回路におけるチャージポンプ回路の
構成を示す回路図であり、図２はチャージポンプ回路の
電流供給部を示し、図３はチャージポンプ回路の制御電
流生成部を示す。

【００３５】図２に示した電流供給部６Ａは、図１５で
示した従来構成（電流供給部３６Ａ）と同様であるた
め、説明を省略する。

【００３６】図３において、ロック検出回路２１は、位
相比較関連信号Ｌ０を受け、基準信号Ｓ１と入力信号Ｓ
０との位相差を所定時間毎に求め、求めた位相差がｍ回
連続して所定の同期許容位相差以内にあるとき、ロック
状態と判定し、“Ｈ”のロック信号Ｓ２１を出力し、そ
れ以外の時は、“Ｌ”のロック信号Ｓ２１を出力する。

【００３７】一方、制御電流生成部６Ｂのスイッチセレ
クタ２０は、ロック検出回路２１のロック信号Ｓ２１を
受け、ロック信号Ｓ２１に基づき決定される制御信号Ｃ
Ｌ１，…，ＣＬ（ｎ−１），ＣＬｎをそれぞれスイッチ
ング機能付き定電流源ＩＳ１，…，ＩＳ（ｎ−１），Ｉ
Ｓｎのゲートに付与する。この際、ロック信号Ｓ２１が
“Ｌ”の時、制御信号ＣＬ１〜ＣＬｎのうち、比較的多
くの制御信号を“Ｈ”にし、ロック信号Ｓ２１が“Ｈ”
の時、制御信号ＣＬ１〜ＣＬｎのうち、比較的少数の制
御信号を“Ｈ”にする。また、定電流源ＩＳ１〜ＩＳｎ
の一端はノードＮ０で共通に接続され、他端は接地され
る。なお、各定電流源ＩＳ１〜ＩＳｎの供給電流量Ｉ２
１〜Ｉ２ｎは所定の基準電流量に比例した電流量に設定
される。

【００３８】定電流源ＩＳ１〜ＩＳｎはそれぞれ対応の
制御信号ＣＬ１〜ＣＬｎの“Ｈ”／“Ｌ”に基づきオン
／オフ制御され、オン状態になると定電流Ｉ２１〜Ｉ２
ｎがそれぞれ供給可能となる。したがって、制御信号Ｃ
Ｌ１〜ＣＬｎに基づきオン状態となる定電流源ＩＳ１〜
ＩＳｎの個数に比例して、多くの電流量の制御電流Ｉ２
０がノードＮ０を流れる。

【００３９】このような構成において、チャージポンプ
回路６は、位相比較部１０の位相比較出力信号Ｑ１及び
Ｑ２をそれぞれトランジスタＱ１１及びＱ１２のゲート
に受け、位相比較出力信号Ｑ１が“Ｌ”の時、トランジ
スタＱ１１がオンし電流ＩＡがソースされ、位相比較出
力信号Ｑ２が“Ｈ”の時、トランジスタＱ１２がオンし
電流ＩＢがシンクされる。

【００４０】そして、ＰＭＯＳトランジスタＱ１１のド
レインとＮＭＯＳトランジスタＱ１２のドレインとの間
のノードＮ１から得られる信号がチャージポンプ回路６
の比較電圧信号Ｓ６となる。この比較電圧信号Ｓ６が次
段のＬＰＦ１に伝達される。

【００４１】上記構成のＰＬＬ回路において、分周器４
の分周比１／Ｎを変更して、あるチャンネルＣＨ１から
あるチャンネルＣＨ２にチャンネルを切り換える場合を
考える。

【００４２】チャンネルＣＨ１でロック状態にあると
き、ロック信号Ｓ２１は“Ｈ”となるため、スイッチセ
レクタ２０は、例えば、定電流源ＩＳ１のみをオンさせ
る等、定電流源ＩＳ１〜ＩＳｎのうち比較的少数の定電
流源をオンさせる制御信号ＣＬ１〜ＣＬｎを発生するこ
とにより、制御電流Ｉ２０の電流料を小さくして、チャ
ージポンプ回路６による比較電圧信号Ｓ６の供給電流量
（ＩＡあるいはＩＢ）を低く抑える。その結果、ＰＬＬ
回路は良好なＣ／Ｎ（ＣＮ比：搬送波対雑音比）を得る
ことができる。

【００４３】この状態から、チャンネルＣＨ２に切り換
える際、ＰＬＬ回路はアンロック状態となり、ロック信
号Ｓ２１は“Ｌ”となるため、スイッチセレクタ２０
は、例えば、定電流源ＩＳ１〜ＩＳｎをすべてオンさせ
る等、定電流源ＩＳ１〜ＩＳｎのうち比較的多くの定電
流源をオンさせる制御信号ＣＬ１〜ＣＬｎを発生するこ
とにより、制御電流Ｉ２０を大きくして、チャージポン
プ回路６による比較電圧信号Ｓ６の供給電流量を大きな
値に設定する。その結果、チャンネルＣＨ２へのロック
アップ時間を短縮することができる。

【００４４】そして、チャンネルＣＨ２でロック状態に
なると、ロック信号Ｓ２１が“Ｈ”となることにより、
再び制御電流Ｉ２０を小さくして、チャージポンプ回路
６による比較電圧信号Ｓ６の供給電流量を低く抑え、良
好なＣ／Ｎを得ている。

【００４５】このように、第１の実施例のＰＬＬ回路
は、チャンネル切り換え毎に外部より制御信号を与える
ことなく、内部で発生するロック検出回路２１のロック
信号Ｓ２１に基づき、自動的にスイッチセレクタ２０の
制御信号ＣＬ１〜ＣＬｎを変更して、比較電圧信号Ｓ６
の供給電流量を変更することができるため、チャンネル
切り換え時における高精度な制御の自動化が実現する。

【００４６】＜位相比較部＞図４は、位相比較部１０の
内部構成を示す回路図である。同図に示すように、位相
比較部１０は１０個のＮＡＮＤゲートＴ１〜Ｔ１０と３
個のインバータＴ１１〜Ｔ１３から構成される。なお、
ＮＡＮＤゲートＴ１及びＴ２は３入力ＮＡＮＤゲートで
あり、ＮＡＮＤゲートＴ３は４入力ＮＡＮＤゲートであ
り、ＮＡＮＤゲートＴ４〜Ｔ１０は２入力ＮＡＮＤゲー
トである。

【００４７】入力信号Ｓ０がＮＡＮＤゲートＴ４の一方
入力に取り込まれる。ＮＡＮＤゲートＴ４の出力が、Ｎ
ＡＮＤゲートＴ１の第１入力、ＮＡＮＤゲートＴ３の第
１入力及びＮＡＮＤゲートＴ５の一方入力としてそれぞ
れ取り込まれる。ＮＡＮＤゲートＴ５の出力が、ＮＡＮ
ＤゲートＴ１の第２入力、ＮＡＮＤゲートＴ３の第２入
力及びＮＡＮＤゲートＴ６の一方入力として取り込ま
れ、ＮＡＮＤゲートＴ６の出力がＮＡＮＤゲートＴ５の
他方入力として帰還する。

【００４８】また、基準信号Ｓ１がＮＡＮＤゲートＴ９
の一方入力に取り込まれる。ＮＡＮＤゲートＴ９の出力
が、ＮＡＮＤゲートＴ２の第１入力、ＮＡＮＤゲートＴ
３の第３入力及びＮＡＮＤゲートＴ８の一方入力として
それぞれ取り込まれる。ＮＡＮＤゲートＴ８の出力が、
ＮＡＮＤゲートＴ２の第２入力、ＮＡＮＤゲートＴ３の
第４入力及びＮＡＮＤゲートＴ７の一方入力としてそれ
ぞれ取り込まれ、ＮＡＮＤゲートＴ７の出力がＮＡＮＤ
ゲートＴ８の他方入力として帰還する。

【００４９】ＮＡＮＤゲートＴ３の出力信号Ｓ３はイン
バータＴ１１及びＴ１１を介してＮＡＮＤゲートＴ１の
第３入力、ＮＡＮＤゲートＴ２の第３入力、ＮＡＮＤゲ
ートＴ６の他方入力及びＮＡＮＤゲートＴ７の他方入力
として、それぞれ取り込まれる。

【００５０】そして、ＮＡＮＤゲートＴ１の出力よりそ
れぞれ得られる信号Ｑ１が位相比較出力信号として得ら
れ、ＮＡＮＤゲートＴ１の出力がインバータＴ１３を介
して得られる信号Ｑ２が位相比較出力信号として得られ
る。また、ＮＡＮＤゲートＴ１０は、位相比較出力信号
Ｑ１とＮＡＮＤゲートＴ２の出力とを取り込み、その出
力としてロック検出用の位相比較関連信号Ｌ０を出力す
る。これら位相比較出力信号Ｑ１及びＱ２が、図１の位
相比較信号Ｓ１０に相当する。

【００５１】このように接続されたＮＡＮＤゲートＴ１
〜Ｔ９において、ＮＡＮＤゲートＴ１とＮＡＮＤゲート
Ｔ４とにより第１のフリップフロップを構成し、ＮＡＮ
ＤゲートＴ５とＮＡＮＤゲートＴ６とにより第２のフリ
ップフロップを構成し、ＮＡＮＤゲートＴ２とＮＡＮＤ
ゲートＴ９とにより第３のフリップフロップを構成し、
ＮＡＮＤゲートＴ７とＮＡＮＤゲートＴ８とにより第４
のフリップフロップを構成する。

【００５２】このような構成の位相比較部１０は、入力
信号Ｓ０の位相が基準信号Ｓ１の位相より遅れていれ
ば、位相比較出力信号Ｑ２より、その遅相量に比例した
パルス幅のＨレベルが出力される。逆に、入力信号Ｓ０
の位相が基準信号Ｓ１の位相より進んでいれば、位相比
較出力信号Ｑ１より、その進相量に比例したパルス幅の
Ｌレベルが出力される。

【００５３】図５は、図４で示した位相比較部１０の位
相比較動作を示す波形図である。同図に示すように、基
準信号Ｓ１に対し、入力信号Ｓ０の位相が時間ＴＧ進ん
でいる場合、位相比較出力信号Ｑ１から、パルス幅が
（ＴＧ＋ΔＴ）のＬレベルパルスが出力され、位相比較
出力信号Ｑ２から、パルス幅ΔＴのＨレベルパルスが出
力される。

【００５４】そして、位相比較関連信号Ｌ０から、パル
ス幅が（ＴＧ＋ΔＴ）のＨレベルパルスが出力される。
なお、パルス幅ΔＴはインバータＴ３及びＴ４の信号伝
搬遅延時間である。

【００５５】＜ロック検出回路＞図６はロック検出回路
２１の内部構成を示す回路図である。同図に示すよう
に、共にＴ入力にクロック信号Ｔを取り込むフリップフ
ロップＦＦ１及びＦＦ２が直列に接続される。フリップ
フロップＦＦ１はＤ入力に基準信号Ｓ１の元になる基準
信号ＳＡを取り込み、フリップフロップＦＦ２のＱ出力
より得られる信号を基準信号Ｓ１として外部に出力する
とともに、ＡＮＤゲートＧ３の一方入力として取り込ま
れる。

【００５６】また、フリップフロップＦＦ２の反転Ｑ出
力バーＱより得られる基準信号Ｓ１の反転信号バーＳ１
がＡＮＤゲートＧ１の一方入力として取り込まれ、フリ
ップフロップＦＦ１の反転Ｑ出力バーＱより得られる信
号がインバータＧ２を介してＡＮＤゲートＧ３の他方入
力として取り込まれる。このＡＮＤゲートＧ３の出力が
比較信号ＳＲとしてＮＡＮＤゲートＧ４の一方入力とし
て取り込まれる。ＮＡＮＤゲートＧ４は他方入力として
位相比較関連信号Ｌ０を取り込む。

【００５７】一方、リセット機能付きのフリップフロッ
プＦＦ１１及びＦＦ１２により、２ビットのカウンタ回
路１１が構成される。フリップフロップＦＦ１１のＴ入
力はＡＮＤゲートＧ１の出力を受け、フリップフロップ
ＦＦ１１及びＦＦ１２のリセット入力ＲはＮＡＮＤゲー
トＧ４の出力を受ける。したがって、カウンタ回路１１
はＡＮＤゲートＧ１の出力の立ち下がり、すなわち、基
準信号Ｓ１の立ち上がりエッジをカウントし、ＮＡＮＤ
ゲートＧ４の出力が“Ｌ”のときにリセットされる。

【００５８】また、フリップフロップＦＦ１１のＱ出力
はＮＡＮＤゲートＧ５の一方入力として取り込まれ、フ
リップフロップＦＦ１２のＱ出力はＮＡＮＤゲートＧ５
の他方入力として取り込まれる。ＮＡＮＤゲートＧ５の
出力はインバータＧ６を介してロック信号Ｓ２１として
外部に出力されるとともに、ＡＮＤゲートＧ１の他方入
力となる。

【００５９】図７は、ロック検出回路２１の動作を示す
タイミング図である。同図に示すように、クロック信号
Ｔの周期はＴＡであり、基準信号Ｓ１の“Ｌ”の期間も
ＴＡに設定されている。したがって、基準信号ＳＡと基
準信号Ｓ１とは位相が期間ＴＡずれた同一波形となる。

【００６０】比較信号ＳＲは基準信号ＳＡと基準信号Ｓ
１との論理積となるため、比較信号ＳＲは基準信号Ｓ１
の“Ｌ”への立ち下がり時刻ｔ１を中心とした幅２ＴＡ
の期間“Ｌ”パルスを発生する。

【００６１】入力信号Ｓ０と基準信号Ｓ１との位相差が
ＴＡ以内の場合、位相比較関連信号Ｌ０の“Ｌ”の期間
は、比較信号ＳＲの“Ｌ”の期間内に発生する。この場
合、ＮＡＮＤゲートＧ４の出力が“Ｌ”を維持し続ける
ため、フリップフロップＦＦ１１及びＦＦ１２にリセッ
トがかかることなく、カウンタ回路１１のカウント動作
が続けられる。

【００６２】その結果、基準信号Ｓ１の立ち上がりエッ
ジがカウンタ回路１１でカウントされ、カウンタ回路１
１が基準信号Ｓ１の立ち上がりエッジを３回カウントす
るとはじめてフリップフロップＦＦ１１及びＦＦ１２の
Ｑ出力が共に“Ｈ”となるため、ＮＡＮＤゲートＧ５が
“Ｌ”となり、ロック信号Ｓ２１が“Ｈ”に立ち上が
り、ロック状態を判定する。

【００６３】このように、ロック検出回路２１は、入力
信号Ｓ０と基準信号Ｓ１との位相差が期間ＴＡ以下のケ
ースが、基準信号Ｓ１の立ち上がりエッジを３回カウン
トする間継続して生じると、ロック信号Ｓ２１を“Ｈ”
にしてロック状態と判定する。

【００６４】＜チャージポンプ回路の制御電流生成部＞
図８はチャージポンプ回路６の制御電流生成部６Ｂの詳
細を示す回路図である。図８では説明の都合上、ｎ＝３
として、定電流源ＩＳ１〜ＩＳ３を示している。

【００６５】各定電流源ＩＳｉ（ｉ＝１〜３）はＰＮＰ
バイポーラトランジスタＱ２ｉ、ダイオードＤｉ及びＮ
ＭＯＳトランジスタＱ３ｉから構成され、ＰＮＰバイポ
ーラトランジスタＱ２ｉのエミッタが電源Ｖccに接続さ
れ、コレクタがダイオードＤｉのアノードに接続される
とともに、ＮＭＯＳトランジスタＱ３ｉのドレインに接
続される。そして、ダイオードＤ１〜Ｄ３がノードＮ３
に共通に接続され、ＮＭＯＳトランジスタＱ３１〜Ｑ３
３のソースが接地される。

【００６６】ＰＮＰバイポーラトランジスタＱ２１〜Ｑ
２３のベースはそれぞれ、ＰＮＰバイポーラトランジス
タとカレントミラー接続される。バイポーラトランジス
タＱ４１のコレクタが定電流源１３（供給電流量Ｉ０）
を介して接地される。したがって、バイポーラトランジ
スタＱ２ｉには、電流量Ｉ０に比例した電流量の電流Ｉ
２ｉが流れる。ここでは、バイポーラトランジスタＱ２
１のトランジスタサイズが他のバイポーラトランジスタ
Ｑ２２及びＱ２３より大きく、Ｉ２１＞Ｉ２２、Ｉ２１
＞Ｉ２３の関係が成立するものとする。

【００６７】一方、同一トランジスタサイズのＮＰＮバ
イポーラトランジスタＱ４２及びＱ４３はカレントミラ
ー構成を形成し、バイポーラトランジスタＱ４２のコレ
クタ（ベース）がノードＮ３に接続され、バイポーラト
ランジスタＱ４２及びＱ４３のエミッタは接地される。
そして、バイポーラトランジスタＱ４３のコレクタ電流
が制御電流Ｉ２０となる。したがって、制御電流Ｉ２０
の電流量はノードＮ３を流れる電流量と同一量となる。

【００６８】スイッチセレクタ２０は、データラッチ２
２、シフトレジスタ２３及びＯＲゲートＧ７から構成さ
れる。シフトレジスタ２３は、外部よりシリアルデータ
ＳＤを受け、パレレルにデータラッチ２２に出力する。
データラッチ２２は格納したラッチデータに基づき、デ
ータラッチ信号ＤＬ１〜ＤＬ３を出力する。

【００６９】データラッチ信号ＤＬ２及びＤＬ３は、制
御信号ＣＬ２及びＣＬ３として、それぞれ定電流源ＩＳ
２及びＩ３のＮＭＯＳトランジスタＱ３２及びＱ３３の
ゲートに直接付与される。また、データラッチ信号ＤＬ
１はＯＲゲートＧ７の一方入力となる。ＯＲゲートＧ７
は他方入力としてロック信号Ｓ２１を取り込み、その出
力を制御信号ＣＬ１として定電流源ＩＳ１のＮＭＯＳト
ランジスタＱ３１のゲートに付与する。

【００７０】以下、図８で示した制御電流生成部６Ｂの
動作を、第１の実施例同様、ＰＬＬ回路があるチャンネ
ルＣＨ１からあるチャンネルＣＨ２にチャンネルを切り
換える場合を例に挙げて説明する。

【００７１】まず、データラッチ２２によるデータラッ
チ信号ＤＬ１〜ＤＬ３の“Ｌ”出力を指示するシリアル
データＳＤをシフトレジスタ２３に出力する。

【００７２】チャンネルＣＨ１でロック状態にあると
き、ロック信号Ｓ２１は“Ｈ”となるため、制御信号Ｃ
Ｌ１〜ＣＬ３は“Ｈ”，“Ｌ”，“Ｌ”となる。その結
果、制御電流Ｉ２０は、（Ｉ２２＋Ｉ２３）となり、比
較的少量の電流となるため、チャージポンプ回路６によ
る比較電圧信号Ｓ６の供給電流量が低くなる。

【００７３】この状態から、チャンネルＣＨ２に切り換
える際、ＰＬＬ回路はアンロック状態となり、ロック信
号Ｓ２１は“Ｌ”となるため、制御信号ＣＬ１〜ＣＬ３
は“Ｌ”，“Ｌ”，“Ｌ”となる。その結果、制御電流
Ｉ２０は、（Ｉ２１＋Ｉ２２＋Ｉ２３）となり、比較的
大きなの電流量となるため、チャージポンプ回路６によ
る比較電圧信号Ｓ６の供給電流量を大きくすることがで
きる。

【００７４】そして、チャンネルＣＨ２でロック状態に
なると、ロック信号Ｓ２１が“Ｈ”となることにより、
再び制御電流Ｉ２０が（Ｉ２２＋Ｉ２１）となり、チャ
ージポンプ回路６による比較電圧信号Ｓ６の供給電流量
を低く抑えることができる。

【００７５】＜＜第２の実施例＞＞図９はこの発明の第
２の実施例であるＰＬＬ回路の全体構成を示すブロック
図である。同図に示すように、ＰＬＬ回路は、位相比較
部１０、ＶＣＯ２、分周器３、分周器４、水晶発振子
５、チャージポンプ回路７及びロック検出回路２１から
構成される。

【００７６】位相比較部１０は、分周器４から基準周波
数ｆｒの基準信号Ｓ１を受け、分周器３から出力される
入力信号Ｓ０との位相を比較して位相比較信号Ｓ１０を
チャージポンプ回路７に出力するとともに、位相比較信
号Ｓ１０と関連のある位相比較関連信号Ｌ０をロック検
出回路２１に出力する。なお、位相比較部１０の内部構
成は図４で示した構成と同様である。

【００７７】ロック検出回路２１は、位相比較関連信号
Ｌ０に基づき、比較電圧信号Ｓ７をＬＰＦ１に出力す
る。ロック状態／アンロック状態を判定するロック信号
Ｓ２１を出力する。なお、ロック検出回路２１の内部構
成は図６で示した構成と同様である。

【００７８】チャージポンプ回路７は位相比較信号Ｓ１
０に基づき、比較電圧信号Ｓ７をＬＰＦ８に出力する。
この際、比較電圧信号Ｓ７の供給電流量をロック検出回
路２１からのロック信号Ｓ２１に基づき可変制御する。

【００７９】ＬＰＦ８は、比較電圧信号Ｓ７をフィルタ
リング処理（積分処理）して制御電圧信号ＳＶ′をＶＣ
Ｏ２に出力する。この際、フィルタリング処理の時定数
をロック検出回路２１からのロック信号Ｓ２１に基づき
可変制御する。

【００８０】ＶＣＯ２は制御電圧信号ＳＶ′に基づく発
振周波数ｆ０で発振して出力信号Ｓ２を外部に出力する
とともに、分周器３に出力する。分周器３は、ＶＣＯ２
の出力信号Ｓ２を設定チャンネルに基づく分周比（１／
Ｎ）で分周して、入力信号Ｓ０を位相比較部１０に出力
する。

【００８１】一方、分周器４は、水晶発振子５より得ら
れる発振信号Ｓ５を所定の分周比（１／Ｒ）で分周して
基準信号Ｓ１を位相比較部１０に出力する。

【００８２】このように、ＰＬＬ回路は、位相比較部１
０、チャージポンプ回路７、ＬＰＦ８、ＶＣＯ２及び分
周器３によりＰＬＬを形成している。

【００８３】図１０及び図１１はそれぞれこの発明の第
２の実施例であるＰＬＬ回路におけるチャージポンプ回
路及びＬＰＦの構成を示す回路図であり、図１０はチャ
ージポンプ回路の電流供給部を示し、図１１はチャージ
ポンプ回路の制御電流生成部及びＬＰＦを示す。

【００８４】図１０に示した電流供給部７Ａは、図１５
で示した従来構成（電流供給部３６Ａ）と同様であるた
め、説明を省略する。

【００８５】図１１において、ロック検出回路２１は、
位相比較関連信号Ｌ０を受け、基準信号Ｓ１と入力信号
Ｓ０との位相差を所定時間毎に求め、求めた位相差がｍ
回連続して所定の同期許容位相差以内にあるとき、ロッ
ク状態と判定し、“Ｈ”のロック信号Ｓ２１を出力し、
それ以外の時は、“Ｌ”のロック信号Ｓ２１を出力す
る。

【００８６】一方、制御電流生成部７Ｂのスイッチセレ
クタ２４は、第１の実施例のスイッチセレクタ２０と同
様にして、ロック検出回路２１のロック信号Ｓ２１を受
け、ロック信号Ｓ２１に基づき決定される制御信号ＣＬ
１〜ＣＬｎをそれぞれスイッチング機能付き定電流源Ｉ
Ｓ１〜ＩＳｎのゲートに付与する。なお、他の構成及び
動作等は、第１の実施例の制御電流生成部６Ｂと同様で
あるため、説明を省略する。

【００８７】さらに加えて、スイッチセレクタ２４は、
ロック信号Ｓ２１に基づき制御信号ＣＲ１〜ＣＲ３をＬ
ＰＦ８に出力する。つまり、制御電流生成部７Ｂ及びＬ
ＰＦ８はスイッチセレクタ２４を共用している。

【００８８】ＬＰＦ８は、３個の時定数決定部４１〜４
３から構成され、時定数決定部４ｊ（ｊ＝１〜３）は、
直列に接続されたキャパシタＣ１ｊ、抵抗Ｒｊ及びＰＭ
ＯＳトランジスタＱ５ｊから構成され、ＰＭＯＳトラン
ジスタＱ５ｊのゲートに制御信号ＣＲｊを受ける。そし
て、キャパシタＣ１〜Ｃ３の一方電極より得られる電圧
が比較電圧信号Ｓ７となる。

【００８９】なお、キャパシタＣ１１及び抵抗Ｒ１で決
定する第１の時定数、キャパシタＣ１２及び抵抗Ｒ２で
決定する第２の時定数、キャパシタＣ１３及び抵抗Ｒ３
で決定する第３の時定数はそれぞれ異なる値に設定され
る。

【００９０】このような構成のチャージポンプ回路７
は、第１の実施例同様、ロック信号Ｓ２１に基づき、制
御電流Ｉ２０の電流量を制御する。さらに、ＬＰＦ８
は、そのフィルタリング処理の時定数をロック信号Ｓ２
１に基づき可変に設定する。

【００９１】すなわち、ロック信号Ｓ２１が“Ｈ”レベ
ルでロック状態を指示するとき、スイッチセレクタ２４
は、制御信号ＣＬ１〜ＣＬｎにより制御電流Ｉ２０を比
較的小電流に設定するとともに、制御信号ＣＲ１〜ＣＲ
３により、時定数決定部４１〜４３のＰＭＯＳトランジ
スタＱ５１〜Ｑ５３のうち、一のトランジスタをオンさ
せて、第１〜第３の時定数のうち、制御電流Ｉ２０の小
電流供給に適合した比較的大きな時定数に決定する。

【００９２】一方、ロック信号Ｓ２１が“Ｌ”レベルで
アンロック状態を指示するとき、スイッチセレクタ２４
は、制御信号ＣＬ１〜ＣＬｎにより制御電流Ｉ２０を比
較的大電流に設定するとともに、制御信号ＣＲ１〜ＣＲ
３により、時定数決定部４１〜４１のＰＭＯＳトランジ
スタＱ５１〜Ｑ５３のうち、一のトランジスタをオンさ
せて、第１〜第３の時定数のうち、制御電流Ｉ２０の大
電流供給に適合した比較的小さな時定数に決定する。

【００９３】したがって、第２の実施例のＰＬＬ回路
は、第１の実施例の効果に加え、ＬＰＦ８がロック信号
Ｓ２１に基づき時定数が変化するフィルタリング機能を
有することにより、第１の実施例のＰＬＬ回路以上にＣ
／Ｎを向上させて、より高精度な制御が行えるという効
果を奏し、しかもその制御はロック信号Ｓ２１に基づき
自動的に行うことができるため、外部より時定数決定用
の制御信号を与える必要はない。

【００９４】＜＜第３の実施例＞＞図１２はこの発明の
第３の実施例であるＰＬＬ回路の全体構成を示すブロッ
ク図である。同図に示すように、ＰＬＬ回路は、位相比
較部１０、ＬＰＦ１、ＶＣＯ２、分周器３、分周器４、
水晶発振子５、チャージポンプ回路６及びロック検出回
路２５から構成される。

【００９５】位相比較部１０は、分周器４から基準周波
数ｆｒの基準信号Ｓ１を受け、分周器３から出力される
入力信号Ｓ０との位相を比較して位相比較信号Ｓ１０を
チャージポンプ回路６に出力するとともに、位相比較信
号Ｓ１０と関連のある位相比較関連信号Ｌ０をロック検
出回路２５に出力する。なお、位相比較部１０の内部構
成は図４で示した構成と同様である。

【００９６】ロック検出回路２５は、外部より得られる
ロック判定条件制御信号ＳＬに基づき、ロック判定条件
が可変制御され、ロック判定条件制御信号ＳＬで設定さ
れたロック判定条件で、位相比較関連信号Ｌ０に基づき
ロック状態／アンロック状態を判定してロック信号Ｓ２
５を出力する。

【００９７】チャージポンプ回路６は位相比較信号Ｓ１
０に基づき、比較電圧信号Ｓ６をＬＰＦ１に出力する。
この際、比較電圧信号Ｓ６の供給電流量をロック検出回
路２５からのロック信号Ｓ２５に基づき可変制御する。
なお、チャージポンプ回路６の内部構成は図２及び図３
で示した構成と同様である。

【００９８】ＬＰＦ１は、比較電圧信号Ｓ６をフィルタ
リング処理（積分処理）して制御電圧信号ＳＶをＶＣＯ
２に出力する。

【００９９】ＶＣＯ２は制御電圧信号ＳＶに基づく発振
周波数ｆ０で発振して出力信号Ｓ２を外部に出力すると
ともに、分周器３に出力する。分周器３は、ＶＣＯ２の
出力信号Ｓ２を分周して、入力信号Ｓ０を位相比較部１
０に出力する。

【０１００】一方、分周器４は、水晶発振子５より得ら
れる発振信号Ｓ５を分周して基準信号Ｓ１を位相比較部
１０に出力する。

【０１０１】このように、ＰＬＬ回路は、位相比較部１
０、チャージポンプ回路７、ＬＰＦ８、ＶＣＯ２及び分
周器３によりＰＬＬを形成している。

【０１０２】＜ロック検出回路＞図１３はロック検出回
路２５の内部構成を示す回路図である。同図に示すよう
に、ロック検出回路２５はカウンタ部２６、シフトレジ
スタ２７及びデータラッチ２８から構成される。なお、
カウンタ部２６中のＡＮＤゲートＧ１及びＮＡＮＤゲー
トＧ４の前段部分の構成は、図６で示した第１の実施例
のロック検出回路２１と同様であるため、図１３中での
図示を省略している。

【０１０３】リセット機能付きのｋ個のフリップフロッ
プＦＦ１１〜ＦＦ１ｋにより、ｋビットのカウンタ回路
１２が構成される。フリップフロップＦＦ１１のＴ入力
にＡＮＤゲートＧ１の出力を受け、フリップフロップＦ
Ｆ１１〜ＦＦ１ｋのリセット入力ＲにＮＡＮＤゲートＧ
４の出力を受ける。したがって、カウンタ回路１２はＡ
ＮＤゲートＧ１の出力の立ち下がり、すなわち、基準信
号Ｓ１の立ち上がりエッジをカウントし、ＮＡＮＤゲー
トＧ４の出力が“Ｌ”のときにリセットされる。

【０１０４】また、カウンタ回路１２中の各フリップフ
ロップＦＦ１１〜ＦＦ１ｋの反転Ｑ出力バーＱはそれぞ
れＮＡＮＤゲートＧ１１〜Ｇ１ｋの一方入力として取り
込まれる。ＮＡＮＤゲートＧ１１〜Ｇ１ｋのそれぞれの
他方入力として、データラッチ２８からの制御信号ＳＷ
１〜ＳＷｋを受ける。ＮＡＮＤゲートＧ１１〜Ｇ１ｋの
出力がＡＮＤゲートＧ２０に取り込まれ、ＡＮＤゲート
Ｇ２０の出力がＡＮＤゲートＧ１の他方入力として取り
込まれるとともに、インバータＧ２１を介してロック信
号Ｓ２５として出力される。

【０１０５】シフトレジスタ２７は外部よりロック判定
条件制御信号ＳＬをシリアルに受け、パラレルにデータ
ラッチ２８に出力する。データラッチ２８は格納したラ
ッチデータに基づき、制御信号ＳＷ１〜ＳＷｋを出力す
る。

【０１０６】制御信号ＳＷｍ（ｍ＝１〜ｋ）が“Ｌ”の
とき、フリップフロップＦＦ１ｍの反転Ｑ出力バーＱに
関係なく、ＮＡＮＤゲートＧ１ｍの出力が“Ｈ”に固定
される。すなわち、フリップフロップＦＦ１ｍの２^mの
カウント出力が無効にされる。一方、制御信号ＳＷｍが
“Ｈ”のとき、フリップフロップＦＦ１ｍの反転Ｑ出力
バーＱの“Ｈ”／“Ｌ”により、ＮＡＮＤゲートＧ１ｍ
の“Ｌ”／“Ｈ”が決定される。すなわち、フリップフ
ロップＦＦ１ｍの２^mのカウント出力が有効にされる。

【０１０７】したがって、ロック判定条件制御信号ＳＬ
に基づく制御信号ＳＷ１〜ＳＷｋをデータラッチ２８か
ら発生させて、フリップフロップＦＦ１ｍのカウント出
力の有効／無効を設定することにより、カウンタ回路１
２が“０”からカウント動作を開始して、ＡＮＤゲート
Ｇ２０の出力が“Ｌ”となるまでの設定カウント数Ｍ
を、１〜（２^k−１）の範囲で可変に設定することがで
きる。

【０１０８】以下、ロック検出回路２５は、第１及び第
２の実施例のロック検出回路２１と同様に振る舞う。す
なわち、入力信号Ｓ０と基準信号Ｓ１との位相差がＴＡ
以内の場合、位相比較関連信号Ｌ０の“Ｌ”の期間は、
比較信号ＳＲの“Ｌ”の期間内に収まる。この場合、Ｎ
ＡＮＤゲートＧ４の出力が“Ｌ”を維持し続けるため、
フリップフロップＦＦ１１〜ＦＦ１ｋにリセットがかか
ることなく、カウンタ回路１２のカウント動作が続けら
れる。

【０１０９】その結果、基準信号Ｓ１の立ち上がりエッ
ジがカウンタ回路１１でカウントされ、カウンタ回路１
１が基準信号Ｓ１の立ち上がりエッジを設定カウント数
Ｍ回カウントすると、“Ｈ”状態の制御信号ＳＷ１〜Ｓ
Ｗｋに対応するフリップフロップＦＦ１１〜Ｆ１ｋの反
転Ｑ出力バーＱがすべて“Ｌ”となるため、ＡＮＤゲー
トＧ２０が“Ｌ”となり、ロック信号Ｓ２１が“Ｈ”に
立ち上がり、ロック状態を判定する。

【０１１０】このように、外部からロック判定条件制御
信号ＳＬを付与して、ロック検出回路２５のロック判定
条件を変更することにより、用途に応じて多様なロック
判定条件を設定することができる。

【０１１１】なお、第２の実施例のＰＬＬ回路におい
て、ロック検出回路２１に置き換えて第３の実施例のロ
ック検出回路２５に置き換えることにより、第２の実施
例の効果に加え、ロック検出回路２５のロック判定条件
を可変にできるという効果を奏するのは勿論である。

【０１１２】

【発明の効果】以上説明したように、この発明の請求項
１〜請求項３記載のＰＬＬ回路は、チャージポンプ手段
により、ロック信号がロック状態を指示する場合に比較
的小さい電流量で位相比較電圧信号が出力され、ロック
信号がアンロック状態を指示する場合に比較的大きい電
流量で位相比較電圧信号が出力される。

【０１１３】その結果、外部から制御信号を付与するこ
となく、ロック状態時には良好なＣ／Ｎを得ることがで
き、アンロック状態時にはロックアップ時間の短縮を図
ることができるため、精度の良い制御を自動的に行うこ
とができる。

【０１１４】さらに、請求項２記載のＰＬＬ回路におけ
るフィルタリング手段により、ロック信号がロック状態
を指示する場合に比較的大きな時定数でフィルタリング
処理が行われ、ロック信号がアンロック状態を指示する
場合に比較的小さな時定数でフィルタリング処理が行わ
れる。

【０１１５】その結果、ためロック状態時にはより良好
なＣ／Ｎを得ることができ、アンロック状態時にはロッ
クアップ時間のより一層の短縮を図ることができるた
め、さらに、精度の良い制御を自動的に行うことができ
る。。

【０１１６】また、請求項３記載のＰＬＬ回路における
ロック検出手段により、ロック判定条件制御信号に基づ
き、前記入力信号と前記基準信号とが同期したロック状
態にあるか否かのロック判定条件が設定されるため、用
途に応じて多様なロック判定条件を設定することができ
る。

【図面の簡単な説明】

【図１】この発明の第１の実施例であるＰＬＬ回路の全
体構成を示すブロック図である。

【図２】第１の実施例のチャージポンプ回路の電流供給
部の構成を示す回路図である。

【図３】第１の実施例のチャージポンプ回路の制御電流
生成部の構成を示す回路図である。

【図４】第１の実施例の位相比較部の構成を示す回路図
である。

【図５】図４の位相比較部の動作を示すタイミング図で
ある。

【図６】第１の実施例のロック検出回路の構成を示す回
路図である。

【図７】図６のロック検出回路の動作を示すタイミング
図である。

【図８】図３の制御電流生成部の具体的構成を示す回路
図である。

【図９】この発明の第２の実施例であるＰＬＬ回路の全
体構成を示すブロック図である。

【図１０】第２の実施例のチャージポンプ回路の電流供
給部の構成を示す回路図である。

【図１１】第２の実施例のチャージポンプ回路の制御電
流生成部及びＬＰＦの構成を示す回路図である。

【図１２】この発明の第３の実施例であるＰＬＬ回路の
全体構成を示すブロック図である。

【図１３】第３の実施例のロック検出回路の構成を示す
回路図である。

【図１４】従来のＰＬＬ回路の全体構成を示すブロック
図である。

【図１５】従来のチャージポンプ回路の電流供給部の構
成を示す回路図である。

【図１６】従来のチャージポンプ回路の制御電流生成部
の構成を示す回路図である。

【符号の説明】

１ＬＰＦ２ＶＣＯ３分周器（１／Ｎ）６チャージポンプ回路７チャージポンプ回路８ＬＰＦ１０位相比較部（ＰＤ）２１ロック検出回路２５ロック検出回路

Claims

【特許請求の範囲】

【請求項１】入力信号と基準信号とを受け、前記入力
信号と前記基準信号との位相差に基づく位相比較出力信
号及び該前記位相比較出力信号に関連した位相比較関連
信号を出力する位相比較手段と、前記位相比較関連信号を受け、該位相比較関連信号に基
づき、前記入力信号と前記基準信号とが同期したロック
状態にあるか否かを判定して、ロック状態／アンロック
状態を指示するロック信号を出力するロック検出手段
と、前記位相比較出力信号を受け、前記位相比較出力信号に
基づく位相比較電圧信号を出力するチャージポンプ手段
と、前記位相比較電圧信号をフィルタリング処理して制御電
圧信号を出力するフィルタリング手段と、前記制御電圧信号を受け、前記制御電圧信号に基づく周
波数で発振する前記入力信号を出力する電圧制御発振手
段とを備え、前記位相比較手段、前記チャージポンプ手
段、前記フィルタリング手段及び電圧制御発振手段とで
位相ロックループ（ＰＬＬ）を構成してＰＬＬ動作を行
うＰＬＬ回路において、前記チャージポンプ手段は、前記ロック信号をさらにう
け、前記ロック信号がロック状態を指示する場合に比較
的小さい電流量で前記位相比較電圧信号を出力し、前記
ロック信号がアンロック状態を指示する場合に比較的大
きい電流量で前記位相比較電圧信号を出力することを特
徴とするＰＬＬ回路。
【請求項２】前記フィルタリング手段は、前記ロック
信号をさらに受け、前記ロック信号がロック状態を指示
する場合に比較的大きな時定数で前記フィルタリング処
理を行い、前記ロック信号がアンロック状態を指示する
場合に比較的小さな時定数で前記フィルタリング処理を
行う請求項１記載のＰＬＬ回路。
【請求項３】前記ロック検出手段は、外部よりロック
判定条件制御信号を受け、該ロック判定条件制御信号に
基づき、前記入力信号と前記基準信号とが同期したロッ
ク状態にあるか否かのロック判定条件を設定する請求項
１あるいは請求項２に記載のＰＬＬ回路。