JPH1070458A - 自動ロック回路 - Google Patents

自動ロック回路

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JPH1070458A
JPH1070458A JP8223638A JP22363896A JPH1070458A JP H1070458 A JPH1070458 A JP H1070458A JP 8223638 A JP8223638 A JP 8223638A JP 22363896 A JP22363896 A JP 22363896A JP H1070458 A JPH1070458 A JP H1070458A
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Abstract

(57)【要約】 【課題】 ＰＬＬが目標周波数に対して自動的にロック
されることを保証し、広い動作温度範囲に亘ってロック
の維持が可能で、プロセス変動に関係なく低いジッタを
示す自動ロック回路を提供すること。 【解決手段】 ロック検出器１６０は基準周波数とＶＣ
Ｏ１４０の分割周波数との位相差からロック状態を検出
する。ストローブ回路１８０は、信号ＦＬＳをストロー
ブすることで、粗ロック信号ＣＬＳを生成する。“１”
を示す信号ＣＬＳはロック状態を示すが、実際にロック
されたか否かは電圧比較器２４０の出力電圧により決ま
り、アンドゲート１９０から信号ＯＬＳが出力される。
ｎビットカウンタ２５０は信号ＯＬＳにより動作が規定
され、それぞれのカウンタ状態は、ＶＣＯの唯一の周波
数範囲を規定する。最初のカウンタ状態がセットされ、
“通常のＰＬＬ動作”が開始する。ＰＬＬが固定時間ｔ
ｄにてロックされないならば、カウント出力が変化す
る。これは、ロックが達成されるまで繰り返される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、周波数合成位相ロ
ックループを使用する場合に用いられる全てのＢｉＣＭ
ＯＳ電圧制御発振器に関する。
【０００２】
【従来の技術】電圧制御発振器（以下、ＶＣＯと呼ぶ）
は、その出力周波数（Ｆｏｕｔ）が入力制御電圧（Ｖｃ
ｎｔ）の関数となっている装置である。ＶＣＯは基準信
号を追跡するためにしばしば用いられる。これは、位相
ロックループ（以下、ＰＬＬと呼ぶ）を用いることによ
りなされる。位相検出器は、基準信号の周波数（Ｆｒｅ
ｆ）の位相とＶＣＯの分割周波数（Ｆｖｃｏ／Ｎ、Ｎ＝
１、２、３、４、…）の位相とを比較する。この位相差
によって、ＶＣＯの発振周波数が交流になり、ＶＣＯの
入力部が充電または放電される。位相検出器の２つの入
力信号の周波数が所定のエラーマージンの範囲内で等し
い時、ＰＬＬは基準信号に対して“ロックされた”とい
う。ＶＣＯの設計は、ＰＬＬの全性能を決定するうえで
重要である。入力電圧の小さな変動に対するＶＣＯの安
定性は、ＰＬＬの安定性およびジッタを決定するうえで
重要である。ジッタは、連続する一連のパルスの時間的
位置における見かけ変動であると考えられる。
【０００３】以下、ＶＣＯに特有の性質について述べ
る。図３（ａ）に示されているＶＣＯの特性として、簡
単に言えば、直流の入力制御電圧Ｖｃｎｔが増加する
と、これに応じて出力周波数Ｆｏｕｔも上昇すると考え
られる。勿論、これとは逆の特性もある。温度および電
力供給の変動が、発振周波数の変化を起こす一方（図３
（ａ）においては＜−＞で示されている）、その特性が
最終的に存在する条件により大きな影響を受け、その勾
配は製造時の実際のプロセス条件（“ｂｓｔ”、“ｔｙ
ｐ”、および“ｗｓｔ”）となる。“ｂｓｔ”は、結果
として最も高い出力速度で得られるプロセス条件（抵抗
値、トランジスタのパラメータ値、線材の容量値）を表
し、“ｔｙｐ”は平均出力速度で得られる前記条件値を
表し、一方、“ｗｓｔ”は最も低い出力速度で得られる
前記条件値をあらわす。図３（ａ）において、一般的な
温度および電力供給の条件が想定されている。
【０００４】実際必要とされている目標周波数出力範囲
を生成する入力電圧範囲（Ｖａ、Ｖｂ、Ｖｃ）は、プロ
セス条件に大きく依存する。従って、バイアス発生器中
を流れる必要な電流範囲（図３（ｂ）に示されているＩ
ａ、Ｉｂ、およびＩｃ）は、あるプロセス条件から他の
条件へ急激に変化する。必要とされる電流範囲（Ｉｃ）
は、最低のプロセス条件において最も広く、最高のプロ
セス条件では最も狭く（Ｉａ）なる。
【０００５】
【発明が解決しようとする課題】従来、プロセス条件に
関係なく、固定された電流範囲（Ｉｔｒａｄ）は必要な
出力周波数Ｆｏｕｔを生成するために用いられていた。
図３（ｂ）において、大きな電流範囲（Ｉｃ）が目標出
力時間Ｔｏｕｔ（ｔａｒｇｅｔ）を生成することを要求
されている最低の場合にＶＣＯに同じ電流範囲が与えら
れるが、反対に、小さな電流範囲（Ｉａ）のみが必要と
される場合は、最高の状態にあるといえる。ここで、こ
の従来の手法を用いて、入力電流における小さな変動が
目標出力時間Ｔｏｕｔ（ｔａｒｇｅｔ）における重要な
シフトを生成するので、ジッタを増加し、システムの安
定性を低下させてしまう例を示す。
【０００６】例えば、以下のごとく設定する。
【０００７】（ａ） Ｉｔｒａｄ＝２５０μＡ、Ｉａ＝
２０μＡ、Ｉｂ＝４０μＡ、およびＩｃ＝９０μＡ。
【０００８】（ｂ） 入力電圧を０．８〜３．３ボルト
で変化させることにより、１２０ＭＨｚ周波数範囲に亘
ってＶＣＯが起動する。そして、 （ｃ） 入力電圧における５０ｍＶの変動で入力電流に
おける（Ｉｔｒａｄ／５０）の変動を生成する。
【０００９】入力電流におけるこの５μＡの変化は発振
周波数において、最良、通常、および最悪の場合のそれ
ぞれのプロセス条件に対して３０ＭＨｚ、１５ＭＨｚ、
および６．６７ＭＨｚの変化を生成する。事実、時間Ｔ
ｏｕｔ−電流Ｉの特性の勾配が大きい程、周波数シフト
が大きくなる。従って、システムの安定性は、低下し、
ジッタが増加する。
【００１０】これとは反対に、電流Ｉｔｒａｄを複数の
電流範囲に分割することにより、システムの安定性とジ
ッタを著しく改善することができる。例えば、次の３つ
の電流範囲がＩｒ１＝４０μＡ、Ｉｒ２＝８０μＡ、お
よびＩｒ３＝１６０μＡ、であったとすると、同じ５０
ｍＶの入力電圧変動は、入力電流においては（４０／５
０）μＡ、（８０／５０）μＡ、（１６０／５０）μＡ
の変化のみを生成する。従って、最良、通常、および最
悪の場合のそれぞれのプロセス条件に対して、４．８Ｍ
Ｈｚ、４．８ＭＨｚ、および４．２６ＭＨｚの周波数シ
フトが生成される。電流範囲の数値が大きくなる程、周
波数シフトが小さくなるので、ジッタがより小さくな
る。電流範囲は、プロセス条件、周囲の温度、あるいは
電力供給電圧に関係なく、ＰＬＬがロックを達成するこ
とを確実にするために、明らかにオーバーラップしなけ
ればならない。
【００１１】この結果、プロセス変動に関係なく低いジ
ッタを得るために、複数の電流範囲を有し、それぞれの
プロセスチップに最適の電流範囲を選択することができ
るＶＣＯが必要となる。手動電流スイッチは、レーザト
リミングが非常に高価である以上に、顧客には面倒であ
り、ピンの数が増加してしまう。このため、最適の電流
範囲を持つプロセスチップのそれぞれのタイプを与える
自動手段が重要となってくる。また、非常に幅広い動作
温度範囲に亘ってロックを維持できることも重要とな
る。
【００１２】本発明は、目標周波数に対してＰＬＬが自
動的にロックされることを確実にし、プロセス変動に関
係なく低ジッタを示し、非常に幅広い動作温度範囲にわ
たってこのロックを維持できる自動ロック回路を提供し
ようとするものである。
【００１３】
【課題を解決するための手段】本発明によれば、ほぼ零
の電圧温度係数をもつ基準電圧を生成する電圧発生器
と、直流入力電圧と接地電圧を切り替えるための２つの
スイッチの一方の出力電圧と前記基準電圧とを比較する
電圧比較器と、電圧制御発振器の出力とこの出力を受け
るプログラマブル分周器内からの内部ノ一ドの出力とか
らしきい位相値を決定するために使用される高周波信号
出力を選択する選択回路であって、前記高周波信号は前
記プログラマブル分周器の分周比によって選択される選
択回路と、前記高周波信号に応答して、基準周波数信号
と前記電圧制御発振器の分周された出力周波数信号との
間の位相差を比較するロック検出器であって、前記位相
差が前記しきい位相値より小さいとき、該ロック検出器
の出力は、前記位相同期ループ回路がロックされたこと
を示し、前記位相差が前記しきい位相値より大きいと
き、前記ロック検出器の出力は前記ＰＬＬ回路が非同期
であることを示す、ロック検出器と、前記基準周波数に
応答して、ストローブ点を規定する単一または多数の出
力クロック信号を生成するタイマ回路であって、これら
出力クロックの１つは前記位相同期ループ回路の必要な
ロックアップ時間より長いサイクル時間を持つ、タイマ
回路と、前記タイマ回路からの前記出力クロック信号と
前記基準周波数信号とを使って前記ロック検出器の出力
をストローブするストローブ回路であって、該ストロー
ブ回路の出力は現在の周囲の温度でロックが現在の周波
数範囲で達成されたか否かを示す、ストローブ回路と、
前記電圧比較器の出力と前記ストローブ回路の出力との
論理積をとるアンドゲートであって、該アンドゲートの
出力値は、前記ＰＬＬ回路がロックを達成することがで
きたか否かを示し、かつそれは“通常のＰＬＬ動作”の
下で全ての温度範囲でこのロックを維持できるかを示
す、アンドゲートと、前記アンドゲートの出力を前記２
つのスイッチのいずれかを任意のある時間でオンにする
ことを制御するレベルに変換するレベル変換器と、前記
アンドゲートの出力を入力制御信号として受け、前記ス
トローブ回路の出力をクロック信号として受け、２ｎま
での唯一出力状態を持つｎビットカウンタであって、各
唯一の状態は前記電圧制御発振器に含まれるバイアス発
生器の唯一の電流範囲を規定し、よって前記位相同期ル
ープ回路の唯一の周波数範囲を規定し、各唯一の状態の
値は前記入力制御信号の値によって制御され、該入力制
御信号は前記位相同期ループ回路がすべての動作温度範
囲においで“ロック”状態を維持できるか否かを示す、
ｎビットカウンタと、前記ｎビットカウンタの出力に応
答して、前記バイアス発生器に流す電流を制御するバイ
アススイッチであって、前記バイアス発生器内にスイッ
チを起動する順序が重要である、バイアススイッチとを
含むことを特徴とする自動ロック回路が得られる。
【００１４】
【発明の実施の形態】本発明の実施の形態について説明
する前に、原理及び作用について説明する。ロック検出
器は、その名が示すように、しきい値に対する周波数Ｆ
ｒｅｆとＦｖｃｏ／Ｎとの位相差を比較することによっ
て、ＰＬＬのロック状態を検出する。検出は、高周波数
信号（ＨＦＳ）により規定される。もし、これら２周波
数間の位相差がこのしきい値よりも大きければ、ロック
検出器はＦＬＳ＝“０”を出力する。そうでなければ、
ＦＬＳ＝“１”を出力する。ロック検出器の出力は高分
解能信号であるので、微細ロック信号（ＦＬＳ）と呼ば
れる。タイマ回路は、ストローブ回路におけるストロー
ブ点を規定する出力クロック信号を発生する。これらク
ロック信号の１つは、要求されるＰＬＬのロックアップ
時間（ｔｌｃｋ）よりも長い周期を有する。この同じ信
号は、ストローブ回路を作動させる。ひとたび作動する
と、ストローブ回路は、時間における多くの点の整数ｍ
（ｍ＞１）点にて信号ＦＬＳをストローブする。
【００１５】もし、これらストローブ点全てにおけるＦ
ＬＳの値が“１”ならば、ストローブ回路の出力（ＣＬ
Ｓ）もまた“１”である。ＣＬＳ＝“１”とは、温度Ｔ
にてＰＬＬが“同期”状態に達したことを示している。
もし、これらｍストローブ点のいずれか一つの点でＦＬ
Ｓの値が“０”ならば、ＰＬＬはまだ“非同期”状態、
すなわちＣＬＳ＝“０”であると考えられる。ところ
が、ＣＬＳ＝“１”は、温度ＴにてＰＬＬが“同期”状
態に達したことを示しているが、全体の動作温度範囲に
亘ってＰＬＬがこの状態を維持できるか否かは電圧比較
器の出力ＶＣＯＵＴによる。
【００１６】電圧比較器は、２つの電圧信号（Ｖｃｎｔ
またはＧＮＤ）のいずれか一方を基準電圧Ｖｒｅｆと比
較する。基準電圧Ｖｒｅｆは、ほぼゼロの温度係数を有
している。一方、ＰＬＬは“非同期”状態にある間、電
圧比較器はＶＣＯの入力制御電圧ＶｃｎｔをＶｒｅｆと
比較する。もし、所定の温度でＶｃｎｔ＜Ｖｒｅｆであ
れば、ＶＣＯＵＴ＝“１”である。そうでない場合は、
ＶＣＯＵＴ＝“０”である。もし、ＣＬＳ＝“１”、か
つＶＣＯＵＴ＝“１”であれば、全てのロック信号（Ｏ
ＬＳ）は“１”である。ＯＬＳ＝“１”は、ＰＬＬが
“同期”状態であり、温度に関係なくこの状態を維持で
きることを示している。もしそうでなければ、ＯＬＳ＝
“０”となる。ひとたびＯＬＳ＝“１”となると、電圧
比較器は、基準電圧ＶｒｅｆをＧＮＤと比較する。事
実、基準電圧Ｖｒｅｆよりも低いいかなる電圧でも問題
はない。
【００１７】信号ＯＬＳの値は、ｎビットカウンタの出
力状態を制御する。ＯＬＳ＝“０”はｎビットカウンタ
に対してその次の出力状態に変えるように命令するが、
ＯＬＳ＝“１”は結局ｎビットカウンタに対して出力状
態を変えないように命令する。ｎビットカウンタのそれ
ぞれの状態は、バイアス発生器における単一電流範囲を
規定するので、ＶＣＯ内の電流制御発振器における単一
周波数範囲も規定される。
【００１８】ｎビットカウンタのそれぞれの出力状態に
対するバイアス発生器の単一電流範囲を規定するバイア
ススイッチを用いることによって、非常に幅広い動作周
波数範囲を有するＶＣＯを生成することが可能である。
言うまでもなく、これらの周波数範囲は、プロセスある
いは周囲の（温度および電圧の）変動に関係なくロック
を保証するためにオーバーラップしなければならない。
クロック信号ＣＬＫの立上がり端でのｎビットカウンタ
に対する全てのロック信号（ＯＬＳ）の入力値により、
ロックが達成されるまでＶＣＯ周波数範囲のフルスペク
トラムをスキャンすることが可能である。スイッチ電圧
（Ｖｓｗ）を基準電圧（Ｖｒｅｆ）と比較することによ
って、全体の動作温度範囲にわたってロックを維持でき
ないのであれば、周波数範囲の最右端にてＰＬＬがロッ
クしないようにすることが可能である。整数ｍ（ｍ＞
１）番点にて微細ロック信号（ＦＬＳ）をストローブす
ることにより、誤ロックが発生しないようにすることが
可能である。
【００１９】次に、本発明の好ましい実施の形態につい
て説明する。図１は、本発明による自動ロック回路を示
し、図２は、図１の自動ロック回路を組み込んだ位相ロ
ックループ回路１００を示している。図１、図２におい
て、同じ部分には同一番号を付しており、動作説明は図
２を参照して行う。
【００２０】位相検出器１１０は、２つの出力信号ＵＰ
とＤＮを生成すべく、入力される基準信号の周波数Ｆｒ
ｅｆとＶＣＯ１４０の分割周波数Ｆｖｃｏ／Ｎとの間の
位相差に応答する。周波数Ｆｒｅｆが周波数Ｆｖｃｏ／
Ｎよりも高い時は、信号ＵＰは高くなる。そして、基準
信号の周波数ＦｒｅｆがＶＣＯ１４０の分割周波数Ｆｖ
ｃｏ／Ｎよりも低い時は、信号ＤＮが高くなる。チャー
ジポンプ回路１２０は、入力信号ＵＰおよびＤＮに応じ
て、差異信号Ｖｃｐを発生する。ループフィルタ１３０
は、電圧信号Ｖｃｐを濾波し、ＶＣＯ１４０の発振周波
数を制御するために使用される入力制御電圧Ｖｃｎｔを
発生する。
【００２１】ＶＣＯ１４０は、バイアス発生器１４２と
電流制御発振器１４４とを含んでいる。プログラマブル
分周器１５０は、出力周波数信号Ｆｖｃｏ／Ｎを生成す
べくＶＣＯ１４０の出力周波数信号Ｆｖｃｏを整数値Ｎ
によって分割する。整数値Ｎは、プログラマブル分周器
１５０への制御入力により設定される。ＶＣＯ１４０
は、周波数ＦｒｅｆとＶＣＯ１４０の分割周波数Ｆｖｃ
ｏ／Ｎとがエラーマージンの範囲内で整合したときに、
同期状態あるいは“ロックされた”状態にあるとされ
る。反対に、ＶＣＯ１４０は、周波数Ｆｒｅｆと分割周
波数Ｆｖｃｏ／Ｎとが不整合のときには、非同期状態あ
るいは“ロックされていない”状態にあるとされる。Ｐ
ＬＬ１００がロック状態に達するまでに要した時間は、
ロックアップタイムｔｌｃｋと呼ばれる。
【００２２】上述された構成要素の全ては、ほとんどの
位相ロックループ回路において見受けられる一般的な構
成要素である。“通常のＰＬＬ動作”は、これらの構成
要素のみを伴う。図２に示されているこの他の構成要素
の全ては、本発明、即ち、自動ロック回路を構成してい
る。
【００２３】本発明による自動ロック回路の基本動作に
ついて図４、図５をも参照して説明する。ｎビットカウ
ンタ２５０の出力は、初めに、特別な状態（例えば、図
４に示す状態１）にセットされる。この単一カウンタ状
態は、バイアス発生器１４２における唯一の電流範囲を
規定するので、電流制御発振器１４４に対する唯一の周
波数範囲（ＦＲ１と呼ぶ）を規定する。ｎビットカウン
タ２５０のそれぞれの状態は、ＶＣＯ１４０に対する唯
一の周波数範囲を規定する。固定時間ｔｄ＞ロックアッ
プタイムｔｌｃｋの経過後、全てのロック信号ＯＬＳの
値がチェックされる。もし、ＯＬＳ＝“１”ならば、ｎ
ビットカウンタ２５０の出力およびこれによるＦｖｃｏ
の周波数範囲は、依然として同じに維持される（本例で
は、ＦＲ１）。そして、本自動ロック回路は、ロックを
チェックすることをやめる（ＳＣＦＬ）。
【００２４】もし、これが終わった時ＯＬＳ＝“０”な
らば、ｎビットカウンタ２５０の出力は、バイアススイ
ッチ２６０にバイアス発生器１４２における新しい電流
範囲をセットするよう命令する新しい状態（例えば状態
２）と、電流制御発振器１４４に対する新しい周波数範
囲（ＦＲ２とよぶ）に変化する。このプロセスは、“ロ
ックされた”状態が達成されるまで繰り返される。そし
て、ロックは、ｎ個の状態の電力に対して可能な２個の
うちの１つにおいて発生することを保証される。
【００２５】ロックが達成された（即ち、ＯＬＳ＝
“１”）後、自動ロック回路は、ロックをチェックする
ことをやめる（ＳＣＦＬ）。ロックは、温度および供給
電力変動に対する信号Ｖｃｎｔのバイアス電圧を調整す
る“通常のＰＬＬ動作”によって維持される。以下、自
動ロック回路におけるそれぞれの構成要素について、詳
細に説明する。
【００２６】ロック検出器１６０は、入力基準信号の周
波数ＦｒｅｆとＶＣＯ１４０の分割周波数信号の周波数
Ｆｖｃｏ／Ｎとの位相差と、高周波数信号ＨＦＳにより
規定されるしきい値とを比較する。もし、周波数Ｆｒｅ
ｆとＦｖｃｏ／Ｎとの位相差がしきい値よりも大きけれ
ば、ロック検出器１６０の出力（ＦＬＳ）は“０”であ
る。また、周波数ＦｒｅｆとＦｖｃｏ／Ｎとの位相差が
しきい値よりも小さければ、ロック検出器１６０の出力
ＦＬＳは“１”である。しきい位相値は、ＰＬＬの最大
エラー許容値とプログラマブル分周器１５０の分周比Ｎ
により規定される。例えば、ＰＬＬ回路が、Ｆｖｃｏ＝
６２５ＭＨｚおよびＮ＝８のとき５０ｐｓｅｃのジッタ
特性を有すると設定する。この場合に、Ｔｒｅｆ＝１
２．８ｎｓｅｃ、かつＴｖｃｏ＊Ｎ＝１２．４ｎｓｅｃ
であった。従って、ＤＥＬＴＡＴ＝０．４ｎｓｅｃとな
る。これは、最小許容しきい値（ＤＥＬＴＡＴｍｉｎ）
を表している。実際のしきい値は、この最小値よりも大
きい値であろう。実際のしきい値がいかなる値をとって
も、それは小さい値である。従って、しきい位相値を規
定するために、高周波数信号ＨＦＳが必要となる。ロッ
ク検出器１６０の出力信号は分解度が高いので、微細ロ
ック信号ＦＬＳと呼ばれる。
【００２７】本発明の一実施例においては、高周波数信
号ＨＦＳの立ち上がり端および立ち下がり端がしきい値
を規定するために用いられる。上記例においてＦｖｃｏ
＝６２５ＭＨｚでは、しきい値がＤＥＬＴＡＴ＝０．８
ｎｓｅｃであった。それ故、この場合では、ＰＬＬはＤ
ＥＬＴＡＴ＜０．８ｎｓｅｃのときに“ロックされた”
状態であると考えられ、信号ＦＬＳ＝“１”を出力する
であろう。反対に、ＤＥＬＴＡＴ＞０．８ｎｓｅｃのと
きには、“ロックされていない”状態にあると考えら
れ、信号ＦＬＳ＝“０”を出力するであろう。
【００２８】しきい位相値がＮの値に依存するので、高
周波数信号ＨＦＳの周波数は、Ｎ依存であることを変え
る必要がある。従って、セレクタ２７０は、いくつかの
入力信号、即ち周波数Ｆｖｃｏ、Ｆｖｃｏ／Ｎ１、…、
Ｆｖｃｏ／Ｎｑを必要とする。周波数Ｆｖｃｏを除い
て、これら入力信号全てが、プログラマブル分周器１５
０から取得される。セレクタ２７０の最上から最下まで
の入力信号は、下降する順序、即ち、Ｆｖｃｏ＞Ｆｖｃ
ｏ／Ｎ１＞、…、＞Ｆｖｃｏ／Ｎｑの周波数を持つ信号
を意味している。セレクタ２７０の出力が高周波数信号
であるに違いないという単純な理由により、Ｎｑの値は
非常に１に近い（大きなＮｍａｘと同じである）。
【００２９】タイマ回路１７０は、入力基準信号を受信
し、互いに異なる周期を持ついくつかのクロック信号、
即ち、ＴＭ０１、ＴＭ０２、・・・、ＴＭ０Ｐを生成す
る。信号ＴＭ０１は最も短い周期を有している一方、信
号ＴＭ０Ｐは最も長い周期を有している。信号ＴＭ０Ｐ
は、ＰＬＬ１００の必要なロックアップ時間よりも長い
周期（ｔｃｙｃ）を有している。このクロック信号は、
ストローブ回路１８０を起動させ、ロック検出器１６０
の出力信号ＦＬＳをストローブし始めるようストローブ
回路１８０に命令する。従って、信号ＴＭ０Ｐは、第１
のストローブ点を規定する。ストローブ回路１８０の出
力はほとんど全ての時間のｔｃｙｃ（ｕＳ〜ｍＳの順
序）を変化させることのみ可能であるので、この出力は
粗ロック信号ＣＬＳと呼ばれる。
【００３０】信号ＣＬＳを規定するために１つ以上のス
トローブ点が必要な理由は、実際には“ロックされた”
状態に到達できない周波数範囲でＰＬＬ１００が“ロッ
ク”されないようにするためである。
【００３１】これを立証するために、以下のように設定
した。
【００３２】（ａ） ＰＬＬ１００は、ジッタ５０ｐｓ
ｅｃ未満のときに６２５ＭＨｚでロックされることが必
要である。
【００３３】（ｂ） ＶＣＯ１４０は、Ｆｖｃｏ＝５５
５．５ＭＨｚの周波数範囲の最端（右側）にて機能して
いる。従って、周波数Ｆｖｃｏは継続して固定される。
【００３４】（ｃ） 信号ＦＬＳは信号ＴＭ０Ｐにより
規定される一点でのみストローブされる。
【００３５】（ｄ） Ｎ＝４。
【００３６】図６のケース１およびケース２の場合を検
討することで、出力信号ＣＬＳの最終値が、ストローブ
点を生じることによって純粋に決定されることが証明さ
れる。従って、ＰＬＬが明らかに“ロックされた”状態
にないにも拘らず、ＣＬＳ＝“１”という誤った結果を
自動ロック回路が出してしまう可能性がある。このよう
なエラーが生ずることを防ぐために、信号ＦＬＳは少く
とも２点でストローブされるべきである。実際には、２
つのストローブ点でも、自動ロック回路が絶対に誤った
結果を生じないという保証はない。これは、ちょうど２
ストローブ点で、ＣＬＳ＝“１”が可能であるからであ
る。従って、２以上のストローブ点を使用し、かつスト
ローブ点の間の時間が異なっていることが好ましい。た
だし、明らかに、ストローブ点数が多くなるほど、スト
ローブ回路が大規模になる。ストローブ点の最適点数
は、ＤＥＬＴＡＴ、最大許容ジッタ、およびＮの選択値
に依存する。
【００３７】第１のストローブ点と最後のストローブ点
との間の時間は、ストローブ時間と呼ばれる。ストロー
ブ時間（ｔｓ）は、以下のアプローチによって決定され
る。
【００３８】（ｉ） ＰＬＬ１００は、ジッタ５０ｐｓ
ｅｃ未満のとき６２５ＭＨｚでロックすることを要求さ
れる。
【００３９】（ｉｉ） 信号ＴＭ０Ｐの立ち上がり端に
おける周波数ＦｒｅｆとＦｖｃｏ／Ｎ間の位相差をなく
す。
【００４０】（ｉｉｉ） ＰＬＬの最大エラー許容値が
Ｎ倍なので、すなわちジッタ特性が、Ｎ倍であるので、
周波数Ｆｖｃｏ／Ｎは、周波数Ｆｒｅｆと異なる。
【００４１】（ｉｖ） ジッタ特性は５０ｐｓｅｃ、Ｄ
ＥＬＴＡＴ＝０．８ｎｓｅｃ、Ｎ＝４。
【００４２】図７に示す信号ＦＬＳは、３つの独立した
領域を有している。
【００４３】（ａ） “同期”領域：ＰＬＬは、明らか
に“同期”状態にある。
【００４４】（ｂ） 中間領域：ＰＬＬは、“同期”状
態か、あるいは“非同期”状態か“区別のつかない”状
態にある。
【００４５】（ｃ） “非同期”領域：ＰＬＬは、明ら
かに“非同期”状態にある。
【００４６】図７におけるｔｐは、ｔ＝０から“非同
期”範囲が明らかに始まる時刻までの時間として規定さ
れている。注意すべきことは、ｔｐは、単に正方向のみ
を表していることである。従って、 最小ストローブ時間ｔｓ（分）＞２＊ｔｐ 出力信号ＴＭ０１、ＴＭ０２、・・・、ＴＭ０Ｐは、時
間ｔｓにおけるストローブ点を規定する。ストローブ点
の数は、タイマ回路１７０からの出力信号の数と等しく
ある必要はない。もし、それぞれのストローブ点毎に信
号ＦＬＳの値が“１”であれば、信号ＣＬＳの値は
“１”である。そうでなければ、信号ＣＬＳの値は
“０”である。ＣＬＳ＝“１”は、ＰＬＬが、固定温度
Ｔの現在の周波数範囲でロックされることが可能である
ことを示し、一方、ＣＬＳ＝“０”はロックされること
が不可能であることを示す。また、ＣＬＳ＝“１”は、
ＰＬＬ１００が、特定の温度Ｔで現在の動作範囲でロッ
クされることが可能であることを示しているが、動作温
度全範囲に亘ってこのロックが維持できるか否かはＶＣ
ＯＵＴの値による。
【００４７】ＶＣＯＵＴは、電圧比較器２４０の出力信
号である。電圧比較器２４０は、その負入力端子の電圧
と正入力端子の電圧とを比較する。正入力端子の電圧
は、固定基準電圧Ｖｒｅｆであり、ほぼゼロの温度係数
を有している。電圧比較器２４０の負入力端子の電圧
は、ＧＮＤあるいは可変の入力制御電圧Ｖｃｎｔに接続
されることが可能である。アンドゲート１９０は、出力
信号ＯＬＳを生成するべく、２つの信号ＶＣＯＵＴとＣ
ＬＳとの論理積をとる。後者は、信号ＯＬＳ′を生成す
るために、レベル変換器２２０を用いて変換されたレベ
ルである。ＯＬＳ′＝“０”のときは、ＣＭＯＳ補助ス
イッチ２００がオンになり、入力制御電圧Ｖｃｎｔが、
電圧比較器２４０の負入力端子に接続される。ＯＬＳ′
＝“１”のとき、ＣＭＯＳ補助スイッチ２００がオフ、
ＣＭＯＳ補助スイッチ２１０がオンとなり、電圧比較器
２４０の負入力端子にＧＮＤが接続される。もし、負入
力端子の電圧が正入力端子の電圧よりも低ければ、出力
信号ＶＣＯＵＴは“１”である。そうでなければ、出力
信号ＶＣＯＵＴは“０”である。ＣＬＳ＝“１”、かつ
ＶＣＯＵＴ＝“１”であるならば、ＯＬＳ＝“１”であ
る。ＯＬＳ＝“１”とは、ＰＬＬが、“通常のＰＬＬ動
作”下の動作温度全範囲に亘って現在の周波数範囲のロ
ックを維持できることを意味する。そうでなければ、Ｏ
ＬＳ＝“０”である。ＯＬＳ＝“０”とは、“通常のＰ
ＬＬ動作”下の動作温度全範囲に亘って現在の周波数範
囲のロックを維持できないことを意味する。
【００４８】ひとたびＯＬＳ＝“１”になると、“通常
のＰＬＬ動作”は、入力制御電圧Ｖｃｎｔの値を調整す
ることにより、全ての温度および電力供給電圧変動に亘
ってロックを維持する。従って、Ｔ＝Ｔ１のロックの時
は、Ｖｃｎｔ＜Ｖｒｅｆであるが、Ｔ＝Ｔ２の時は、Ｖ
ｃｎｔ＞Ｖｒｅｆとなる。ロックが達成された後、信号
ＶＣＯＵＴが“１”から“０”に変化すること、および
ＶＣＯ１４０が作動する周波数範囲が変化することを防
ぐために、電圧比較器２４０の負入力端子に加えられる
電圧が，ＯＬＳ＝“１”になった時ＶｃｎｔからＧＮＤ
に切り換えられる。事実、Ｖｒｅｆよりも低い電圧なら
ば可能である。
【００４９】ストローブ回路１８０は、ＯＬＳ＝“１”
後は、実際ロックを検出する必要がないということで、
機能しなくなる。図２の点線は、付加的なものである。
本発明の好ましい実施例においては、ストローブ回路１
８０は機能しない。これは、タイマ回路１７０の出力信
号ＴＭ０Ｐをレベル“０”にセットすることにより達成
される。従って、ストローブ回路１８０は再作動するこ
とはなく、信号ＣＬＳは値“１”のままである。
【００５０】図５は、自動ロック回路の状態を示す概念
図である。図５によると、ｎビットカウンタ２５０の出
力状態は、ｎビットカウンタ２５０のクロック信号ＣＬ
Ｋの立ち上がり端での信号ＯＬＳの値により決定され
る。ｎビットカウンタ２５０のそれぞれの出力状態は、
ＶＣＯ１４０の唯一の周波数範囲を規定する。もし、Ｏ
ＬＳ＝“１”であれば、ｎビットカウンタ２５０の出力
および周波数Ｆｖｃｏの範囲は、変わらず同値に保持さ
れる。しかしながら、もしクロック信号ＣＬＫの立ち上
がり端においてＯＬＳ＝“０”であれば、ｎビットカウ
ンタ２５０の出力は新しい状態に変化し、よってＶＣＯ
１４０が新しい周波数範囲で発振する。このプロセス
は、“同期”状態が達成されるまで繰り返される。周波
数範囲（ＦＲ１、ＦＲ２、・・、ＦＲ２ｎ）は、ＰＬＬ
が、プロセス、温度、あるいは電力供給電圧の変動に関
係なく、要求されている範囲に亘ってロックを達成する
ことを確実にするために、オーバーラップするべきであ
る。ｎビットカウンタ２５０には、ｎ個の状態の電力に
対して２つの可能性があり、ｎ個の周波数範囲の電力に
対しても２つある。従って、ＰＬＬ１００は、“同期”
状態を達成するために、時間ｔｄ（ｔｄ＝ｔｃｙｃ＋ｔ
１＋ｔ２、ｔ１＜ｔｓ、ｔ２＝α）から（ｎの電力に対
して２）＊ｔｄまでを取る。バイアス発生器１４２にお
けるスイッチが達成される命令は、大変重要である。
【００５１】
【発明の効果】本発明は、ＰＬＬが所望の周波数を自動
的にロックすることを保証し、プロセス変動に関係なく
極めて低いジッタを示し、このロックを非常に広いプロ
セス温度範囲に亘って維持することを保証する。
【図面の簡単な説明】
【図１】本発明の好ましい実施の形態のブロック図を示
している。
【図２】図１の回路を組み込んだ位相ロックループを示
している。
【図３】従来のＶＣＯ特性を示している。
【図４】本発明の動作を説明するためのアルゴリズムを
示した図である。
【図５】本発明の動作を説明するために状態概念図であ
るアルゴリズムを示した図である。
【図６】本発明の動作を説明するための波形図で、たっ
た１つのストローブ点では、信号ＣＬＳを規定するため
には不十分で、誤ロックが発生するかもしれないことを
説明するための図である。
【図７】本発明の動作を説明するための波形図で、最小
ストローブ時間を決定するための技術を示している。
【符号の説明】
１００ 位相同期ループ １９０ アンドゲート ２００、２１０ ＣＭＯＳ補助スイッチ ２４０ 電圧比較器

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 ＰＬＬ回路がプロセス変動に関係なく低
    ジッタでロックされることを保証し、非常に広い操作温
    度範囲にわたってこのロックを維持できる自動ロック回
    路において、 ほぼ零の電圧温度係数をもつ基準電圧を生成する電圧発
    生器と、 直流入力電圧と接地電圧を切り替えるための２つのスイ
    ッチの一方の出力電圧と前記基準電圧とを比較する電圧
    比較器と、 電圧制御発振器の出力とこの出力を受けるプログラマブ
    ル分周器内からの内部ノ一ドの出力とからしきい位相値
    を決定するために使用される高周波信号出力を選択する
    選択回路であって、前記高周波信号は前記プログラマブ
    ル分周器の分周比によって選択される選択回路と、 前記高周波信号に応答して、基準周波数信号と前記電圧
    制御発振器の分周された出力周波数信号との間の位相差
    を比較するロック検出器であって、前記位相差が前記し
    きい位相値より小さいとき、該ロック検出器の出力は、
    前記位相同期ループ回路がロックされたことを示し、前
    記位相差が前記しきい位相値より大きいとき、前記ロッ
    ク検出器の出力は前記ＰＬＬ回路が非同期であることを
    示す、ロック検出器と、 前記基準周波数に応答して、ストローブ点を規定する単
    一または多数の出力クロック信号を生成するタイマ回路
    であって、これら出力クロックの１つは前記位相同期ル
    ープ回路の必要なロックアップ時間より長いサイクル時
    間を持つ、タイマ回路と、 前記タイマ回路からの前記出力クロック信号と前記基準
    周波数信号とを使って前記ロック検出器の出力をストロ
    ーブするストローブ回路であって、該ストローブ回路の
    出力は現在の周囲の温度でロックが現在の周波数範囲で
    達成されたか否かを示す、ストローブ回路と、 前記電圧比較器の出力と前記ストローブ回路の出力との
    論理積をとるアンドゲートであって、該アンドゲートの
    出力値は、前記ＰＬＬ回路がロックを達成することがで
    きたか否かを示し、かつそれは“通常のＰＬＬ動作”の
    下で全ての温度範囲でこのロックを維持できるかを示
    す、アンドゲートと、 前記アンドゲートの出力を前記２つのスイッチのいずれ
    かを任意のある時間でオンにすることを制御するレベル
    に変換するレベル変換器と、 前記アンドゲートの出力を入力制御信号として受け、前
    記ストローブ回路の出力をクロック信号として受け、２
    ｎまでの唯一出力状態を持つｎビットカウンタであっ
    て、各唯一の状態は前記電圧制御発振器に含まれるバイ
    アス発生器の唯一の電流範囲を規定し、よって前記位相
    同期ループ回路の唯一の周波数範囲を規定し、各唯一の
    状態の値は前記入力制御信号の値によって制御され、該
    入力制御信号は前記位相同期ループ回路がすべての動作
    温度範囲においで“ロック”状態を維持できるか否かを
    示す、ｎビットカウンタと、 前記ｎビットカウンタの出力に応答して、前記バイアス
    発生器に流す電流を制御するバイアススイッチであっ
    て、前記バイアス発生器内にスイッチを起動する順序が
    重要である、バイアススイッチとを含むことを特徴とす
    る自動ロック回路。
  2. 【請求項２】 前記自動ロック回路は、ロックされた
    後、前記ストローブ回路が無効にされ、そのストローブ
    回路は再作動しないような請求項１記載の自動ロック回
    路。
  3. 【請求項３】 前記ロック検出回路は、内部位相検出器
    と“通常のＰＬＬ動作”において用いられる位相検出器
    とを置き換える請求項１記載の自動ロック回路。
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