JPH11514511A - 周波数シンセサイザにおいて電圧制御発振器の同調範囲を制御する方法および装置 - Google Patents

Abstract

(57)【要約】 周波数シンセサイザ（１００，５００）は、複数の選択可能な電圧制御発振器（ＶＣＯ）周波数範囲を与える。ＶＣＯ制御回路（１１４）は、ＶＣＯアレイ（１１２）内の選択されたＶＣＯまたは一つの可変ＶＣＯ回路（５０２）の同期状態に基づいて、選択可能なＶＣＯ周波数範囲を制御して、拡張された同調範囲を周波数シンセサイザ（１００，５００）に与える。

Description

【発明の詳細な説明】 周波数シンセサイザにおいて電圧制御発振器の 同調範囲を制御する方法および装置 技術分野 本発明は、一般に、周波数シンセサイザに関し、さらに詳しくは、周波数シン セサイザにおいて用いられる電圧制御発振器回路に関する。 背景 近年の無線技術の傾向は、より低い電圧で動作する高集積化製品を製造するこ とに集中する。このような傾向に伴う利点には、パッケージングの小型化や、低 消費電流がある。しかし、低電圧の高密度集積回路技術を利用することは、低い 破壊閾値(breakdown threshold)や、回路設計で利用可能な電源範囲の限界を含 む問題を電気設計者に提起する。広い同調範囲を必要とする今日の無線周波数（ ＲＦ）シンセサイザ回路は、それぞれが一般に約１２〜１５ボルトの極めて高い 同調電圧を採用する１または２つの手作業で選別されたＶＣＯ回路を利用するこ とによって一般に達成される。これらのＶＣＯの慎重な特性把握 (characterization)および／またはトリミング工程は、固定周波数範囲を網羅す るために必要となる。現在実施される所要の同調工程および特性把握は高価であ り、モノリシック環境では容易に適用できない。 全集積型シンセサイザにおいて広い同調ループ帯域幅を達成することは、集積 化ＶＣＯを広い同調範囲で制御するという問題を提起する。集積回路（ＩＣ）技 術における動作電源電圧の低下および破壊電圧の低下に伴い、この新たな環境に 適応する改善されたＶＣＯ回路が必要とされる。 図面の簡単な説明 第１図は、本発明の第１実施例による周波数シンセサイザの電気ブロック図を 示す。 第２図は、本発明の好適な実施例による電圧制御発振器（ＶＣＯ）回路の電気 回路図を示す。 第３図は、本発明の好適な実施例による同期検出回路の電気回路図を示す。 第４図は、本発明により電圧制御発振器（ＶＣＯ）同調範囲を制御する反復的 プロセスのフローチャートを示す。 第５図は、本発明による周波数シンセサイザの別の実施例の電気ブロック図を 示す。 第６図は、本発明の別の実施例による第５図のＶＣＯの電気回路図を示す。 第７図は、本発明を利用する通信装置を示す。 好適な実施例の詳細な説明 添付の図面のうちの第１図は、本発明の第１実施例による周波数シンセサイザ １００のブロック図を示す。基準発振器１０２から発生される基準周波数信号ｆ_ref は、位相検波器１０４において受けられる。位相検波器１０４は、基準周波 数信号ｆ_refを、ループ分周器１０６から受ける分周出力周波数ｆ_vと位相比較す る。位相検波器１０４は、エラー信号１０８を生成し、この信号はループ・フィ ルタ１１０に伝えられる。ループ・フィルタ１１０は、エラー信号１０８に応答 して制御電圧信号Ｖ_ctrlを生成する。本発明に従って、制御電圧信号Ｖ_ctrlは、 複数の電圧制御発振器（ＶＣＯ）回路１１２（ＶＣＯ_l〜ＶＣＯ_n）への入力とし て用いられる。本発明に従って、ＶＣＯ制御回路１１４は、シンセサイザ１００ が周波数同期を試みることができる出力周波数を交互に生成するために、選択ポ ート（ｓｅｌ_l〜ｓｅｌ_n）を介して複数のＶＣＯ回路１１２のそれぞれを交互に イネーブルする。従って、ＶＣＯ制御回路１１４は、複数の選択可能なＶＣＯ周 波数範囲からＶＣＯ周波数の自動選択を可能にする。また、複数のＶＣＯ回路１ １２は、ＶＣＯアレイ１１２ともいう。ＶＣＯアレイ１１２内のＶＣＯは、シン セサイザ１００用に広帯域の同調範 囲を提供するため、好ましくは重複する周波数範囲を有する。 ＶＣＯ制御回路１１４は、コントローラなどのトリガ源（図示せず）から生成 されるトリガ信号１１５に応答して、ＶＣＯアレイ１１２内の個別のＶＣＯを交 互にイネーブルおよびディセーブルする反復を開始する。現在イネーブルされる ＶＣＯから発生される出力周波数は、バッファ１１６を介して出力周波数ｆ_out として供給され、その後ループ分周器１０６にフィードバックされる。ループ分 周器１０６は、コントローラ（図示せず）から入力を受け、このコントローラは 出力周波数ｆ_outを所定の量（／ｎ）で分周するようにループ分周器をプログラ ムする。分周された出力周波数ｆ_vは、位相検波器１０４にフィードバックされ る。本発明によって説明されるようにＶＣＯを一度に一つ個別にイネーブルする ことにより、シンセサイザ１００に与えられる同調範囲は、複数のＶＣＯ１１２ の重複する周波数範囲に広がる。 また、シンセサイザ１００は、好ましくは同期検出回路１１８を介して、同期 および非同期シンセサイザ状態を検出する手段を含み、この同期検出回路１１８ は制御電圧信号ｖ_ctrlを利用して、シンセサイザ１００が現在イネーブルされる ＶＣＯ回路と周波数同期するかどうかを判定する。同期検出回路１１８は、同期 または非同期状態を示す同期表示信号１２０を発生し、この同期表示信号をＶＣ Ｏ制御 回路１１４に供給する。ＶＣＯ制御回路１１４は、同期表示信号１２０がシンセ サイザがＶＣＯのうちの一つと周波数同期したことを示すまで、複数のＶＣＯ回 路１１２のそれぞれを交互にイネーブルおよびディセーブルすることを続ける。 シンセサイザ１００が周波数同期すると、現在選択されるＶＣＯ、ループ分周器 １０６，位相検波器１０４およびループ・フィルタ１１０は、一般に同期した位 相同期ループ（ＰＬＬ）を形成する。位相同期ループは、位相検波器出力におい てエラー信号１０８を生成し、それによりｆ_vとｆ_refとの間の差を補正するよう に現在選択されるＶＣＯを調整することによって、分周された周波数出力信号ｆ_v を周波数信号ｆ_refと同相に維持する。 本発明に従って、ＶＣＯ制御回路１１４はＶＣＯアレイ１１２内のＶＣＯの総 数に対する現在イネーブルされるＶＣＯの数も追跡できる。ＶＣＯアレイ１１２ 内の各ＶＣＯが交互にイネーブルされても、うまく同期しない場合、範囲外表示 (out of range indicator)ｒａｎｇｅ_xは、交互のイネーブルおよびディセーブ ル・プロセスを終了する範囲外状態(out of range condition)をイネーブルする 。また、範囲外表示は、好ましくはコントローラ（図示せず）に戻され、ＶＣＯ アレイ１１２内の選択されたＶＣＯ回路のどれともうまく同期しなかったことを コントローラに通知する。従って、本発明で説明されるようなＶＣＯ制御回路１ １４は、同期状態が満たされるか、あるいは範囲外状 態が表示されるまで、シンセサイザ１００を周波数同期させる試みを続けること ができる。ＶＣＯアレイ１１２内のＶＣＯが異なるが重複する同調範囲を与える と、シンセサイザ１００は広帯域の電圧制御発振器同調範囲を提供できる。この 反復的プロセスは、ＶＣＯ制御回路１１４をリセットする新たなトリガ信号１１ ５で再スタートできる。 周波数シンセサイザ１００は、好ましくは、単一の集積回路（ＩＣ）の一部と して、Ｂｉ−ＣＭＯＳ(bipolar-complimentary metal oxide semiconductor)技 術を利用して製造される。ガリウム砒素（ＧａＡｓ）またはバイポーラなどの他 のＩＣ技術も、複数の選択可能な集積ＶＣＯ回路を提供することによって達成さ れる同調範囲の広域化に役立つ。本発明で説明されるＶＣＯ回路のアレイを利用 することにより、従来技術において広周波数範囲のシンセサイザで一般的な慣行 である、大きな同調電圧範囲を有する単一のＶＣＯ、の必要がなくなる。従って 、集積回路設計は、特に３ボルト以下の動作電圧を利用する低電圧用途用として シンセサイザ１００を魅力あるものにする。本発明で説明するＶＣＯ制御回路１ １４を利用してシンセサイザ１００内でＶＣＯ周波数範囲を自動的に選択および 非選択することにより、ＶＣＯ特性把握およびトリミングの必要は最小限に抑え られる。ＶＣＯ制御回路１１４および同期検出回路１１８は、本明細書で説明す る好適な実施例によりさまざまな方法で構成でき る。第１実施例は部分的に重複する同調範囲を有する一連のＶＣＯについて説明 したが、当業者であれば、一部の同調範囲間でギャップを有することが望ましい 用途もあることが理解される。 ここで第２図を参照して、本発明によるＶＣＯ制御回路の好適な構成を示す。 できる限り、第１図と第２図との間では共通の信号名が維持される。ＶＣＯ制御 回路２００は、好ましくは、カウンタ２０２，バイナリ・デコーダ２０４，タイ マ２０６，Ｄ型フリップフロップとして示される第１，第２および第３フリップ フロップ２０８，２１０，２１２，ＯＲゲート２１４およびインバータ２１６を 含む。動作時に、選択された（アクティブな）ＶＣＯの数はカウンタ２０２の内 容に格納され、バイナリ出力としてバイナリ・デコーダ２０４に与えられる。バ イナリ・デコーダ２０４はバイナリ入力を受けて、単一ビット出力をピンｓｅｌ_l 〜ｓｅｌ_nに与える。選択プロセスは、好ましくはコントローラ（図示せず）に よって生成される入力信号トリガ１１５によって開始され、このトリガ１１５は 設計内のすべてのカウンタおよびフリップフロップをリセットする。開始時に、 カウンタ２０２に格納される値は０であり、その結果、出力ｓｅｌ_lは論理高に 設定される。開始時に、タイマ２０６は周波数基準信号ｆ_refのクロック・サイ クルのカウントを開始する。クロック・サイクル時間の長さと、周波数基準信号 の期間との組み合わせは、シンセサイザの整定時間 よりも大きい時間遅延を生じさせるために用いられる。タイマ２０６がそのサイ クルを完了すると、オーバフロー出力は論理高に設定され、第１フリップフロッ プ２０８をクロックする。第１フリップフロップ２０８は、クロックされると、 第１図の同期検出器からの同期表示信号ｌｏｃｋ_xを格納し、この同期表示信号 は最初にインバータ２１６によって反転される。位相同期ループが現在選択され るＶＣＯ周波数と同期する（ｌｏｃｋ_xが論理低レベルに設定される）と、第１ フリップフロップ同期出力信号は論理高レベルに設定され、タイマ２０６のクロ ック入力ｃｌｋは論理ゲート２１４を介してディセーブルされ、選択出力ｓｅｌ_l 〜Ｓｅｌ_nにおける値はラッチされ保持される。位相同期ループが現在選択され るＶＣＯ周波数との同期に失敗する（ｌｏｃｋ_xが論理高(high)レベルに設定さ れる）と、タイマ２０６のオーバフロー出力は第１および第２の遅延生成フリッ プフロップ２１０，２１２をイネーブルし、これらのフリップフロップによりカ ウンタ２０２はそのバイナリ出力カウントをインクリメントする。カウンタ２０ ２のインクリメントされたカウントにより、バイナリ・デコーダ２０４は次の選 択出力、この場合ｓｅｌ₂、にインクリメントできる。このプロセスは、同期状 態に達するまで、あるいはカウンタ２０２がオーバフローするまで繰り返される 。カウンタ２０２におけるオーバフロー状態は、このカウンタのオーバフロー出 力ｒａｎｇｅ_xが論理高レベルのと きに存在し、これにより論理ゲート２１４を介して検索プロセスを終了する。ま た、ｒａｎｇｅ_x信号は、好ましくは、コントローラ（図示せず）にフィードバ ックされ、範囲外(out of range)状態が存在することを指示する。 第３図は、本発明による同期検出回路の好適な実施例の電気回路図を示す。で きる限り、第１図と第３図との間では共通の信号名が維持される。同期検出回路 ３００は、好ましくは、第１および第２比較器３０２，３０４と、第１比較器３ ０２の非反転入力に結合された第１分圧器３０６と、第２比較器３０４の反転入 力に結合された第２分圧器３０８とによって構成される。論理ゲートであるＮＡ ＮＤゲート３１０は、好ましくは、第１および第２比較器３０２，３０４に結合 され、同期検出信号ｌｏｃｋ_xを与える。アナログ同期検出回路３００は、第１ 図のループ・フィルタ１１０の出力において生成される制御電圧Ｖ_ctrlをサンプ リングし、これを第１および第２比較器３０２，３０４のプリセット閾値リミッ トと比較する。第１図の位相同期ループにより、制御電圧Ｖ_ctrlは、ＰＬＬが非 同期状態のとき、電源またはグランドのいずれかに近づく。この特徴は、周波数 および温度におけるループ・ダイナミックスのばらつきを低減する。第１分圧器 ３０６は第１比較器３０２の上限閾値を決定し、第２分圧器３０８は第２比較器 ３０４の下限閾値を決定する。比較器３０２は、制御電圧ｖ_ctrlが上限閾値より も低い場合に、論理高レベル（電源） 信号を生成する。制御電圧が上限閾値よりも高い場合、第１比較器３０２は論理 低(low）レベル（グランド）を生成する。第２比較器３０４は、制御電圧Ｖ_ctrl が下限閾値よりも高い場合に、論理高レベルを生成し、それ以外の場合には、論 理低レベルを生成する。ＮＡＮＤゲート３１０は、制御電圧Ｖ_ctrlが上限閾値と 下限閾値との間にあるときに、両方の入力が高の場合にのみ、論理低レベルを生 成する。これは、シンセサイザ１００が周波数同期することを示す。ＮＡＮＤゲ ート３１０の出力が論理高レベルのとき、シンセサイザ１００は非同期状態であ る。 アナログ方式を利用して同期検出器３００について説明したが、エラー信号１ ０８のエッジを位相検波器１０４の出力においてサンプリングすることにより、 別のデジタル構成も実現できる。このデジタル・サンプリング方法については、 Ｋaatzによる米国特許第４，７６４，７３７号"Ｆrequency Ｓynthesizer Ｈavi ng Ｐhase Ｄetector with Ｏptimal Ｓteering and Ｌevel-Ｔype Ｌock Ｉndi cation"において説明されており、本明細書に参考として含まれる。この構成で は、ＶＣＯ周波数範囲は、好ましくは単調に増加し、またエラー信号１０８のエ ッジをサンプリングすることにより、正または負の同期ずれ状態を判定できる。 これにより、非同期状態が生じると、制御回路１１４はＶＣＯアレイ１１２にお ける非順次的な検索を行い、一度にいくつかのＶＣＯ回路をスキップできる。従 って、範囲外状態を判定するために各ＶＣＯ回路をイネーブルする必要はない。 また、当技術分野で利用可能なさまざまな他の同期検出方式も、周波数シンセサ イザの同期および非同期状態を判定するために利用できる。 また、どのＶＣＯが実際に周波数同期するかについての情報をコントローラ（ 図示せず）が格納することが望ましいこともある。従って、制御回路１１４は、 再トリガされると、周波数同期した最後にイネーブルされたＶＣＯで非順次検索 を開始することによって応答できる。最後にイネーブルされたＶＣＯで検索を再 スターとすることにより、同期時間を低減できる可能性が高い。 ここで第４図を参照して、本発明に従って周波数シンセサイザにおいてＶＣＯ 同調範囲を制御するための反復的プロセス４００のフローチャートを示す。ステ ップ４０２は、すべてのＶＣＯ制御回路をリセットすることにより反復的プロセ ス４００を開始し、ステップ４０４は、この場合は値０（ｉ＝０）である所定の 値にカウンタをセットし、ステップ４０６は、カウンタを所定の値だけインクリ メントし、この場合１だけインクリメントする。ステップ４０８は、ＶＣＯ_iを イネーブルし、ステップ４１０においてクロックを所定の時間、例えば、１００ マイクロ秒だけ遅延させる。ステップ４１２は、同期状態が検出されたかどうか を判定し、同期状態が検出された場合、ステップ４１４において反復的プロセス を停止する。ステップ４１２におい て同期状態が検出されない場合、ステップ４１６において範囲外状態が存在する かどうか調べられる。ステップ４１６は、カウンタを所定の閾値と比較すること によって、範囲外状態が存在するかどうかを判定する。範囲外状態が満たされる 場合、現在イネーブル状態のＶＣＯはステップ４１８においてディセーブルされ 、反復的プロセスはステップ４２０において停止される。ステップ４１６におい て範囲外状態が判定されない場合、現在イネーブル状態のＶＣＯはステップ４２ ２においてディセーブルされ、反復的プロセスはステップ４０６に戻り、ここで カウンタはインクリメントされ、ステップ４０８において新たなＶＣＯをイネー ブルする。あるＶＣＯから別のＶＣＯの同調範囲が部分的に重複する場合、この 反復的プロセスの結果、周波数シンセサイザが同期できる広帯域のＶＣＯ同調範 囲が得られる。 上記のように、ＶＣＯを非順次的な方法で配列し、いくつかのＶＣＯを一度に スキップしても望ましい場合がある。反復的プロセス４００は、ＶＣＯの非順次 的な検出を行うために、正および負の非同期状態に応答するように適応できる。 従って、この反復的プロセスは、特定用途の必要性に合致するように適応できる 。 発明の好適な実施例について図説したが、本発明はそれに制限されないことが 明白である。シンセサイザ回路１００の好適な実施例は、ＶＣＯ制御回路１１４ から並列状に 結合された個別のＶＣＯ回路を示すが、別の方法では、複数の選択可能なＶＣＯ 同調周波数を与えるために複数のピン・スイッチまたは切換え式バラクタ同調範 囲を有する一つのＶＣＯを含むことができる。この周波数シンセサイザの別の実 施例を添付の図面のうち第５図に示す。なお、同様な参照番号は、できる限り第 １図と第５図との間で用いられる。この別の実施例に従って、周波数シンセサイ ザ５００は、ＶＣＯ制御回路１１４と、位相検波器１０４，ループ・フィルタ１ １０，ループ分周器１０６および好ましくはＮビット・バンド選択を有する可変 電圧制御発振器（ＶＣＯ）５０２によって構成される位相同期ループを制御する ための同期検出回路１１８とを含む。可変ＶＣＯ５０２は、第６図の電子回路図 においてさらに詳細に示される。ここでも、本発明に従って、ＶＣＯ制御回路１ １４は、シンセサイザ５００内で複数の選択可能なＶＣＯ周波数範囲からＶＣＯ 周波数の自動選択を行う。非同期状態を判定し、またこれらの状態を利用して複 数の選択可能なＶＣＯ周波数範囲を制御することにより、仝体的に広い同調範囲 がシンセサイザに与えられる。 ここで第６図を参照して、一般に可変ＶＣＯ５０２はキャパシタ６１２，バラ クタ６０８，共振器６１０，トランジスタ６１４および電流シンク６１６を含む 。簡単にするため、他のバイアス回路は省略する。本発明のこの別の実施例に従 って、可変ＶＣＯ５０２は、ＶＣＯ制御回路１１ ４からの選択ラインｓｅｌ_l〜ｓｅｌ_nを介してイネーブルされる好ましくは電界 効果トランジスタ（ＦＥＴ）であるスイッチ６０４をさらに含む。ＦＥＴ６０４ は、キャパシタ（Ｃ〜Ｃｘ２^N）を単独あるいは組み合わせて選択的に作動させ 、さまざまな選択可能な同調範囲をシンセサイザ５００に与える。第１図のＶＣ Ｏ制御回路１１４は、第２図の実施例において説明した単一ビットのバイナリ出 力ではなく、Ｎビットのバイナリ出力を選択ポート（ｓｅｌ_l〜ｓｅｌ_n）に与え るように構成できる。従って、単一の可変ＶＣＯ５０２は、シンセサイザ５００ を同期させるための選択可能な同調周波数の広い範囲で微同調を行う。 第７図において、双方向無線装置７００などの通信装置を示す。無線装置７０ ０は、情報を送受信するために従来の送信機，受信機およびコントローラ回路を 内蔵する。好ましくは、無線装置７００は、本発明によって説明されるような選 択可能なＶＣＯ同調範囲を有する周波数シンセサイザを内蔵する。従って、無線 装置７００は、通信リンクを獲得するため広い範囲の同調周波数という利点を提 供する。テレビジョンやセルラ電話などの他の通信装置も、本発明によって説明 される選択可能な同調範囲を有する周波数シンセサイザによって提供される改善 による効果を得ることができる。 従って、本発明によって説明されるように複数のＶＣＯまたは単一の可変ＶＣ Ｏを構成し制御することによって、 広帯域周波数シンセサイザを実現できる。ＶＣＯアレイまたは単一の可変ＶＣＯ を利用し、また同期ずれ状態を判定することにより、個別ＶＣＯの特性把握やト リミング工程の必要性は大幅に低減される。本発明によって説明されるようにＶ ＣＯ同調範囲を制御する反復的なプロセスにより、一つの集積型シンセサイザが より広い範囲の通信用途に対処することができ、従って、従来のシンセサイザに 比べて市場における訴求力が大きい。 多数の他の修正，変更，変形，置換および同等は、請求の範囲によって定めら れる本発明の精神および範囲から逸脱せずに当業者に想起される。

Claims (1)

1. 【特許請求の範囲】 １．周波数シンセサイザ用の位相同期ループ（ＰＬＬ）であって： 第１周波数入力信号を与える基準発振器； 前記第１周波数入力信号の位相を第２周波数入力信号と比較し、エラー信号を 生成する位相検波器； 前記位相検波器に結合され、前記エラー信号に応答して制御電圧を与えるルー プ・フィルタ； 前記制御電圧を受ける複数の電圧制御発振器（ＶＣＯ）回路； 前記複数のＶＣＯ回路のそれぞれを個別にイネーブルおよびディセーブルする ＶＣＯ制御回路であって、前記複数のＶＣＯ回路のそれぞれは、イネーブルされ ることに応答して出力周波数を個別に生成し、前記ＶＣＯ制御回路は、各個別の イネーブルされたＶＣＯ回路の整定時間を決定する遅延手段を含む、ＶＣＯ制御 回路； 前記周波数シンセサイザが前記複数のＶＣＯ回路のうちの一つと周波数同期し たかどうかを、前記制御電圧に基づいて判定する同期検出回路であって、前記Ｖ ＣＯ制御回路は、前記周波数シンセサイザが周波数同期すると、前記複数のＶＣ Ｏ回路のそれぞれを個別にイネーブルおよびディセーブルすることを停止する、 同期検出回路；および 各生成された出力周波数を所定の量だけ分周し、分周さ れた周波数を前記第２周波数入力信号として前記位相検波器にフィードバックす るループ分周器； によって構成されることを特徴とする周波数シンセサイザ用の位相同期ループ （ＰＬＬ）。 ２．前記ＶＣＯ制御回路は、各個別にイネーブルされたＶＣＯ回路の整定時間 を決定する遅延手段を含むことを特徴とする請求項１記載の周波数シンセサイザ 用の位相同期ループ（ＰＬＬ）。 ３．前記ＶＣＯ制御回路は、各個別にイネーブルされたＶＣＯ回路の数を追跡 するカウンタを含み、前記ＶＣＯ制御回路は、前記数が所定のオーバフロー・リ ミットに達するとディセーブルされることを特徴とする請求項１記載の周波数シ ンセサイザ用の位相同期ループ（ＰＬＬ）。 ４．前記ＶＣＯ制御回路は、前記複数のＶＣＯ回路のそれぞれを非順次的に個 別にイネーブルおよびディセーブルすることを特徴とする請求項１記載の周波数 シンセサイザ用の位相同期ループ（ＰＬＬ）。 ５．前記同期検出回路は、同期または非同期シンセサイザ状態のいずれかを示 す同期表示信号を生成し、前記ＶＣＯ制御回路は、非同期状態を示す前記同期表 示信号に応答して、前記複数のＶＣＯ回路のそれぞれを個別にイネーブルおよび ディセーブルすることを特徴とする請求項１記載の周波数シンセサイザ用の位相 同期ループ（ＰＬＬ）。 ６．周波数シンセサイザ用の位相同期ループ（ＰＬＬ） であって： 第１周波数入力信号を与える基準発振器； 前記第１周波数入力信号の位相を第２周波数入力信号と比較し、エラー信号を 生成する位相検波器； 前記位相検波器に結合され、前記エラー信号に応答して制御電圧を与えるルー プ・フィルタ； 前記制御電圧を受ける複数の電圧制御発振器（ＶＣＯ）回路； 前記複数のＶＣＯ回路を個別にイネーブルおよびディセーブルするＶＣＯ制御 回路であって、前記複数のＶＣＯ回路のそれぞれは、イネーブルされることに応 答して出力周波数を個別に生成する、ＶＣＯ制御回路； 前記周波数シンセサイザが前記複数のＶＣＯ回路のうちの一つと周波数同期し たかどうかを、前記制御電圧に基づいて判定する同期検出回路であって、前記Ｖ ＣＯ制御回路は、前記周波数シンセサイザが周波数同期すると、前記複数のＶＣ Ｏ回路のそれぞれを個別にイネーブルおよびディセーブルすることを停止する、 同期検出回路； 各生成された出力周波数を所定の量だけ分周し、分周された周波数を前記第２ 周波数入力信号として前記位相検波器にフィードバックするループ分周器； によって構成され、 前記同期検出回路は、同期表示信号を生成するため前記制御電圧を所定の閾値 リミットと比較し、前記同期表示信 号は、同期または非同期シンセサイザ状態を示し、前記ＶＣＯ制御回路は、非同 期状態を示す前記同期表示信号に応答して、前記複数のＶＣＯ回路のそれぞれを 個別にイネーブルおよびディセーブルすることを特徴とする周波数シンセサイザ 用の位相同期ループ（ＰＬＬ）。 ７．周波数シンセサイザ用の位相同期ループ（ＰＬＬ）であって： 第１周波数入力信号を与える基準発振器； 前記第１周波数入力信号の位相を第２周波数入力信号と比較し、エラー信号を 生成する位相検波器； 前記位相検波器に結合され、前記エラー信号に応答して制御電圧を与えるルー プ・フィルタ； 前記制御電圧を受ける複数の電圧制御発振器（ＶＣＯ）回路； 前記制御電圧に応答して、前記ＰＬＬの同期状態または非同期状態を示す同期 検出信号を生成する同期検出回路； 前記同期検出信号によって同期状態が示されるまで、前記同期検出信号に応答 して、前記複数のＶＣＯ回路のそれぞれを、一度に一つ、選択的にイネーブルお よびディセーブルするＶＣＯ制御回路であって、前記ＶＣＯ制御回路は、前記同 期検出信号によって同期状態が示されずに、前記複数のＶＣＯ回路のそれぞれが 選択的にイネーブルされると、前記複数のＶＣＯ回路のそれぞれを選択的にイネ ーブルおよびディセーブルすることを停止する、ＶＣＯ制御回路； イネーブルされることに応答して、選択的に生成された出力周波数をそれぞれ が与える前記複数のＶＣＯ回路；および 各選択的に生成された出力周波数を所定の量だけ分周し、分周された出力周波 数を前記第２周波数入力信号として前記位相検波器にフィードバックするループ 分周器； によって構成されることを特徴とする周波数シンセサイザ用の位相同期ループ （ＰＬＬ）。 ８．前記ＶＣＯ制御回路は、前記同期検出信号によって同期状態が示されずに 、前記複数のＶＣＯ回路のそれぞれが選択的にイネーブルされたとき、前記複数 のＶＣＯ回路のそれぞれを選択的にイネーブルおよびディセーブルすることを停 止することを特徴とする請求項７記載の周波数シンセサイザ用の位相同期ループ （ＰＬＬ）。 ９．前記複数のＶＣＯ回路は、部分的に重複した周波数範囲を与えることを特 徴とする請求項７記載の周波数シンセサイザ用の位相同期ループ（ＰＬＬ）。