JP2010206453A - Ｐｌｌ回路、送受信器及び携帯情報端末 - Google Patents

Abstract

【課題】長時間使用等の発熱でも周波数ロックが外れないＰＬＬ及びその制御方法を提供する。
【解決手段】本発明の基準周波数生成ブロックはＰＬＬ５、ＲＦ制御回路１４及びＢＢ制御回路２４の３つから構成される。ＰＬＬ５のループフィルタ１０２から引き出す検出信号（ＶＴＵＮＥ）１３１が所定の電圧レンジから外れるとＬＫＤＥＴＢ信号６１がＰＬＬ５からＢＢ制御回路１４に対して出力される。ＢＢ制御回路２４はその後、ＲＦ制御回路１４を介してＰＬＬ５の検出信号１３１の処理を止め、その後ＲＦ制御回路１４にオートバンドセレクト動作を実行させる。この処理により、送受信を止めることなく実行し続ける無線ＬＡＮ等の送受信器のＶＣＯの温度特性の調整を行うことが可能となる。
【選択図】図２

Description

本発明は無線送受信器で用いられるＰＬＬ回路及びＰＬＬ回路の制御方法、特に無線ＬＡＮ等の同一周波数帯を継続使用することを想定した通信プロトコルに用いるものに関する。

ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）回路は入力信号の周波数・位相に同期した信号を生成するための回路である。ＰＬＬ回路を構成するＶＣＯ（電圧制御発振回路）の出力を分周した後に入力信号と対比することで、任意の高周波を自由に可変して他の周辺回路に供給することができるという利点を持つ。この性質からＰＬＬ回路は高周波を用いる無線送受信器の分野で一般的に用いられている。

ＰＬＬ回路を構成する要素には先にあげたＶＣＯがある。図１は一般的なＶＣＯの構成を表す模式図である。

一般的なＶＣＯは、その内部にコイル及び多数の容量を有するが、これらのコイル容量は温度による特性変化を生じる。また、ＰＭＯＳクロスカップル１００１、ＮＭＯＳクロスカップル１００２や、本図では図示しない比較器から入力される制御電圧端子を受けるＭＯＳバラクタも温度により特性変化を生じる。さらにはアルミ配線自体のインダクタンス値も同様である。

このようにＶＣＯ自体が温度特性に支配される要因が多い。ＶＣＯ発振周波数の温度変動の発生はＰＬＬを不安定にし、周波数のロックが外れる一因となる。一度温度変動によって周波数ロックが外れると、その原因から復帰は困難となり、結果所望の周波数チャネルから外れてしまい通信ができなくなる。

従って、単一のＶＣＯの連続使用が想定される状況、たとえば無線ＬＡＮ環境など、ではＶＣＯ自体の合わせこみ・作りこみが求められる。また、ＶＣＯ制御電圧部にＶＣＯ内のトランジスタの温度特性を補正する回路を入れることもなされていた。さらには、ＰＬＬを使用する装置に温度特性を吸収する手法を用意することも一般的である。

特開２００２−２３７８６０号公報（特許文献１）には、温度センサによって温度変化を常時監視し、温度テーブルにより温度変化時の位相のずれを補正する情報を位相器に入力して位相補正を行う技術が開示されている。

特開２００２−２３７８６０号公報

しかし、温度特性等は設計時点では予見できないことも多く、実際に製造を行って調整を行い、これを繰り返す必要がある。従って、ＶＣＯ自体の合わせこみ・作りこみには時間・工数を要することとなる。

また、ＶＣＯ制御電圧部にトランジスタの温度特性を補正する回路を盛り込むと制御電圧のダイナミックレンジが小さくなる。そのため、電源電圧の低い微細化ＲＦＣＭＯＳプロセスでは適さない。

さらに、特許文献１のように温度を計測して処理を行おうとすると、本来必要の無い温度計測手段及び温度テーブルを記憶する記憶領域など、部品の点数が大幅に増大する。

これらのことから、ＰＬＬロックが外れないようにするための新しいアイデアが必要となる。

本発明の目的は、長時間使用等の発熱でも周波数ロックが外れないＰＬＬ及びその制御方法を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。

本発明の代表的な実施の形態に関わるＰＬＬ回路は、制御電圧を可変させることで周波数を動的に変動することが可能な電圧制御発振回路と、制御電圧が所定の範囲に含まれているかを判定する制御電圧レンジ検出処理を行う検出回路と、を含み、検出回路は制御電圧レンジ検出処理で制御電圧が所定の範囲に含まれていない際に周波数ロックが外れたことを示すＬＫＤＥＴＢ信号を出力することを特徴とする。

このＰＬＬ回路は、更にノイズを排除するループフィルタを含み、このループフィルタはＣＲ１段のローパスフィルタを有し、ローパスフィルタの入力側に第１の抵抗及び第１の容量が直列に接続して接地され、検出回路は第1の抵抗及び第1の容量の接続点の電圧を制御電圧レンジ検出処理で用いることを特徴としてもよい。

このＰＬＬ回路において、検出回路には更にＬＫＤＴＯＥＮ信号の入力端子を備え、この検出回路はＬＫＤＴＯＥＮ信号によって制御電圧レンジ検出処理を実行するかを決定することを特徴としてもよい。

本発明の代表的な実施の形態に関わる送受信器は、制御電圧を可変させることで周波数を動的に変動することが可能な電圧制御発振回路と、制御電圧が所定の範囲に含まれているかを判定する制御電圧レンジ検出処理を行う検出回路と、を含むＰＬＬ回路と、ＲＦ制御回路と、ベースバンド制御回路と、を含み、検出回路は制御電圧レンジ検出処理で制御電圧が所定の範囲に含まれていない際に周波数ロックが外れたことを示すＬＫＤＥＴＢ信号を前記ベースバンド制御回路に出力し、ＬＫＤＥＴＢ信号を受けたベースバンド制御回路はＲＦ制御回路をアイドル状態に移行させた後にオートバンドセレクト処理を実行させることを特徴としても良い。

この送受信器において、ＬＫＤＥＴＢ信号はＲＦ制御回路にも出力され、ベースバンド制御回路からＲＦ制御回路に送信モード信号又は受信モード信号が出力し、オートバンドセレクト処理後、送信モード信号又は受信モード信号が入力される前に、ＬＫＤＥＴＢ信号を受けたベースバンド制御回路はＵＮＬＯＣＫ信号を前記ベースバンド制御回路に出力することを特徴としても良い。

この送受信器において、ＵＮＬＯＣＫ信号を受けたベースバンド制御回路は障害時処理を実行することを特徴としても良い。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。

本発明の代表的な実施の形態に関わるＰＬＬ及びＰＬＬの制御方法によって、ＶＣＯ発振周波数の温度変動が生じたとしても、安定して周波数ロックを行えることを可能にする。これにより無線送受信器は送受信を安定して行うことが可能となる。

一般的なＶＣＯの構成を表す模式図である。 本発明の第１の実施の形態に関わる無線送受信器を表すブロック図である。 本発明の第１の実施の形態に関わるＰＬＬの構成を表すブロック図である。 本発明の第１の実施の形態に関わるループフィルタの構成を表す回路図である。 本発明の第１の実施の形態に関わるループフィルタの説明用の回路図である。 検出回路の構成を表す回路図である。 検出回路中のヒステリシスコンパレータの構成を表す回路図である。 ヒステリシスコンパレータの動作概念図である。 本発明の第１の実施の形態に関わる基準周波数生成ブロックの動作を示すシーケンスチャートである。 本発明の第１の実施の形態に関わる基準周波数生成ブロックの動作中のタイミングチャートである。 本発明の第１の実施の形態に適用可能な別の検出回路の構成を表すブロック図である。 本発明の第２の実施の形態に関わるＰＬＬの構成を表すブロック図である。 本発明の第３の実施の形態に関わるＰＬＬの構成を表すブロック図である。 本発明の第４の実施の形態に関わる無線送受信器を表すブロック図である。 本発明の第４の実施の形態に関わる基準周波数生成ブロックの動作中のシーケンスチャート等である。 本発明の第４の実施の形態に関わる基準周波数生成ブロックの動作中のタイミングチャートである。

以下、本発明の実施の形態について説明する。

（第１の実施の形態）
図２は本発明の第１の実施の形態に関わる無線送受信器を表すブロック図である。この送受信器は、機能構成的には受信側ブロックと送信側ブロック及び本発明に関わる基準周波数生成ブロックの３つに分かれる。また、回路構成的にはＲＦ処理部４１及びＢＢ処理部４２に分かれる。以下では、機能構成に着目して説明をする。

受信側ブロックは、受信用アンテナ１が受信したアナログ信号のＩＱ成分を分離するための低雑音増幅器（ＬＮＡ）４、９０度位相器６ｒ、受信用ミキサ７ｉ、７ｑ、受信用ローパスフィルタ（受信用ＬＰＦ／ＰＧＡ）１１ｉ、１１ｑ、アナログ・デジタル変換器５０ｉ、５０ｑ及び管理用の受信信号強度表示回路（ＲＳＳＩ）１２、アナログ・デジタル変換器４９である。

送信側ブロックには、変調回路３３、デジタル・アナログ変換器（ＤＡＣ）５１ｉ、５１ｑ、送信用ベースバンドＬＰＦ３１ｉ、３１ｑ、送信用ミキサ３０ｉ、３０ｑ、９０度位相器６ｔ及び送信用アンプ４０、及び送信用アンテナ２８を含む。

上記については一般的な回路であるので詳細な説明は省略する。

本発明に関わる基準周波数生成ブロックはＰＬＬ５、ＲＦ制御回路２４及びＢＢ制御回路１４を含んで構成される。

本実施の形態に関わるＰＬＬ５は入力されるリファレンスクロック信号４６と自身の出力する信号（後述する図３のＰＬＬ出力信号１１５）を分周した信号とを対比する。ＰＬＬ出力信号１１５のほかに、ＰＬＬ５はＬＫＤＥＴＢ信号６１を出力する。このＬＫＤＥＴＢ信号６１はＰＬＬ５のＶＣＯ制御電圧信号（図３のＶＣＯ制御電圧信号１１４）が所定の範囲から外れたことを示す信号である。詳細については後述する。

ＢＢ制御回路１４はＰＬＬ５からのＬＫＤＥＴＢ信号を受けて、ＲＦ制御回路２４に対してＷａｒｍ−ｕｐ信号６３を出力するＢＢ処理部４２側の制御回路である。Ｗａｒｍ−ｕｐ信号６３に加えて、送信側ブロックまたは受信側ブロックのいずれを実行するかを受信モード信号６４、送信モード信号６５も合わせてＲＦ制御回路２４に出力する。また、一般的な送受信器の機能として、デジタル・アナログ変換器４９でデジタル変換されたＲＳＳＩ１２の出力を受け取って受信状況の監視を行う、変調回路３３に対して送信用のベースバンド信号処理を指示するなども行う。

ここで「ＢＢ」とはベースバンド（Ｂａｓｅ Ｂａｎｄ）の略であり、以下の明細書中でも同様に用いる。

ＲＦ制御回路２４は、従来のＲＦ制御回路が有するＤＣオフセットキャリブレーションを補正するために受信用ローパスフィルタ（受信用ＬＰＦ／ＰＧＡ）１１ｉ、１１ｑの調整や、受信信号強度表示回路１２の制御、ＰＬＬ５のオートバンドセレクト機能を有する。本発明に関わるＲＦ制御回路２４はＢＢ制御回路１４から入力されるＷａｒｍ−ｕｐ信号６３をトリガーとして、オートバンドセレクト機能が動作する点に特徴がある。ここでＲＦとは無線周波数（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）の略であり、以下の明細書中でも同様に用いる。

本発明に関わるＲＦ制御回路２４の出力信号の一つとして、ＰＬＬ５内部のＶＣＯのオートバンドセレクト機能に関する信号線及びＬＫＤＴＯＥＮ信号６２がある（本図ではまとめられている）。本図ではＲＦ制御回路２４からＰＬＬ５への出力信号との一つとしており番号は図示していない。

このＬＫＤＴＯＥＮ信号６２の性質は以下の通りである。ＶＣＯのオートバンドセレクト機能を動作させている間はＶＣＯの温度特性判定を行う意味は無い。すなわち、図１の容量切替スイッチ群１００３を切り替えており、ＶＣＯの特性が急変するためである。従って、ＲＦ制御回路２４がＰＬＬ５に対しＬＫＤＴＯＥＮ信号６２を論理値「０」にすることでＲＦ制御回路２４にＬＫＤＥＴＢ信号６１を出力しないようにする。これにより基準周波数生成ブロックの誤動作を防止する。

図３は本発明の第１の実施の形態に関わるＰＬＬ５の構成を表すブロック図である。このＰＬＬ５は大別するとフェイズロックループ部と検出回路１３３に分かれる。

すなわち、フェイズロックループ部は従来のＰＬＬ回路同様、位相周波数比較器１００、チャージポンプ１０１、ループフィルタ１０２、ＶＣＯ１０３、分周器１０４、デコーダ１０５を含んで構成される。

位相周波数比較器（ＰＦＤ）１００はリファレンスクロック信号４６と分周器１０４の出力の位相が同期しているかを見る差動増幅器である。リファレンスクロック信号４６と分周器１０４の出力の位相が一致していれば位相周波数比較器１００の出力は規定の値であり、一方両者の位相がずれているようであれば、この規定の値を上回る、もしくは下回ることと成る。

なお、リファレンスクロック信号４６は比較的安定性の高い水晶発振子の出力又は水晶発振子の出力を分周したものを用いる。

チャージポンプ１０１は位相周波数比較器１００の出力電圧を上昇させるための昇圧回路である。

ループフィルタ１０２はチャージポンプ１０１で昇圧する際に出力信号にのったノイズ（リプル）を取り除くためのフィルタ回路である。ＶＣＯ１０３に入力される信号の品質によってＰＬＬ５の性能が決定されるためループフィルタ１０２はきわめて重要な部位である。ループフィルタ１０２については図４の説明で詳述する。

ＶＣＯ１０３はループフィルタ１０２の出力信号の電圧によって出力周波数を制御することが可能な電圧制御発信器である。本実施の形態においても図１で示したようにスイッチを切り替えることでオートバンドセレクト機能を実現できるＶＣＯの使用を想定している。従ってこのＶＣＯ１０３も温度による特性変化を生じるものである。

分周器１０４はＶＣＯ１０３の出力を１／Ｎに分周するための分周器である。

検出回路１３３は水晶発振子等の出力のように周波数の安定した基準クロックで動作する比較器である。この検出回路１３３にはＬＫＤＴＯＥＮ信号６２及び検出信号１３１が入力される。なお、検出回路１３３の詳細については図６の説明で詳述する。

デコーダ１０５はオートバンドセレクト信号１１７を受けＶＣＯ１０３で使用するバンドを設定するスイッチ群を切り替えるための制御回路である。このＶＣＯ１０３のスイッチ群は図１のスイッチ群１００３のような構成を取っており、このスイッチ群を適宜オン・オフすることで、ＶＣＯ１０３の容量を適宜変更する。これにより所望の周波数バンドを得ることが可能となる。あとはＶＣＯ１０３に入力される電圧によってＶＣＯ１０３の出力信号の周波数が決定される。

本発明に関わるＰＬＬ５のフェイズロックループ部の特徴は、ループフィルタ１０２からの出力が検出回路１３３で一定の範囲に含まれるかを検出する点にある。

図４は、本発明の第１の実施の形態に関わるループフィルタ１０２の構成を表す回路図である。また図５は、説明用の回路図である。

本発明のループフィルタ１０２は抵抗Ｒ２、Ｒ３と容量Ｃ１、Ｃ２、Ｃ３を含んで構成される。このループフィルタ１０２の入力信号はチャージポンプ１０１の出力信号であり、出力はＶＣＯ制御電圧信号１１４である。この入力信号と出力信号の間にはＣＲ１段のローパスフィルタを含む。このローパスフィルタは容量Ｃ３と抵抗Ｒ３から構成される。また、チャージポンプ１０１の出力信号の急激な変化を吸収するために容量Ｃ１が接地される。

このローパスフィルタの抵抗Ｒ３の入力側に、抵抗Ｒ２と容量Ｃ２を直列に接続して接地する。なお、容量Ｃ２をグランド側に配置し、抵抗Ｒ２をチャージポンプ１０１の出力信号側に配置する。この抵抗Ｒ２と容量Ｃ２との結節点から検出回路１３３で利用する検出信号１３１を出力する点に特徴がある。

検出のことだけを考えるのであれば、ＶＣＯに流れるＶＣＯ制御電圧信号１１４を検出するなら、図５に示すようにチャージポンプ出力信号１１３及びＶＣＯ制御電圧信号１１４の間に直接接続することが望ましい。図５のように容量Ｃ２と抵抗Ｒ２の並びを変え、容量Ｃ２の電荷のチャージ量をモニタすることで、チャージポンプ出力信号１１３およびＶＣＯ制御電圧信号１１４を直接的に検出することが可能となる。

しかし図５の構成を取ると、検出信号１３１を介して検出回路１３３の雑音が直接ＶＣＯ制御電圧信号１１４に載ることになる。これはＰＬＬ５の性能を保つ上で避けたい。

そこで、本実施の形態ではチャージポンプ出力信号１１３から抵抗Ｒ２及び容量Ｃ２を通して接地し、抵抗Ｒ２及び容量Ｃ２の接続点から検出信号１３１を検出回路１３３に出力する構成を取る。このような構成にすることで、チャージポンプ出力信号１１３と検出信号１３１の間に抵抗Ｒ２が入るため、検出回路１３３を原因とするノイズのチャージポンプ出力信号１１３への影響を低減することが可能となる。また、抵抗Ｒ２とグランド電位との間に容量Ｃ２が存在する。しかし、容量Ｃ２に電荷がチャージされると容量Ｃ２の存在を考慮する必要は無くなる。さらにはＰＬＬの帰還回路という性質上、基本的にはチャージポンプ出力信号１１３には電流が流れず電圧が一定である。従って、抵抗Ｒ２及び容量Ｃ２の間の電位を測定することで、ほぼＶＣＯ制御電圧信号１１４の電位を測定することとなる。

以上のように、本発明のループフィルタ１０２によって、ＶＣＯ制御電圧信号１１４にノイズを載せることなくＶＣＯ制御電圧信号１１４の電位を測定することが可能となる。

次に検出信号１３１が出力される検出回路１３３について説明する。

この検出回路１３３はクロック発生回路３０３、ＡＮＤゲート３０５、フリップフロップ３０６、ヒステリシスコンパレータ３０７を含んで構成される。図６は、この検出回路１３３の構成を表す回路図である。図７は検出回路１３３中のヒステリシスコンパレータ３０７の構成を表す回路図である。図８はヒステリシスコンパレータ３０７の動作概念図である。これらの図を用いて検出回路１３３の説明を行う。

クロック発生回路３０３は既述の通り、水晶発振子等の出力のように周波数の安定した基準クロックを出力するクロック発生回路である。

ＡＮＤゲート３０５はＬＫＤＴＯＥＮ信号６２とクロック発生回路３０３の論理積を取るＡＮＤゲート回路である。すなわちＬＫＤＴＯＥＮ信号６２が「０」であれば、フリップフロップ３０６にクロックが入力されない構成となっている。

フリップフロップ３０６はクロックに同期してヒステリシスコンパレータ３０７の出力を保持するフリップフロップ回路である。フリップフロップ３０６のリセット端子にはＬＫＤＴＯＥＮ信号６２の反転信号が入力される。これによりＬＫＤＴＯＥＮ信号６２が「０」のときフリップフロップ３０６は動作しなくなる。

このフリップフロップ３０６の出力がＬＫＤＥＴＢ信号６１となってＢＢ制御回路１４に入力される。

ヒステリシスコンパレータ３０７は検出信号１３１の電圧が一定の範囲に含まれるかを検出する比較器である。具体的には図７及び図８を用いて説明する。

ヒステリシスコンパレータ３０７に入力された検出信号１３１は高電位側ヒステリシスコンパレータ３０１ａ及び低電位側ヒステリシスコンパレータ３０１ｂに入力される。

高電位側ヒステリシスコンパレータ３０１ａでは検出信号１３１の電圧と高電位ＶＨｉを対比する。そして、検出信号１３１の電位が高電位ＶＨｉより高ければ高電位側ヒステリシスコンパレータ３０１ａは「１」を出力する。

低電位側ヒステリシスコンパレータ３０１ｂでは検出信号１３１の電圧と低電位ＶＬｏを対比する。そして、検出信号１３１の電位が低電位ＶＬｏより低ければ低電位側ヒステリシスコンパレータ３０１ｂは「１」を出力する。

ＯＲゲート３０４は高電位側ヒステリシスコンパレータ３０１ａの出力と低電位側ヒステリシスコンパレータ３０１ｂの出力との論理和を取るＯＲゲートである。いずれか一方の信号から「１」が出力されれば、フリップフロップ３０６のデータ信号には「１」が出力されることとなる。

この高電位ＶＨｉと低電位ＶＬｏについて図８を用いて説明する。

本図では、横軸をＶＣＯ制御電圧信号とし、縦軸をＶＣＯ出力信号の周波数を示す。本図で表すＶＣＯは高電圧を加えると周波数が低下する構成を取るものとする。また該ＶＣＯは４つの周波数バンドを持っており、選択した周波数バンドと入力されるＶＣＯ制御電圧信号によって、ＶＣＯが出力する信号の周波数が決定される。

この図８の場合、一の電圧を入力すると選択している周波数のバンドによって、４つの周波数の出力が予期される。従って、設計者がもっとも自分の使用目的に合致するように低電位ＶＬｏ、高電位ＶＨｉを求めればいい。図８では最も出力信号の周波数が低いＢａｎｄ＃４を基準に低電位ＶＬｏを決定し、かつ、出力信号の周波数が最も高いＢａｎｄ＃１を基準に高電位ＶＨｉをそれぞれ決定している。しかし、低電位ＶＬｏ、高電位ＶＨｉの決定方法はこれにこだわるものではない。また、周波数のバンドによって低電位ＶＬｏ、高電位ＶＨｉを切り替えられるようにしても問題は無い。

いずれにしても、本発明はＰＬＬロックが外れる前にオートバンドセレクト動作を行うことが求められる。従って、ＰＬＬロックが外れないうちに低電位ＶＬｏ、高電位ＶＨｉに到達するように設定することが求められる。

以上の回路構成を踏まえつつ、基準周波数生成ブロックを構成するＰＬＬ５、ＢＢ制御回路１４及びＲＦ制御回路２４の動作を説明する。図９は本発明の基準周波数生成ブロックの動作を示すシーケンスチャートであり、図１０は本発明の基準周波数生成ブロックの動作中のタイミングチャートである。なお各図の括弧で囲われた数字（（１）など）は両図で対応したイベントであることを表す。

検出信号１３１が所定の範囲を逸脱すると（１）、検出回路１３３のフリップフロップ３０６はＬＫＤＥＴＢ信号６１を１（＝ヒステリシスコンパレータ３０７の出力の値）にする。

これをＢＢ制御回路１４が検知すると、ＢＢ制御回路１４はＷａｒｍ−ｕｐ信号６３を０にすると共に、送信モード信号６４、受信モード信号６５も合わせて０とする（２）。これらのＢＢ制御回路１４の一連の処理をリフレッシュ処理という。

Ｗａｒｍ−ｕｐ信号６３が０になったことをＲＦ制御回路２４が感知すると、検出回路１３３の動作をとめるべくＲＦ制御回路２４はＬＫＤＴＯＥＮ信号６２を０にする（３）。これにより、ＰＬＬ５に含まれる検出回路１３３内のフリップフロップ３０６にリセットがかかり、検出回路１３３は停止状態になる（ステップＳ２００１）。

フリップフロップ３０６がリセットされることで、ＬＫＤＥＴＢ信号６１は０になる（４）。これにより、オートバンドセレクト開始前の処理が終了することとなる。

ＬＫＤＥＴＢ信号６１が０になったことを受けて、ＢＢ制御回路１４はＷａｒｍ−ｕｐ信号６３を１にする（５）。同時に、ＢＢ制御回路１４は自身が有するオートバンドセレクト期間を計測するＷａｒｍ−ｕｐカウンタのカウントアップを開始する（ステップＳ２００２）。またＷａｒｍ−ｕｐ信号が「１」になったのをきっかけに、ＲＦ制御回路２４はオートバンドセレクト信号１１７を出力することでＶＣＯ１０３のバンド選択を実行する（６）。

カウントアップが始まったＢＢ制御回路１４のカウンタが規定の時間の経過後、ＲＦ制御回路２４はカウンタの動作を停止し、カウンタをリセットする（ステップＳ２００３）。このステップＳ２００２からステップＳ２００３までの時間は約２００μｓである。

Ｗａｒｍ−ｕｐ信号が１になったのを受けて、ＲＦ制御回路２４はオートバンドセレクト信号をＰＬＬに出力する（６）。これによりＰＬＬ５のＶＣＯ１０３の動作帯域を設定する。

ＶＣＯ１０３の動作帯域の設定が終わった後ＰＬＬ５の安定動作を待つために、ＲＦ制御回路２４は自身の持つＰＬＬ待機カウンタの動作を開始する（ステップＳ２００４）。カウントアップ開始後に所定のカウント動作を追えた後にこのＰＬＬ待機カウンタの動作を停止しリセットする（ステップＳ２００５）。このカウントアップ開始から終了までは約２０μｓを想定するが、設計事項であり適宜変更してもよい。

ステップＳ２００５終了後、ＰＬＬは十分に安定したものと考えられる。従って、ＲＦ制御回路２４はＬＫＤＴＯＥＮ信号６２を１にする（７）。これにより検出回路１３３が起動し、ＰＬＬ５は全ての機能を提供可能な状態になる（ステップＳ２００６）。

ＢＢ制御回路１４では、Ｗａｒｍ−ｕｐカウンタの停止により、バンドの選択を終え、ＲＦ処理部側の回路が安定するのに十分な時間（図９では２００μｓ）が経過したものと考える。そこで、必要に応じて、ＢＢ制御回路１４は送信モード信号６４または受信モード信号６５のいずれかを１にする。なお、図１０では受信モード信号（ＲＸＥＮ）６５が１になっている。

なお、図９及び図１０の処理期間中は外部との通信はできない。従って、上位のプロトコルで通信の一次中断（サスペンド）等を合わせて行うのも有効であろう。

以上のように、本発明の適用により、ＰＬＬロックの状況を知ることができる。そして、ＰＬＬロックが外れる直前でオートバンドセレクト動作を行うことで、ＰＬＬロック設定をやり直し、長期にわたって安定した送受信を行うことを可能にする。

なお、本実施の形態は適宜、形態を変化させて実施することも可能である。たとえば、図６の検出回路１３３を別の形態に置き換えるなども可能である。

図１１は本発明の第１の実施の形態に適用可能な別の検出回路１３３−２の構成を表すブロック図である。

この検出回路１３３−２と図６の検出回路１３３を対比すると、フリップフロップ３０６の有無が大きな相違である。すなわちヒステリシスコンパレータ３０７の出力をＬＫＤＴＯＥＮ信号と論理積をかけるだけでＬＫＤＥＴＢ信号６１として出力している。詳細なタイミングはクロック同期をしていないため検出回路１３３とは相違するが、これでも実用にはなんら問題とはならない。

（第２の実施の形態）
次に本発明の第２の実施の形態について説明する。

第２の実施の形態では、全てデジタル信号として取り扱う点に特徴がある。

図１２は本発明の第２の実施の形態に関わるＰＬＬ５−２の構成を表すブロック図である。このＰＬＬ５−２は位相周波数比較器（ＰＦＤ）１５０、ＴＤＣ（時間―デジタル変換器：Ｔｉｍｅ ｔｏ Ｄｅｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）１５１、ＤＬＦ（デジタルローパスフィルタ：Ｄｉｇｉｔａｌ Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）１５２、ＤＣＯ（デジタル制御発信器：Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１５３、及び分周器１０４を含んでなるフェイズロックループ部と、デジタルコンパレータ１８３を含む。このうち、分周器１０４は第１の実施の形態と同じものであるので説明は省略する。

位相周波数比較器（ＰＦＤ）１５０は、第１の実施の形態同様、リファレンスクロック信号４６と分周器１０４の出力の位相が同期しているかを見る差動増幅器である。ただし、本実施の形態ではＴＤＣ１５１が利用し易いように、出力信号として位相差分の幅を持ったパルス信号と極性反転信号が出力される点で位相周波数比較器１００と相違する。

ＴＤＣ１５１は、所定のスタート・ストップ信号の間にいくつの基準クロックが含まれるかをみる時間計測回路である。

ＤＬＦ１５２は、アナログ信号を標本化・量子化のちのデジタル信号をデジタルデータから閾値以上の周波数成分を除去するためのデジタルフィルタである。

ＤＣＯ１５３は、一般的には奇数個のリングオシレータを直列に接続して動作する１０ＭＨｚ以上の周波数信号を出力する発信器である。

デジタルコンパレータ１８３は、デジタルコンパレータ１８３内部で持つ上限値及び下限値のデジタルデータとＴＤＣ１５１からＤＬＦ１５２に出力される信号を比較する比較器である。

第１の実施の形態では、図７に示すようにアナログのＶＨｉ、ＶＬｏを用いてアナログ信号により対比を行っていた。このため抵抗Ｒ２を介することで、検出回路１３３で生じたノイズがＶＣＯ１０３に与える影響を小さくしていた。これに対し、本実施の形態では、デジタル信号を用いて対比を行っている。デジタル信号はアナログ信号と異なり外乱の影響を受けにくい為、抵抗を介する必要は無い。従ってＤＬＦ１５２に入力されるデジタルデータをデジタルコンパレータ１８３に直接入力している。

なお、図示していないが、デジタルコンパレータ１８３はＶＨｉ、ＶＬｏのデジタル値をレジスタやメモリによって保持している。これらを書き換える手段を提供することで、事後的にＶＨｉ、ＶＬｏの値を修正できる利点もある。

このようにすることで、第１の実施の形態と同様の結果を得ることが可能となる。

（第３の実施の形態）
次に第３の実施の形態について説明する。

第１の実施の形態では、ＰＬＬ５中にＶＣＯ１０３を有する。そして、このＶＣＯ内のスイッチを切り替えることで回路中の容量を可変させることでＶＣＯ１０３の調整を行っていた。

これに対し、本実施の形態では、ＰＬＬ５−３中に温度特性が異なるＶＣＯ１０３ａ及びＶＣＯ１０３ｂを含む。また、それぞれのＶＣＯ内のスイッチ（図１の１００４に相当）に対してデコーダ１０５−３が切り替え可能なようになっている。

図１３は、本発明の第３の実施の形態に関わるＰＬＬ５−３の構成を表すブロック図である。

なお、本図面ではＶＣＯ１０３ａ及びＶＣＯ１０３ｂの前後にスイッチなどは挿入されていない。しかし、これは回路実装上の要請によって適宜挿入し、いずれのＶＣＯを用いるか決めても良い。また、各ＶＣＯ内のスイッチ（図１の１００４に相当）中にＶＣＯからの出力をとめるスイッチを含んでいてもよい。

このようにデコーダ１０５−３がＶＣＯ１０３ａ及びＶＣＯ１０３ｂの選択及び各ＶＣＯの内部のスイッチ（図１の１００４に相当）を切り替える。このようにすることで、幅広い温度に対応したＰＬＬの提供が可能となる。

（第４の実施の形態）
最後に第４の実施の形態について説明する。

第１の実施の形態ないしは第３の実施の形態では、ＶＣＯに対する温度特性の調整の結果ＰＬＬロックが維持されることを前提に説明を行った。しかし、実際の使用シーンでは、必ずしもＰＬＬロックが維持されるとは限らない。

そこで、ＰＬＬロックが維持されない場合の無線ＬＡＮ用の送受信器の動作を想定したのが第４の実施の形態である。

本実施の形態に関わるＰＬＬを用いる送受信器においては、通常の動作状態時においては、必ず受信側ブロックと送信側ブロックのいずれかのブロックが動作する。従って、ＲＸＥＮおよびＴＸＥＮの双方が０になるのは図１０のＩＤＬＥ期間またはＷａｒｍ−ｕｐ期間のいずれかしかない。本実施の形態では、このＲＸＥＮおよびＴＸＥＮの状態を参考にしてロックがすぐに外れたかを判断することが特徴となる。

図１４は本発明の第４の実施の形態に関わる無線送受信器を表すブロック図である。
第１の実施の形態と相違している点としてはＲＦ制御回路２４−４からＢＢ制御回路１４−４に対して、ＵＮＬＯＣＫ信号６６が出力されている点にある。

このＵＮＬＯＣＫ信号６６はＷａｒｍ−ｕｐ期間中にＲＦ制御回路２４−４がＬＫＤＴＯＥＮ信号を１にした後、受信モード信号（ＲＸＥＮ）６５及び送信モード信号（ＴＸＥＮ）６４が共に０の間にＬＫＤＥＴＢ＝１になったときに出力される。このＵＮＬＯＣＫ信号６６が１の時には、ＢＢ制御回路１４−４はＰＬＬの動作が補償されていないという判断を下すことが可能となる。

図１５は本発明の第４の実施の形態に関わるシーケンスチャート等である。また、図１６は本発明の第４の実施の形態に基準周波数生成ブロックの動作中のタイミングチャートである。この２つの図も図９と図１０同様に同じ処理については同じ番号を付している。

図１５のシーケンスチャートの上半分（点線で囲まれた部分より上）は想定するシチュエーションを説明するものであり、図９後半と同様である。「オートバンドセレクト信号出力（６）」より前の処理は図９を確認されたい。

また図１５の点線で囲まれた部分は、検知すべき状況を説明するものである。すなわち、ＲＦ制御回路２４−４がＬＫＤＴＯＥＮ信号を１にした直後（受信モード６５又は送信モード信号６４のいずれかが１になるまでの間）にＰＬＬ５から出力されるＬＫＤＥＴＢ信号が1になったかをＲＦ制御回路２４−４が検知する処理を表す。

図９でも表したとおり、オートバンドセレクト（６）後、ＰＬＬの動作の安定を待つために、ＲＦ制御回路２４−４はＰＬＬ待機カウンタを動作させ（Ｓ２００４）、所定のカウントを行った後（約２０μｓ後）、ＬＫＤＴＯＥＮ信号を１にする（７）。この短い時間（２０μｓ＋α）でもロックが維持できない場合、ＬＫＤＴＯＥＮ信号が１になってから、すぐにＬＫＤＥＴＢ信号が１になる（図１５（１））。このように極短時間で再度ＬＫＤＥＴＢ信号が１になった場合、ＰＬＬ５が故障しているものと考えられる。これを検出して故障時動作を行う。

まず、ＬＫＤＴＯＥＮ信号を１にした後（７）、ＲＦ制御回路２４−４は受信モード信号（ＲＸＥＮ）６５及び送信モード信号６４が双方０であるかを確認する。これはＷａｒｍ−ｕｐ状態であるかの確認のためである（ステップＳ３００１）。

Ｗａｒｍ−ｕｐ状態になければ（ステップＳ３００１：Ｎｏ）、通常の処理を続行し、故障検出は行わない（図９の（２）以降）。

一方、Ｗａｒｍ−ｕｐ状態であれば（ステップＳ３００１：Ｙｅｓ）、ＲＦ制御回路２４−４はＵＮＬＯＣＫ信号を１とする（８）。ＢＢ制御回路１４−４はＵＮＬＯＣＫ信号の入力により故障検出が可能となり、故障発生時にはエラーコードの表示などのエラー対応画面に移行することが可能となる。

このように、周波数ロック実行直後のＷａｒｍ−ｕｐ状態の期間中にＰＬＬ５−４の周波数ロックが外れる場合にはＰＬＬ自体に問題があるとして、継続使用の中止やサポートへの連絡等を使用者に促すことが可能となる。

なお、図１６では２００μｓで送信モード（受信モード）に移行していないが（図中に２００μｓの記載無し）、これはＵＮＬＯＣＫ信号が１になったためである。

上記説明ではＷａｒｍ−ｕｐ状態か否かを受信モード信号６５及び送信モード信号６４のいずれもが０であることで判定した。しかし、別の判定基準、たとえば専用のレジスタ、などがあるのであれば、それをＲＦ制御回路２４−４が検知してＷａｒｍ−ｕｐ状態か否かを判定してもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。

本明細書の説明では、主に無線ＬＡＮ等の同一周波数帯を継続使用することを想定した通信プロトコルで使用する送受信器に適用したＰＬＬに本発明を適用することを説明した。しかし、これだけに限らず、ＢＢ側とＲＦ側の制御を分離したＰＬＬの制御方法には広範に適用することが可能である。

Ｃ１、Ｃ２、Ｃ３…容量、Ｒ１、Ｒ２、Ｒ３…抵抗、
ＶＨｉ…高電位、ＶＬｏ…低電位、
１…受信用アンテナ、４…ＬＮＡ（低ノイズ増幅器）、
５、５−２、５−３、５−４…ＰＬＬ、６ｒ、６ｔ…９０度位相器、
７…復調用ミキサ、
１１ｉ、１１ｑ…受信用ローパスフィルタ（受信用ＬＰＦ／ＰＧＡ）、
１２…ＲＳＳＩ、１４、１４−４…ＢＢ制御回路、２４、２４−４…ＲＦ制御回路、
２８…送信用アンテナ、３０ｉ、３０ｑ…送信用ミキサ、
３１ｉ、３１ｑ…送信用ベースバンドＬＰＦ、３３…変調回路、３９…復調回路、
４０…送信用アンプ、４１…ＲＦ処理部、４２…ＢＢ処理部、
４６…リファレンスクロック信号、４９、５０ｉ、５０ｑ…ＡＤＣ、
５１ｉ、５１ｑ…ＤＡＣ、６１…ＬＫＤＥＴＢ信号、６２…ＬＫＤＴＯＥＮ信号、
６３…Ｗａｒｍ−ｕｐ信号、６４…受信モード信号、６５…送信モード信号、
６６…ＵＮＬＯＣＫ信号、１００…位相周波数比較器（ＰＦＤ）、
１０１…チャージポンプ（ＣＰ）、１０２、１０２´…ループフィルタ、
１０３、１０３ａ、１０３ｂ…電圧制御発振回路（ＶＣＯ）、１０４…分周器、
１１３…チャージポンプ出力信号、１１４…ＶＣＯ制御電圧信号、
１３１…検出信号（ＶＴＵＮＥ）、１３３…検出回路、１５１…ＴＤＣ、
１５２…ＤＬＦ、１５３…ＤＣＯ、１８３…デジタルコンパレータ、
３０１ａ…高電位側ヒステリシスコンパレータ、
３０１ｂ…低電位側ヒステリシスコンパレータ、
３０３…クロック発生回路、３０５…ＡＮＤゲート、３０６…フリップフロップ、
３０７…ヒステリシスコンパレータ、
１００１…ＰＭＯＳクロスカップル、１００２…ＮＭＯＳクロスカップル、
１００３…容量切替スイッチ群、１００４…スイッチ。

Claims (7)

1. 制御電圧を可変させることで周波数を動的に変動することが可能な電圧制御発振回路と、前記制御電圧が所定の範囲に含まれているかを判定する制御電圧レンジ検出処理を行う検出回路と、を含むＰＬＬ回路であって、
   前記検出回路は前記制御電圧レンジ検出処理で前記制御電圧が前記所定の範囲に含まれていない際に周波数ロックが外れたことを示すＬＫＤＥＴＢ信号を出力することを特徴とするＰＬＬ回路。
2. 請求項１に記載のＰＬＬ回路において、更にノイズを排除するループフィルタを含み、
   前記ループフィルタはＣＲ１段のローパスフィルタを有し、
   前記ローパスフィルタの入力側に第１の抵抗及び第１の容量が直列に接続して接地され、
   前記検出回路は前記第1の抵抗及び前記第1の容量の接続点の電圧を前記制御電圧レンジ検出処理で用いることを特徴とするＰＬＬ回路。
3. 請求項１に記載のＰＬＬ回路において、前記検出回路には更にＬＫＤＴＯＥＮ信号の入力端子を備え、
   前記検出回路は前記ＬＫＤＴＯＥＮ信号によって前記制御電圧レンジ検出処理を実行するかを決定することを特徴とするＰＬＬ回路。
4. 制御電圧を可変させることで周波数を動的に変動することが可能な電圧制御発振回路と、前記制御電圧が所定の範囲に含まれているかを判定する制御電圧レンジ検出処理を行う検出回路と、を含むＰＬＬ回路と、ＲＦ制御回路と、ベースバンド制御回路と、を含む送受信器であって、
   前記検出回路は前記制御電圧レンジ検出処理で前記制御電圧が前記所定の範囲に含まれていない際に周波数ロックが外れたことを示すＬＫＤＥＴＢ信号を前記ベースバンド制御回路に出力し、
   前記ＬＫＤＥＴＢ信号を受けた前記ベースバンド制御回路は前記ＲＦ制御回路をアイドル状態に移行させた後にオートバンドセレクト処理を実行させることを特徴とする送受信器。
5. 請求項４に記載の送受信器において、前記ＬＫＤＥＴＢ信号は前記ＲＦ制御回路にも出力され、
   前記ベースバンド制御回路から前記ＲＦ制御回路に送信モード信号又は受信モード信号が出力し、
   前記オートバンドセレクト処理後、前記送信モード信号又は前記受信モード信号が入力される前に、前記ＬＫＤＥＴＢ信号を受けた前記ベースバンド制御回路はＵＮＬＯＣＫ信号を前記ベースバンド制御回路に出力することを特徴とする送受信器。
6. 請求項５に記載の送受信器において、前記ＵＮＬＯＣＫ信号を受けた前記ベースバンド制御回路は障害時処理を実行することを特徴とする送受信器。
7. 請求項５又は請求項６に記載の送受信器を含むことを特徴とする携帯情報端末。

Images