KR100396926B1 - 위상동기루프의피드백분할비결정방법및장치와피드백분할기용제수결정방법 - Google Patents

위상동기루프의피드백분할비결정방법및장치와피드백분할기용제수결정방법 Download PDF

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Abstract

디지털 위상 동기 루프(DPLL)(10)는 제 1 비교기(12), 제 2 비교기(14), 제 3 비교기(16), 조정기(18), 피드백 분할기(20), 임계치 유닛(21), 디지털 발진기(23), 및 루프 필터(24)를 포함한다. DPLL(10)의 제 1 비교기 (12), 루프 필터(24), 디지털 발진기(23), 및 피드백 분할기(20)는 제어된 발진을 생성하도록 동작한다. 제 2 비교기(14), 제 3 비교기(16), 및 조정기(18)는 제수를 피드백 분할기(20)에 제공하며, 이는 상기 DPLL(10)이 다양한 알려지지 않은 시스템 클럭(22) 주파수들로 동작하는 것을 허용한다.

Description

위상 동기 루프의 피드백 분할비 결정 방법 및 장치와 피트백 분할기용 제수 결정 방법
발명의 기술분야
본 발명은 일반적으로 신호 처리 시스템들에 관한 것으로, 특히 신호 처리 시스템들 내에서 사용되는 디지털 위상 동기 루프의 제어에 관한 것이다.
발명의 배경
디지털 위상 동기 루프(DPLL, Digital phase lock loop)들은 통상적으로 기준 발진과는 동위상이나 기준 발진의 배수의 주파수를 가진 발진 신호들을 발생하기 위해 사용된다. 아날로그-디지털(A/D) 변환기들은 시그마-델타 변환 처리(sigma-delta conversion process)에서 오버-샘플링(over-sampling)에 사용되는 고주파 발진들을 발생하기 위해 DPLL들을 사용한다. 또한, 직렬 디지털 데이터를 샘플링하고 이 데이터를 아날로그 형식으로 변환하는 데이터 변환기들은, 샘플링을 입력되는 디지털 데이터의 레이트(rate)에 동기시키기 위해 고주파 샘플링 발진을 필요로 한다.
DPPL을 사용하는 하나의 특정 애플리케이션은 디지털 전화 시스템이다. 디지털 전화 시스템에서는, 디지털 데이터를 포함하고 있는 무선 주파수 전송 신호들이 베이스 유닛(base unit)과 휴대 유닛(portable unit) 사이에서 전송된다. 아날로그 신호에 결합되는 디지털 데이터는 전형적으로 데이터 프레임으로서 직렬 형식으로 구성된 디지털 데이터를 포함한다. 데이터 프레임들이 주기적으로 베이스 유닛으로부터 휴대 유닛으로 전송되어, 휴대 유닛은 데이터 프레임들에 기초하여 기준 발진을 생성할 수 있고 데이터를 일관되게 수신할 수 있다. 데이터 프레임들에 기초하여, 휴대 유닛의 DPLL은 기준 발진에 기초하여, 그러나 훨씬 더 높은 주파수로 샘플링 신호를 생성한다. 휴대 유닛내의 통신 프로세서는 샘플링 신호를 사용하여 디지털 형식과 아날로그 형식 사이에서 데이터를 변환한다. 일반적으로, 디지털 데이터는 음성 데이터를 포함하고, 통신 프로세서는 사용자에게 전달되고 사용자로부터 수신되는 아날로그 형식과 베이스 유닛으로부터 수신되고 베이스 유닛으로 전달되는 디지털 형식 사이에서 데이터를 변환한다.
DPLL들은 일반적으로 위상 검출기, 루프 필터, 디지털 발진기, 및 피드백 분할기를 구비한다. 동작시, 상기 디지털 발진기는 고정 주파수 클럭으로부터 제 1 발진을 구성한다. 일반적으로, 고정 주파수 클럭과 제 1 발진은 장치마다 달라지지만, 상기 고정 주파수 클럭은 약 10 MHz 범위 내에 있고, 상기 제 1 발진은 1 MHz의 범위 내에 있다. 상기 제 1 발진은 피드백 발진과 샘플링 신호를 발생하는 상기 피드백 분할기에 입력되며, 상기 샘플링 신호는 샘플링 처리에서 통신 프로세서에 의해 사용된다. 상기 위상 검출기 및 루프 필터는 피드백 발진이 기준 발진과 동위상이 되도록 하는 동작을 한다. 이러한 방식으로, 상기 제 1 발진과 샘플링 신호가 또한 기준 발진과 동위상으로 된다.
통상, DPLL의 사양들은 정확한 피드백 신호와 샘플링 신호를 발생하기 위해 고정 주파수 클럭이 특정 주파수가 되고 또한 특정 허용 오차(tolerance)를 가질 것을 요구하고 있다. 따라서, 특정 고정 주파수 클럭의 선택이 중요하였다. 현재는상이한 주파수들을 가진 클럭들이 통상적으로 사용되며, 또는 고정 주파수 클럭의 역할을 하는데 이용 가능하다. 불행히도, 지금까지는 DPLL들이 피드백 발진을 발생하기 위해 특정 고정 주파수 클럭으로 동작하도록 설계되었기 때문에, 이 제한이 단점으로 되었다.
따라서, DPLL이 다양한 고정 주파수 클럭 주파수들로 적절히 기능하는 것을 허용하여, 단일의 DPLL 설계가 다양한 장치들에 사용될 수 있도록 하는 장치 및 방법이 당해 기술 분야에서 필요하다.
바람직한 실시예의 상세한 설명
일반적으로, 본 발명은 디지털 위상 동기 루프("DPLL")에서의 피드백 분할비(divider ratio)를 결정하기 위한 장치 및 방법을 제공한다. 이것은, 피드백 신호의 트리프트(drift)가 부적절한 피드백 분할비에 의해 야기되는지 아니면 단순히 DPLL과 관련된 하나 또는 그 이상의 고정 주파수 신호들의 트리프트에 의해 야기되는지를 결정하기 위해, DPLL의 동작을 계속해서 감시함으로써 달성된다. 이와 같은 트리프트가 검출되면, DPLL은 피드백 제수를 그에 따라 조정해서, 얻어진 발진이 주어진 허용 오차 내에 속하도록 한다. 따라서, 본 발명은 단일 DPLL이 다양한 고정 주파수 클럭들과 함께 사용되고 주파수 트리프트들을 정정하도록 한다.
제 1 도는 제 1 비교기 또는 위상 검출기(12), 제 2 비교기(14), 제 3 비교기(16), 조정기(18), 피드백 분할기(20), 임계치 유닛(21), 디지털 발진기(23), 및 루프 필터(24)를 포함하는 DPLL(10)을 나타낸다. 본 발명의 특징을 포함하는 상기 부분들을 제외한 DPLL(10)의 동작은 종래의 DPLL들과 실질적으로 동일하다. 따라서, 이 분야의 기술에 숙련된 사람은 그 구성요소들의 동작을 알고 있으며, 그것들의 동작에 대한 상세한 설명은 본원에서 생략한다.
제 1 비교기(12)는 기준 발진(26)과 피드백 발진(28)간의 상대 위상을 비교하고, 이 비교를 기초로 출력 신호를 발생한다. 피드백 발진(28)이 위상에서 기준 발진(26)을 앞서갈 때, 제 1 비교기(12)는 기준 발진(26)의 수신시 초기 에러 신호(early error signal)(30)를 발생한다. 그러나, 기준 발진(26)이 위상에서 피드백 발진(28)을 앞서 갈 때는, 제 1 비교기(12)가 기준 발진(26)의 수신시 후기 에러 신호(late error signal)(32)를 발생한다. 따라서, 기준 발진(26)의 매 싸이클마다 초기 에러 신호(30)또는 후기 에러 신호(32)가 발생된다.
루프 필터(24)는 초기 에러 신호(30) 및 후기 에러 신호(32)를 수신하고 DPLL(10)에 의해 발생된 제 1 발진의 위상을 조정할 것인지를 결정하기 위해 카운트 업 및 카운트 다운(count up and count down)의 방식으로 신호들을 누적한다. 미리 결정된 한계치를 초과할 정도로 피드백 발진(28)이 위상에서 기준 발진(26)을 앞서고 있다고 루프 필터(24)가 결정할 때, 루프 필터(24)는 디지털 발진기(23)에 지연 신호(retard)(58)를 발생한다. 소정의 한계치를 초과할 정도로 피드백 발진(28)이 위상에 기준 발진(26)에 뒤쳐진다고 루프 필터(24)가 결정할 때는, 루프 필터(24)는 디지털 발진기에 전진 신호(advance)(60)를 발생한다. 전형적으로, 상기 초기 에러 신호(30)가 카운터(도시되지 않음)에 대해 카운트 업 입력으로서 작용하지만, 상기 후기 에러 신호(32)는 카운터에 대해 카운트 다운 입력으로서 작용한다. 카운터가 양의 카운트 한계치(positive count limit)에 도달할 때, 루프필터(24)는 지연 신호(58)를 발생한다. 반대로, 카운터가 음의 카운트 한계치(negative count limit)에 도달할 때는, 루프 필터(24)는 전진 신호(60)를 발생한다.
디지털 발진기(23)는 알려지지 않은 시스템 클럭(22)에 기초하여 제 1 발진(25)을 구성한다. 알려지지 않은 시스템 클럭(22)은 일반적으로 이용할 수 있는 다수의 주파수들 중 임의의 주파수를 가질 수 있다. 디지털 발진기(23)는 바람직하게 카운터(도시되지 않음)와 디코더(도시되지 않음)를 구비한다. 정상(normal) 싸이클 동안, 카운터는 특정 수까지 카운트 업하고, 제 1 발진(25) 사이클을 발생하며, 디코더에 의해 리셋된다. 예를 들어, 전형적인 장치에서, 디지털 발진기(23)는 알려지지 않은 시스템 클럭(22)의 매 10 싸이클들마다 제 1 발진(25) 펄스의 상승 에지를 발생한다. 그러나, 디지털 발진기(23)가 지연 신호(58)를 수신할 때, 제 1 발진(25)의 상승 에지를 발생하기 전에 알려지지 않은 시스템 클럭(22)의 11 싸이클들까지 카운트한다. 대안적으로, 디지털 발진기(23)가 전진 신호(60)를 수신할 때, 제 1 발진(25)의 상승 에지를 발생하기 전에 알려지지 않은 시스템 클럭(22)의 9 싸이클들까지만 카운트한다. 따라서, 제 1 발진(25)을 일관되게 구성하는 것 외에, 디지털 발진기(23)는 지연 신호(58)와 전진 신호(60)에 따라 제 1 발진(25)의 위상을 선택적으로 전진시키거나 지연시킨다.
피드백 분할기(20)는 제 1 발진(25)을 분할해서 피드백 발진(28)을 발생한다. 바람직하게, 피드백 분할기는 카운터(52)와 디코더(54)를 구비한다. 동작시, 카운터(52)는 제수 값까지 카운트 업되며, 그 값에서 디코더(54)는 카운터(52)를리셋하고 피드백 발진(28)의 상승 에지를 출력한다. 제수 값은 조정기(18)에 의해 디코더(54)에 제공되고, 필요시 조정기(18)에 의해 조정될 수 있다. 피드백 분할기(20)는 또한 조정기(18)가 DPLL(10)의 리셋 싸이클 동안 계속적으로 카운트를 리셋하도록 하는 OR 게이트를 포함한다. 계속적으로 리셋할 때, 카운터(52)는 카운트 업하지 않으며, 따라서 피드백 분할기(20)는 피드백 발진(28)을 발생하지 않는다.
제 2 비교기(14), 제 3 비교기(16), 및 조정기(18)는 피드백 발진(28)의 주파수가 기준 발진(26)의 주파수와 일치하도록 피드백 분할기(20)에 의해 사용되는 제수를 조정하는데 사용된다. 이러한 방식으로, 상기 구성요소들은 알려지지 않은 시스템 클럭(22)의 상이한 동작 주파수들을 보상하고, 본 발명의 DPLL에 임의의 다양한 동작 주파수들을 가진 알려지지 않은 시스템 클럭(22)이 제공되도록 한다.
제 2 비교기(14)는 바람직하게 에러 신호(34)를 코오스 임계치(coarse threshold)(36)와 비교하여 에러 신호(34)가 코오스 임계치(36)에 불리하게(unfavorably) 비교될 때, 코오스 조정 지시자(coarse adjust indicator)(40)를 발생한다. 바람직하게, 에러 신호(34)는 초기 에러 신호(30)와 후기 에러 신호(32) 모두를 포함한다. 이들 신호들은 바람직하게는 기준 발진(26)과 동위상이고 기준 발진의 각 싸이클에서 발생된다. 본 실시예에서, 에러 신호(34)는 에러 신호(34)가 코오스 임계치(36)를 초과할 때, 코오스 임계치(36)에 불리하게 비교된다.
제 3 비교기(16)는 에러 신호(34)를 미세 임계치(fine threshold)(38)와 비교하고, 에러 신호(34)가 미세 임계치(38)에 불리하게 비교될 때, 미세 조정 지시자(fine adjustor indicator)(42)를 발생한다. 바람직하게, 에러 신호(34)는 에러 신호(34)가 미세 임계치(38)를 초과할 때 미세 임계치(38)에 불리하게 비교된다. 에러 신호(34)는 바람직하게는 제 1 비교기(12)에 의해 발생되는 초기 에러 신호(30)와 후기 에러 신호(32) 모두를 포함하며, 따라서 기준 발진(26)의 매 싸이클마다 비교가 행해질 수 있다.
임계치 유닛(21)은 코오스 임계치(36) 및 미세 임계치(38) 모두를 구성한다. 바람직하게는, 임계치 유닛(21)은 코오스 및 미세 임계치들을 발생하기 위해 피드백 분할기(20)의 카운터(52)의 출력을 이용한다. 본래, 코오스 임계치(36) 및 미세 임계치(38)는, 고정된 지속 기간을 가지고 있고 카운터(52)의 출력에 동기된 방형파 펄스들이다. 상기 임계치들의 에지들은 에러 신호(34)의 에지들과 비교된다. 에러 신호(34)의 에지가 임계치 에지를 넘어설 때, 상기 비교는 불리한 것으로 되고 조정 지시자들(40, 42)이 발생된다. 바람직하게, 코오스 조정 지시자(40) 및 미세 조정 지시자(42) 모두는 2비트의 데이터를 포함하며, 따라서 기준 발진(26)과 피드백 발진(28)간의 상대 위상 위치와 위상차가 조정기(18)에 전달될 수 있다. 임계치들에 대한 보다 상세한 논의는 제 2 도와 함께 이하에서 제시된다.
조정기(18)는 자신의 입력들로서 코오스 조정 지시자(40), 미세 조정 지시자(42), 초기 에러 신호(30) 및 후기 에러 신호(32)를 수신한다. 바람직하게, 조정기(18)는 조정 발생 유닛(AGU, adjust generation unit)(44), 가능한 제수들을 포함하는 메모리(46), 현재 제수를 포함하는 레지스터(48), 및 락 인디케이터(lockindicator)(50)를 구비한다. 조정기(18)는 피드백 분할기에 제수를 제공하기 위해 다수의 제수들로부터 적당한 제수를 선택하도록 동작하여, 피드백 발진(28)의 주파수를 기준 발진(26)의 주파수와 일치시킨다. 이러한 방식으로, 본 발명의 DPLL(10)은 임의의 다양한 알려지지 않은 시스템 클럭(22)에 대하여 동작할 수 있다.
동작시, 조정기(18)는 초기에 다양한 코오스 임계치들로부터 제 1 코오스 임계치를 선택하고 DPLL(10)의 동작을 시작하여 피드백 발진(28)이 발생되도록 한다. 스타트 업시에, 루프 필터(24), 디지털 발진기(23), 및 피드백 분할기(20)가 바람직하게는 모두 리셋되어, DPLL(10)이 기준점에서부터 동작을 시작한다. 그 후, 초기에 조정기(18)에 의해 피드백 분할기(20)에 제공되는 제 1 코오스 제수에 기초하여 피드백 발진(28)이 발생된다.
기준 발진(26)이 각 싸이클마다, 에러 신호(34)는 코오스 임계치(36) 및 미세 임계치(38) 모두와 비교된다. 에러 신호(34)가 코오스 임계치(36)에 불리하게 비교되면, 제 2 비교기(14)가 코오스 조정 지시자(40)를 발생한다. 에러 신호(34)가 미세 임계치(38)에 불리하게 비교되면, 제 3 비교기(16)가 미세 조정 지시자(42)를 발생한다. 바람직하게는, 에러 신호(34)는 이 에러 신호가 임계 신호를 초과할 때, 임계 신호에 불리하게 비교된다.
코오스 조정 지시자(40)가 발생되면, 미세 조정 지시자(42)도 발생될 수 있으나 조정기(18)에 의해 무시된다. 이와 같은 경우에, AGU(44)는 현재 제수가 부적절하다고 결정하고, 코오스 조정 신호(40)에 기초하여 바람직하게는 메모리(46)로부터 새로운 코오스 제수를 선택하고, 이 새로운 코오스 제수를 현재 제수가 되도록 레지스터(48)에 위치시킴으로써 코오스 제수를 조정한다. 코오스 조정 지시자(40)가 상대 위상에 대한 정보를 제공하기 때문에, AGU(44)는 큰 제수를 선택할 것인지 아니면 작은 제수를 선택할 것인지를 결정한다. 코오스 조정 지시자(40)가 발생된 후에, 락 인디케이터(50)는 기준 발진(26)의 다음 수신 때까지 DPLL(10)을 리셋 상태로 두기 위해서 OR 게이트(56)를 폐쇄한다(lock out). 리셋 상태에서, 피드백 발진(28)이 발생되는 것을 방지하기 위해 카운터(52)가 계속적으로 리셋된다. 그러나, 기준 발진(26)의 다음 수신시, DPLL(10)은 새로운 코오스 제수(48)를 사용하여 동작하게 된다.
코오스 조정 지시자(40)가 발생되지 않으나 미세 조정 지시자(42)가 발생되면, AGU(44)는 바람직하게는 새로운 미세 제수를 선택함으로써 제수를 조정하고, 그 제수를 레지스터(48)에 위치시킨다. 그러나, 미세 조정 지시자(42)가 발생될 때, 카운터(52)는 계속해서 동작하고 락 인디케이터(50)에 의해 리셋되지 않는다. 따라서, DPLL(10)은 계속적으로 피드백 발진(28)을 발생할 수 있게 된다.
코오스 조정 지시자(40)도 미세 조정 지시자(42)도 발생되지 않으면, 레지스터에 저장되어 있는 제수는 변하지 않고 유지되며 DPLL(10)의 동작은 계속된다. 따라서, 본 발명은 임의의 다양한 알려지지 않은 시스템 클럭(22) 주파수들과 함께 사용될 수 있는 DPLL(10)을 공개한다. DPLL(10)은 스타트 업시 적걸한 제수를 결정하고, 주파수 트리프트를 보정하며, 노이즈가 많은 상태에서도 동작할 수 있다.
제 2 도는 발진들, 에러 신호들 및 임계치들간의 관계를 도시한다. 피드백 발진(100)은 이전에 언급된 바와 같이 DPLL(10)에 의해 발생되고, 또한 이상적으로는 DPLL(10)의 외부에서 발생되는 기준 발진(102)에 위상 로크되고 주파수 로크된다. 도시된 바와 같이, 에러 신호(104)는 바람직하게는 초기 에러 신호(30)와 후기 에러 신호(32)를 포함하고, 기준 발진(102)의 매 싸이클마다 기준 발진(102)과 동위상으로 발생된다. 코오스 임계치(106), 미세 임계치(108), 및 미조정 임계치(110) 신호들이 임계치 유닛(21)에 의해 발생되고, 제수를 조정할지의 여부를 결정하기 위한 근거를 조정기(18)에 제공한다. 코오스 임계치(36)에 불리하게 비교되는 코오스 임계치(106)로부터 에러 신호(104)가 수신될 때, 코오스 제수 조정이 수행된다. 바람직하게는, 에러 신호(104)는 이 에러 신호가 코오스 임계치를 초과할 때, 즉 코오스 임계치 신호가 논리 하이(logic high)일 때 불리하게 비교된다. 또한, 바람직하게는, 새로운 코오스 제수를 선택함으로씨 코오스 임계치의 조정이 달성된다. 이것이 제 2 도의 맨좌측 부분에서의 이벤트들의 시퀀스이다. 따라서, 코오스 조정 신호(112)가 발생되고, 조정기(18)는 그 신호를 수신하여 새로운 코오스 제수를 선택한다. 초기 에러 신호(30)가 에러 신호(104)로서 작용할 때, 다음의 보다 큰 코오스 코오스 제수가 선택되고, 후기 에러 신호(32)가 에러 신호(104)로서 작용할 때는, 바람직하게는 다음의 보다 작은 코오스 제수가 선택된다.
제 2 도의 중앙 부분을 참조하면, 에러 신호(104) 및 미세 임계치(108)가 논리 하이일 때, 미세 조정 신호(114)가 발생된다. 조정기(18)는 미세 조정 신호(114)를 수신하고, 그에 따라 새로운 미세 제수를 선택한다. 초기 에러 신호(30)가 에러 신호(104)로서 작용할 때, 바람직하게는 다음의 보다 큰 미세 제수가 선택되고, 후기 에러 신호(32)가 에러 신호(104)로서 작용할 때는, 바람직하게는 다음의 보다 작은 미세 제수가 선택된다.
이제, 제 2 도의 맨 우측 부분을 참조하면, 무 조정 임게 신호(110)의 액티브 하이(active high) 부분 동안 에러 신호(104)가 발생되면, 코오스 조정 신호(112) 또는 미세 조정 신호(114) 중 어느 것도 발생되지 않는다. 따라서, 이전에 사용되었던 제수는 피드백 발진(100)의 적어도 다음 싸이클에 걸쳐 유지된다.
제 3 도는 메모리(46) 내의, 제수 1 내지 제수 44로서 나열된 제수들의 바람직한 구조, 및 DPLL(10)에 의해 사용된 제수들을 액세스하는 바람직한 기술을 나타낸다. 도시된 바와 같이, 상기 제수들은 바람직하게는 제수 값에 기초하여 순차적으로 제수 그룹들 내에 존재한다. 예를 들어, 제 1 제수 그룹(120)은 5개의 제수들을 포함할 수 있고, 제 2 제수 그룹(122)은 4개의 제수들을 포함할 수 있으며, 제 3 제수 그룹(124)은 4개의 제수들을 포함할 수 있다. 제수 그룹 내의 하나의 특정 제수는 바람직하게는 코오스 제수로서 지정된다. 예를 들어, 제수 그룹(120) 내의 제수 1과 제수 그룹(122) 내의 제수 20은 코오스 재수들로서 지정된다.
특정 예에서, 스타트업 시에, 제 1 코오스 제수(126)(제수 1)가 제 1 제수 그룹(120)으로부티 선택되고, 그에 따라 DPLL(10)이 동작한다. AGU(44)가 코오스 조정 지시자(40)를 수신할 때, AGU(44)는 다른 제수 그룹(122)으로부터 새로운 코오스 제수(128)를 선택한다. 대안적으로, AGU(44)가 미세 조정 지시자(42)를 수신할 때, AGU(44)는 코오스 제수(126)와 동일한 제수 그룹(120)으로부터 바람직하게는 하나의 제수 위치만큼 떨어진 새로운 미세 제수(130)를 선택한다. 후속 싸이클에서, 다른 미세 조정 지시자(42)가 수신되면, 동일 제수 그룹(120) 내의 새로운 미세 제수가 선택된다.
제 4 도는 본 발명의 제 1 바람직한 방법을 예시한다. 본 발명의 제 1 단계인 블록(150)은 코오스 제수의 선택을 포함한다. 상기 방법은 블록(150)으로부터 블록(152)으로 진행하며, 여기서 트리거링 이벤트(triggering event)시, 기준 발진(26)을 피드백 발진(28)과 비교함으로써 에러 신호가 발생된다. 트리거링 이벤트는 스타트 업, 기준 발진의 변화, 전력 중단 및/또는 알려지지 않은 시스템 클럭의 토글링(toggling)일 수 있다. 다음에, 블록(154)에서 에러 신호가 코오스 임계치와 비교된다. 판단 블록(156)에서, 블록(154)의 비교가 유리한(favorable) 지가 결정된다. 비교가 유리하지 않으면, 상기 방법은 블록(158)으로 진행하며, 여기서 피드백 분할기에 코오스 제수 조정이 제공된다. 상기 방법은 블록(158)으로부터 블록(152)으로 진행하며, 여기서 다른 에러 신호가 발생된다. 판단 블록(156)에서 상기 비교가 유리하면, 상기 방법은 블록(160)으로 진행하고, 여기서 에러 신호가 미세 임계치와 비교된다. 다음에, 블록(162)에서, 에러 신호와 미세 임계치간의 비교가 유리한지의 여부가 결정된다. 비교가 유리하지 않으면, 상기 방법은 블록(164)으로 진행하며, 여기서 피드백 분할기(20)에 미세 제수 조정이 제공된다. 블록(164)으로부터, 상기 방법은 블록(152)으로 복귀한다. 블록(162)에서 상기 비교가 유리하였으면, 상기 방법은 블록(152)으로 복귀하고, 여기서 또 다른 에러 신호가 발생된다. 본 발명의 방법은 단일 DPLL(10)이 다수의 알려지지 않은 상이한 시스템 클럭들(22)과 함께 사용될 수 있도록 한다. 이러한 방식으로, DPLL(I10)은이 기술분야에서 이미 공지된 것들보다 동작면에서 훨씬 더 유연성이 있다.
제 5 도는 본 발명의 대안적인 바람직한 방법을 예시한다. 본 발명의 대안적인 방법의 제 1 단계인 블록(170)은 제 1 제수 그룹으로부터 코오스 제수들을 선택하는 것을 포함한다. 다음 단계로서의 블록(172)에서, 트리거링 이벤트시 기준 발진(26)을 피드백 발진(28)과 비교함으로써 에러 신호가 발생된다. 다음에, 블록(174)에서 에러 신호가 코오스 임계치와 비교된다. 판단 블록(176)에서, 비교가 유리한 지가 결정된다. 상기 비교가 유리하지 않으면, 상기 방법은 블록(178)으로 복귀하며, 여기서 새로운 코오스 제수가 새로운 제수 그룹으로부터 선택된다. 블록(178)으로부터 제어는 블록(172)으로 복귀한다. 블록(176)에서 상기 비교가 유리하면, 상기 방법은 블록(180)으로 진행한다. 블록(180)에서 에러 신호가 미세 임계치와 비교된다. 다음에, 판단 블록(182)에서, 상기 비교가 유리한지의 여부가 결정된다. 비교가 유리하지 않으면, 상기 방법은 블록(184)으로 진행하고, 여기서, 이전의 제수와 동일한 제수 그룹으로부터 새로운 제수가 선택된다. 블록(184)으로부터, 상기 방법은 블록(172)으로 복귀한다. 블록(182)에서 비교가 유리하면, 상기 방법은 또한 블록(172)으로 복귀한다. 바람직하게, 블록(176) 및 블록(182)에서 수행된 비교는 에러 신호를 임계치들과 비교하여, 비교되는 특정 임계치를 에러 신호가 초과하지 않을 때에만 비교가 유리하다고 결정한다.
위에서 설명된 바람직한 실시예들은 본 발명의 원리들의 예시를 위해 의도된 것이고, 본 발명의 범위의 제한을 위해 의도된 것이 아니다. 이들 바람직한 실시예들에 대한 다수의 다른 실시예들 및 변형예들이 이 기술분야에 숙련된 사람에 의해특허 청구의 범위를 벗어나지 않고 행해질 수 있다.
제 1 도는 본 발명에 따른 디지털 위상 동기 루프(digital phase lock loop) 및 제수 결정기(divisor determiner)의 블록도.
제 2 도 본 발명에 따른 디지털 위상 동기 루프 및 제수 결정기의 발진, 에러, 임계치 및 조정 신호들을 도시하는 도면.
제 3 도는 본 발명에 따른 제수 선택 논리를 나타낸 도면.
제 4 도는 디지털 위상 동기 루프의 제수를 결정하는 본 발명에 따른 제 1 방법의 논리도.
제 5 도는 디지털 위상 동기 루프의 제수(divisor)를 결정하는 본 발명에 따른 제 2 방법의 논리도.
* 도면의 주요부분에 대한 부호의 설명
12 : 제 1 비교기 14 : 제 2 비교기
16 : 제 3 비교기 18 : 조정기
20 : 피드백 분할기 21 : 임계치 유닛
23 : 알려지지 않은 시스템 클럭 23 : 디지털 발진기
24 : 루프 필터

Claims (4)

  1. 알려지지 않은 기준 클럭으로부터 위상 동기 루프(phase lock loop)의 피드백 분할비를 결정하는 방법에 있어서,
    (a) 트리거닝 이벤트(triggering event)시, 에러 신호를 생상히기 위해 기준 발진을 피드백 발진과 비교하는 단계;
    (b) 상기 에러 신호를 코오스(coarse) 임계치와 비교하는 단계;
    (c) 상기 에러 신호가 상기 코오스 임계치에 불리하게(unfavorably) 비교될 때, 코오스 제수(divisor) 조정을 피드백 분할기에 제공하는 단계;
    (d) 상기 에러 신호가 상기 코오스 임계치에 유리하게(favorably) 비교될 때, 상기 에러 신호를 미세(fine) 임계치와 비교하는 단계; 및
    (e) 상기 에러 신호가 상기 미세 임계치에 불리하게 비교될 때, 미세 제수 조정을 상기 피드백 분할기에 제공하는 단계를 포함하는 방법.
  2. 알려지지 않은 기준 클럭으로부터 위상 동기 루프의 피드백 분할기용 제수를 결정하는 방법에 있어서,
    (a) 트리거링 이벤트시, 에러 신호를 생성하기 위해 기준 발진을 피드백 발진과 비교하는 단계로서, 상기 피드백 발진은 제 1 제수를 이용하여 생성되는, 상기 비교 단계;
    (h) 상기 에러 신호를 코오스 임계치와 비교하는 단계;
    (c) 상기 에러 신호가 상기 코오스 임계치에 불리하게 비교될 때, 제 2 제수를 선택하는 단계로서, 상기 제 2 제수는 상기 제 1 제수와는 다른 제수 그룹 내에 있는, 상기 선택 단계;
    (d) 상기 에러 신호가 상기 코오스 임계치에 유리하게 비교될 때, 상기 에러 신호를 미세 임계치와 비교하는 단계; 및
    (e) 상기 에러 신호가 상기 미세 임계치에 불리하게 비교될 때, 제 1 미세 제수를 선택하는 단계로서, 상기 제 1 미세 제수는 상기 제 1 제수와 동일한 제수 그룹 내에 있는, 상기 제 1 미세 제수 선택 단계를 포함하는 위상 동기 루프의 피드백 분할기용 제수 결정 방법.
  3. 알려지지 않은 기준 클럭으로부터 위상 동기 루프의 피드백 분할비를 결정하는 장치에 있어서,
    제 1 비교기로서, 트리거링 이벤트시 에러 신호를 생성하기 위해 기준 발진을 피드백 발진과 비교하는 상기 제 1 비교기;
    제 2 비교기로서, 상기 에러 신호를 코오스 임계치와 비교하는 상기 제 2 비교기;
    조정기로서, 상기 에러 신호가 상기 코오스 임계치에 불리하게 비교될 때, 코오스 제수 조정을 피드백 분할기에 제공하는 조정기; 및
    제 3 비교기로서, 상기 에러 신호가 상기 코오스 임계치에 유리하게 비교될 때 상기 에러 신호를 미세 임계치와 비교하는 상기 제 3 비교기를 포함하고,
    상기 에러 신호가 상기 미세 임계치에 불리하게 비교될 때, 상기 조정기가 미세 제수 조정을 피드백 분할기에 제공하는, 위상 동기 루프의 피드백 분할비 결정 장치.
  4. 알려지지 않은 기준 클럭으로부터 위상 동기 루프의 피드백 분할비를 결정하는 장치에 있어서,
    제 1 비교기로서, 트리거링 이벤트시, 에러 신호를 생성하기 위해 기준 발진을 피드백 발진과 비교하고, 상기 피드백 발진은 제 1 제수를 사용하여 생성되는, 상기 제 1 비교기;
    제 2 비교기로서, 상기 에러 신호를 코오스 임계치와 비교하는 상기 제 2 비교기;
    조정기로서, 상기 에러 신호가 상기 코오스 임계치에 불리하게 비교될 때, 상기 제 1 제수와는 다른 제수 그룹 내에 있는 제 2 제수를 선택하는 상기 조정기; 및
    제 3 비교기로서, 상기 에러 신호가 상기 코오스 임계치에 유리하게 비교될 때, 상기 에러 신호를 미세 임계치와 비교하는 상기 제 3 비교기를 포함하고,
    상기 에러 신호가 상기 미세 임계치에 불리하게 비교될 때, 상기 조정기는 제 1 미세 제수를 선택하고, 상기 제 1 미세 제수는 상기 제 1 제수와 동일한 제수 그룹 내에 있는, 위상 동기 루프의 피드백 분할비 결정 장치.
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