JPS6315530A - デイジタル位相同期ル−プ - Google Patents
デイジタル位相同期ル−プInfo
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- JPS6315530A JPS6315530A JP61160368A JP16036886A JPS6315530A JP S6315530 A JPS6315530 A JP S6315530A JP 61160368 A JP61160368 A JP 61160368A JP 16036886 A JP16036886 A JP 16036886A JP S6315530 A JPS6315530 A JP S6315530A
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- 230000010363 phase shift Effects 0.000 claims abstract description 26
- 238000005295 random walk Methods 0.000 claims abstract description 26
- 238000001514 detection method Methods 0.000 claims abstract description 18
- 230000003111 delayed effect Effects 0.000 claims description 8
- 230000001360 synchronised effect Effects 0.000 claims 1
- 230000004044 response Effects 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 4
- 230000001629 suppression Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000001052 transient effect Effects 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 238000001914 filtration Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
- H03L7/0993—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider and a circuit for adding and deleting pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
- H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く産業上の利用分野〉
この発明はディジタル位相同期ループに関し、さらに詳
細にいえば、ランダムウオークフィルタを使用して入力
信号のジッタを効宋的に抑制することができるようにし
たディジタル位相同期ループに関づる。
細にいえば、ランダムウオークフィルタを使用して入力
信号のジッタを効宋的に抑制することができるようにし
たディジタル位相同期ループに関づる。
〈従来の技術〉
従来から信号再生・選択等の用途にディジタル位相同期
ループが広く使用されており（ＩＥＥＥＴＲＡＮＳＡＣ
ＴＩＯＮＳ ＯＮ Ｃ０ＨＨＵＮＩＣＡＴＩＯＮＳ
、 ＶＯｌ、ＣＯＨ−２０゜迎２．＾ＰＲＩＬ １
９７２参照）、具体的な１構成としては、第３図、およ
び第４図に示すように、ディジタル入力信号、および分
周器（２５）からの出力信号を２値位相比較器（２１）
に供給することにより進み入力指示信号、または遅れ入
力指示信号を選択的にランダムウオークフィルタ（２２
）に供給している。
ループが広く使用されており（ＩＥＥＥＴＲＡＮＳＡＣ
ＴＩＯＮＳ ＯＮ Ｃ０ＨＨＵＮＩＣＡＴＩＯＮＳ
、 ＶＯｌ、ＣＯＨ−２０゜迎２．＾ＰＲＩＬ １
９７２参照）、具体的な１構成としては、第３図、およ
び第４図に示すように、ディジタル入力信号、および分
周器（２５）からの出力信号を２値位相比較器（２１）
に供給することにより進み入力指示信号、または遅れ入
力指示信号を選択的にランダムウオークフィルタ（２２
）に供給している。
そして、ランダムウオークフィルタ（２２）からの進み
制ｔＩｌ信号、または遅れ制御（ｆｉ号を、上記ディジ
タル入力信号の周波数より充分に高い周波数の信号が光
振器（２３）から供給される位相制御器（２４）に供給
し、位相制御器（２４）からの出力信号を分周器（２５
）により分周して、外部に出力するようにしている。
制ｔＩｌ信号、または遅れ制御（ｆｉ号を、上記ディジ
タル入力信号の周波数より充分に高い周波数の信号が光
振器（２３）から供給される位相制御器（２４）に供給
し、位相制御器（２４）からの出力信号を分周器（２５
）により分周して、外部に出力するようにしている。
ま７１＋ ％上記ランダムウオークフィルタ（２２）は
、２Ｎ段のアップダウンカウンタ（２２ａ）を主要部と
するものであり、進み入力指示信号が供給される毎に内
容を１ずつ増加させ、遅れ入力指示信号が供給される毎
に内容を１ずつ減少させるようにしている。そして、ア
ップダウンカウンタ（２２ａ）からのキャリー出力を進
み制御信号とし、ボロー出力を遅れ制ｔ３１１信号とし
、両制御信号を入力とするＯＲゲート（２２ｂ）からの
出力信号を上記アップダウンカウンタ（２２ａ）のリセ
ット端子に供給することにより、アップダウンカウンタ
（２２ａ）の内容をＮにリセットするようにしている。
、２Ｎ段のアップダウンカウンタ（２２ａ）を主要部と
するものであり、進み入力指示信号が供給される毎に内
容を１ずつ増加させ、遅れ入力指示信号が供給される毎
に内容を１ずつ減少させるようにしている。そして、ア
ップダウンカウンタ（２２ａ）からのキャリー出力を進
み制御信号とし、ボロー出力を遅れ制ｔ３１１信号とし
、両制御信号を入力とするＯＲゲート（２２ｂ）からの
出力信号を上記アップダウンカウンタ（２２ａ）のリセ
ット端子に供給することにより、アップダウンカウンタ
（２２ａ）の内容をＮにリセットするようにしている。
したがって、進み入力指示信号が遅れ入力指示信号より
もＮ回多くなった時点で進み制御信号が出力され、位相
制御器（２４）により遅れ側に位相を制御し、分周器（
２５）により分周することにより、位相のずれを補償し
た信号を出力することができる。
もＮ回多くなった時点で進み制御信号が出力され、位相
制御器（２４）により遅れ側に位相を制御し、分周器（
２５）により分周することにより、位相のずれを補償し
た信号を出力することができる。
逆に、遅れ入力指示信号が進み入力指示信号よりもＮ回
多くなった時点で「れ制６Ｉｌ信号が出力され、位相制
御器（２４）により進み側に位相を制御し、分周器（２
５）により分周することにより、位相のずれを補償した
信号を出力することができる。
多くなった時点で「れ制６Ｉｌ信号が出力され、位相制
御器（２４）により進み側に位相を制御し、分周器（２
５）により分周することにより、位相のずれを補償した
信号を出力することができる。
即ち、進み入力指示信号、またはＨれ入力指示信号が出
力されても、直ちに位相制御を行なうのではなく、何れ
かの側の入力指示信号が他方よりもＮ回多くなった時点
においてのみ位相制御を行なうのであるから、ディジタ
ル入力信号のジッタを抑制して、出力位相を安定させる
ことができる。
力されても、直ちに位相制御を行なうのではなく、何れ
かの側の入力指示信号が他方よりもＮ回多くなった時点
においてのみ位相制御を行なうのであるから、ディジタ
ル入力信号のジッタを抑制して、出力位相を安定させる
ことができる。
〈発明が解決しようとする問題点〉
上記の構成のディジタル位相同期ループにおいては、ア
ップダウンカウンタ（２２ａ）の段数を増加させること
により、ジッタ抑制効果を向上させることができるので
あるが、アップダウンカウンタ（２２ａ）の段数を増加
させると、ディジタル位相・同期ループの応答時間が段
数に比例して増加するので、ジッタ抑制効果と過渡特性
とを共に満足させることができないという問題がある。
ップダウンカウンタ（２２ａ）の段数を増加させること
により、ジッタ抑制効果を向上させることができるので
あるが、アップダウンカウンタ（２２ａ）の段数を増加
させると、ディジタル位相・同期ループの応答時間が段
数に比例して増加するので、ジッタ抑制効果と過渡特性
とを共に満足させることができないという問題がある。
即ち、ジッタ抑制効果を高めると過渡特性が劣化し、過
渡特性を高めるとジッタ抑制効果が劣化するという問題
が発生するのである。
渡特性を高めるとジッタ抑制効果が劣化するという問題
が発生するのである。
〈発明の目的〉
この発明は上記の問題点に鑑みてなされたものであり、
ジッタ抑制効果と過渡特性とを共に満足さけることがで
きるディジタル位相同期ループを提供することを目的と
している。
ジッタ抑制効果と過渡特性とを共に満足さけることがで
きるディジタル位相同期ループを提供することを目的と
している。
く問題点を解決するための手段〉
上記の目的を達成するための、この発明のディジタル位
相同期ループは、進み入力指示信号、および遅れ入力指
示信号を入力として位相のずれ傾向を示１信号を出力す
る位相ずれ傾向検出手段と、位相ずれ傾向検出手段から
のずれ傾向検出信号を入力としてランダムウオークフィ
ルタに供給する基準値を上記ずれ傾向に対応させて変化
させる基準値制御手段とを具備するものである。
相同期ループは、進み入力指示信号、および遅れ入力指
示信号を入力として位相のずれ傾向を示１信号を出力す
る位相ずれ傾向検出手段と、位相ずれ傾向検出手段から
のずれ傾向検出信号を入力としてランダムウオークフィ
ルタに供給する基準値を上記ずれ傾向に対応させて変化
させる基準値制御手段とを具備するものである。
く作用〉
以上の構成のディジタル位相同期ループであれば、入力
信号の位相を判別して、進み入力指示信号、遅れ入力指
示信号を選択的にランダムウオークフィルタに供給する
ことにより位相進み制御信号、位相理れ制御信号を位相
制御装置に供給し、位相補正が施された信号を出力する
場合において、上記進み入力指示信号、または遅れ入力
指示信号に基いて位相ずれ傾向検出手段により位相のず
れ傾向を検出し、位相ずれ傾向検出手段からのずれ傾向
検出信号に塁いて基準値制御手段によりランダムウオー
クフィルタに供給する基準値を上記ずれ傾向に対応させ
て変化さゼることかできる。
信号の位相を判別して、進み入力指示信号、遅れ入力指
示信号を選択的にランダムウオークフィルタに供給する
ことにより位相進み制御信号、位相理れ制御信号を位相
制御装置に供給し、位相補正が施された信号を出力する
場合において、上記進み入力指示信号、または遅れ入力
指示信号に基いて位相ずれ傾向検出手段により位相のず
れ傾向を検出し、位相ずれ傾向検出手段からのずれ傾向
検出信号に塁いて基準値制御手段によりランダムウオー
クフィルタに供給する基準値を上記ずれ傾向に対応させ
て変化さゼることかできる。
即ち、位相のずれは一般的に進み方向、或は遅れ方向の
何れかにのみ偏って発生ずるのであるから、位相のずれ
傾向を検出すれば、ランダムウオークフィルタの基準値
を偏らせて、少ない入力指示４Ｍ号に基いて位相制御を
行なわせても、充分なジッタ抑制効果を発揮させること
ができる。
何れかにのみ偏って発生ずるのであるから、位相のずれ
傾向を検出すれば、ランダムウオークフィルタの基準値
を偏らせて、少ない入力指示４Ｍ号に基いて位相制御を
行なわせても、充分なジッタ抑制効果を発揮させること
ができる。
〈実施例〉
以下、実施例を示す添付図面によって詳Ｒ１に説明する
。
。
第２図はこの発明のディジタル位相同期ループの一実施
例を示づ電気回路図であり、２値位相比較器（１）と、
ランダムウオークフィルタ（２）と、固定発振器（３）
と、位相制御器（４）と、分周器（５）と、位相ずれ傾
向検出部（６）と、基準値制御部（７）とから構成され
ている。
例を示づ電気回路図であり、２値位相比較器（１）と、
ランダムウオークフィルタ（２）と、固定発振器（３）
と、位相制御器（４）と、分周器（５）と、位相ずれ傾
向検出部（６）と、基準値制御部（７）とから構成され
ている。
上記２値位相比較器（１）は、ディジタル入力信号、お
よび分周器（５）からの分周イｔ＠とを入力として、デ
ィジタル入力信号の位相が進んでいるか否かを判別し、
進み入力指示信号、遅れ入力指示信号を選択的に出力す
るものであり、上記ランダムウオークフィルタ（２）は
、例えば２Ｎ段の７ツプダウンカウンタからなるもので
あって、進み入力指示信号に塁いて内容が１ずつ増加さ
せられ、遅れ入力指示信号に基いて内容が１ずつ減少さ
せられ、キャリー信口を進み制り１信号として出力し、
ボロー信号を遅れ制御信号として出力するものである。
よび分周器（５）からの分周イｔ＠とを入力として、デ
ィジタル入力信号の位相が進んでいるか否かを判別し、
進み入力指示信号、遅れ入力指示信号を選択的に出力す
るものであり、上記ランダムウオークフィルタ（２）は
、例えば２Ｎ段の７ツプダウンカウンタからなるもので
あって、進み入力指示信号に塁いて内容が１ずつ増加さ
せられ、遅れ入力指示信号に基いて内容が１ずつ減少さ
せられ、キャリー信口を進み制り１信号として出力し、
ボロー信号を遅れ制御信号として出力するものである。
また、上記固定発振器（３）は、ディジタル入力信号の
周波数よりも充分に高い周波数（例えば、ディジタル入
力信号の周波数が１００ＫＨ２である場合に、１．６Ｍ
Ｈ２程度の周波数）の信号を出力するものであり、上記
位相制御器（４）は、上記制御信号に基いて固定発振器
（３）からの信号の周波数を制御するものであり、上記
分周器（５）は、位相１１１１制御器（４）からの出力
信号を１／ｋ （ｋは予め設定されている整数であり、
ｋを大きくする程、定常状態における位相誤差を小さく
することができる）に分周するものである。
周波数よりも充分に高い周波数（例えば、ディジタル入
力信号の周波数が１００ＫＨ２である場合に、１．６Ｍ
Ｈ２程度の周波数）の信号を出力するものであり、上記
位相制御器（４）は、上記制御信号に基いて固定発振器
（３）からの信号の周波数を制御するものであり、上記
分周器（５）は、位相１１１１制御器（４）からの出力
信号を１／ｋ （ｋは予め設定されている整数であり、
ｋを大きくする程、定常状態における位相誤差を小さく
することができる）に分周するものである。
第１図は上記ランダムウオークフィルタ（２）、位相ず
れ傾向検出部（６）、および基準値制御部（７）を詳細
に示す電気回路図である。
れ傾向検出部（６）、および基準値制御部（７）を詳細
に示す電気回路図である。
上記ランダムウオークフィルタ（２）Ｇよ、進み入力指
示信号がアップ入力端子に供給されるとともに、ばれ入
力指示信号がダウン入力端子に供給されている。そして
、基準値制御部（７１からのロートイｉ号がロード端子
に供給された時点で基準値制御部（７）からの数値信号
がプリセット入力端子に供給され、さらに、キャリー信
号が進み制御信号として出力されるとともに、ボロー信
号が遅れ制御信号として出力されるようにしている。
示信号がアップ入力端子に供給されるとともに、ばれ入
力指示信号がダウン入力端子に供給されている。そして
、基準値制御部（７１からのロートイｉ号がロード端子
に供給された時点で基準値制御部（７）からの数値信号
がプリセット入力端子に供給され、さらに、キャリー信
号が進み制御信号として出力されるとともに、ボロー信
号が遅れ制御信号として出力されるようにしている。
また、上記位相ずれ傾向検出！ （６）は、ｍ段のシフ
トレジスタ（８）を主要部とするものであり、上記進み
入力指示信号、および遅れ入力指示信号を入力とするＯ
Ｒゲート（９）からの出力信号をクロック信号としてシ
フトレジスタ（８）に供給しているとともに、上記進み
入力指示信号をデータ信号としてシフトレジスタ（８）
に供給している。そして、上記シフトレジスタ（８）の
全段の出力信号をそのまま第１のＡＮＤゲート（ト））
に供給しているとともに、全段の出力信号を反転させた
状態で第２．のＡＮＤゲート（１１）に供給し、各ＡＮ
Ｄゲート（［１１（１１）の出力信号を、上記ＯＲゲー
ト（９）からの信号により開かれるＡＮＤゲート（１２
）（１３）にそれぞれ供給しているとともに、両ＡＮＤ
ゲートω１（１１）の出力信号を反転させた状態でＸＯ
Ｒゲート（１４）に供給している。尚、上記ｍは、後述
するアップダウンカウンタ（１５）の段数ｎに依存して
定められるものであり、ジッタ抑圧効果、および応答性
が最も良好になる所定数に設定されることが好ましい。
トレジスタ（８）を主要部とするものであり、上記進み
入力指示信号、および遅れ入力指示信号を入力とするＯ
Ｒゲート（９）からの出力信号をクロック信号としてシ
フトレジスタ（８）に供給しているとともに、上記進み
入力指示信号をデータ信号としてシフトレジスタ（８）
に供給している。そして、上記シフトレジスタ（８）の
全段の出力信号をそのまま第１のＡＮＤゲート（ト））
に供給しているとともに、全段の出力信号を反転させた
状態で第２．のＡＮＤゲート（１１）に供給し、各ＡＮ
Ｄゲート（［１１（１１）の出力信号を、上記ＯＲゲー
ト（９）からの信号により開かれるＡＮＤゲート（１２
）（１３）にそれぞれ供給しているとともに、両ＡＮＤ
ゲートω１（１１）の出力信号を反転させた状態でＸＯ
Ｒゲート（１４）に供給している。尚、上記ｍは、後述
するアップダウンカウンタ（１５）の段数ｎに依存して
定められるものであり、ジッタ抑圧効果、および応答性
が最も良好になる所定数に設定されることが好ましい。
さらに、上記基準値制御部（７）は、アップダウンカウ
ンタ（１５）、およびＯＲゲート（する）から構成され
ている。そして、上記ＡＮＤゲート（１２）からの出力
信号が進み側基単鎖制６０信号としてアップダウンカウ
ンタのアップ入力端子に供給されているとともに、上記
ＡＮＤゲート（１３）からの出力信号が遅れ側基単鎖制
御信号としてアップダウンカウンタのダウン入力端子に
供給され、上記ＸＯＲゲート（１４）からの出力信号が
アップダウンカウンタのリセット入力端子に供給されて
いる。また、上記進み制御信号、および遅れ制御信号を
入力とする上記ＯＲゲート（する）からの出力信号をラ
ンダムウオークフィルタ（２）のロード端子に供給して
いる。
ンタ（１５）、およびＯＲゲート（する）から構成され
ている。そして、上記ＡＮＤゲート（１２）からの出力
信号が進み側基単鎖制６０信号としてアップダウンカウ
ンタのアップ入力端子に供給されているとともに、上記
ＡＮＤゲート（１３）からの出力信号が遅れ側基単鎖制
御信号としてアップダウンカウンタのダウン入力端子に
供給され、上記ＸＯＲゲート（１４）からの出力信号が
アップダウンカウンタのリセット入力端子に供給されて
いる。また、上記進み制御信号、および遅れ制御信号を
入力とする上記ＯＲゲート（する）からの出力信号をラ
ンダムウオークフィルタ（２）のロード端子に供給して
いる。
さらに、上記アップダウンカウンタ（１５）の数値出力
信号をランダムウオークフィルタ（２）のプリセット入
力端子に供給している。
信号をランダムウオークフィルタ（２）のプリセット入
力端子に供給している。
上記の構成のディジタル位相同期ループの動作は、概略
的には、従来のディジタル位相同期ループの動作と同様
であるから、第１図に示した部分の動作のみを以下に説
明する。
的には、従来のディジタル位相同期ループの動作と同様
であるから、第１図に示した部分の動作のみを以下に説
明する。
進み入力指示信号が供給された場合（ハイレベルである
場合、以下同じ）には、シフトレジスタ（８）の内容が
順次シフトアップされるとともに、第１段目の内容がハ
イレベルになる。逆に遅れ入力指示信号が供給された場
合には、シフトレジスタ（８）の内容が順次シフトアッ
プされるとともに、第１段目の内容がローレベルになる
。
場合、以下同じ）には、シフトレジスタ（８）の内容が
順次シフトアップされるとともに、第１段目の内容がハ
イレベルになる。逆に遅れ入力指示信号が供給された場
合には、シフトレジスタ（８）の内容が順次シフトアッ
プされるとともに、第１段目の内容がローレベルになる
。
そして、進み入力指示信号のみがｍ回連続して供給され
た場合には、シフトレジスタ（８）の全段がハイレベル
になるので、第１のＡＮＤゲートｃｏ＋がハイレベル信
号を供給する。そして、次のＯＲゲート（９）の出力信
号の立上りのタイミングで聞かれるＡＮＤゲート（１２
）を通して上記ハイレベル信号がアップダウンカウンタ
（１５）のアップ入力端子に供給されることにより、ア
ップダウンカウンタ（１５）の内容が１だけ増加する。
た場合には、シフトレジスタ（８）の全段がハイレベル
になるので、第１のＡＮＤゲートｃｏ＋がハイレベル信
号を供給する。そして、次のＯＲゲート（９）の出力信
号の立上りのタイミングで聞かれるＡＮＤゲート（１２
）を通して上記ハイレベル信号がアップダウンカウンタ
（１５）のアップ入力端子に供給されることにより、ア
ップダウンカウンタ（１５）の内容が１だけ増加する。
逆に理れ入力指示信号がｍ回連続して供給された場合に
は、アップダウンカウンタ（１５）の内容が１だけ減少
する。また、上記例れかの、入力指示信号がｍ回連続し
なかった場合には、両ＡＮＤゲート（ト）＋（１１）の
出力信号が共に〔１−レベルになるので、ＸＯＲゲート
（１４）がハイレベル信号を出力してアップダウンカウ
ンタ（１５）の内容を中間値ｎにリセットする。
は、アップダウンカウンタ（１５）の内容が１だけ減少
する。また、上記例れかの、入力指示信号がｍ回連続し
なかった場合には、両ＡＮＤゲート（ト）＋（１１）の
出力信号が共に〔１−レベルになるので、ＸＯＲゲート
（１４）がハイレベル信号を出力してアップダウンカウ
ンタ（１５）の内容を中間値ｎにリセットする。
また、上記の動作を行なっている間、ランダムウオーク
フィルタ（２）にも進み人力指示信号、または遅れ入力
指示信号が供給され続【ノるので、両入力指示信号が供
給された回数の差に対応する内容になり、上記差が所定
数に達した時点でキャリー信号、またはボロー信号が出
力されることになる。
フィルタ（２）にも進み人力指示信号、または遅れ入力
指示信号が供給され続【ノるので、両入力指示信号が供
給された回数の差に対応する内容になり、上記差が所定
数に達した時点でキャリー信号、またはボロー信号が出
力されることになる。
そして、このキャリー信号、またはボロー信号に基いて
位相制御器（４）を制御することができる。
位相制御器（４）を制御することができる。
また、上記キャリー信号、またはボロー信号が出力され
た場合には、ＯＲゲート（する）からロード信号がラン
ダムウオークフィルタ（２）に供給されるので、上記ア
ップダウンカウンタ（１５）の内容により初期値がプリ
セットされる。
た場合には、ＯＲゲート（する）からロード信号がラン
ダムウオークフィルタ（２）に供給されるので、上記ア
ップダウンカウンタ（１５）の内容により初期値がプリ
セットされる。
したがって、例えば、ｍ回連続して進み入力指示信号が
供給された場合には、アップダウンカウンタ（１５）の
内容がｎ＋１になるので、進み入力指示信号が供給され
る回数が１回少ない状態でキャリー信号が出力されるこ
とになり、その後は、進み入力指示信号が供給される毎
にアップダウンカウンタ（１５）の内容が増加させられ
る。そして、次にランダムウオークフィルタ（′２Ｊか
らキャリー信号が出力された時点において上記アップダ
ウンカウンタ（１５）の内容がランダムウオークフィル
タ（２）にプリセットされるので、少ない回数の進み入
力指示信号が供給されるのみでランダムウオークフィル
タ（２）からキャリー信号を出力することができる。
供給された場合には、アップダウンカウンタ（１５）の
内容がｎ＋１になるので、進み入力指示信号が供給され
る回数が１回少ない状態でキャリー信号が出力されるこ
とになり、その後は、進み入力指示信号が供給される毎
にアップダウンカウンタ（１５）の内容が増加させられ
る。そして、次にランダムウオークフィルタ（′２Ｊか
らキャリー信号が出力された時点において上記アップダ
ウンカウンタ（１５）の内容がランダムウオークフィル
タ（２）にプリセットされるので、少ない回数の進み入
力指示信号が供給されるのみでランダムウオークフィル
タ（２）からキャリー信号を出力することができる。
「れ入力指示信号が連続的に供給される場合には、アッ
プダウンカウンタ（１５）の内容が減少させられるので
、ボロー４８号が出力されるのに必要なばれ入力指示信
号の入力回数を少なくすることができる。
プダウンカウンタ（１５）の内容が減少させられるので
、ボロー４８号が出力されるのに必要なばれ入力指示信
号の入力回数を少なくすることができる。
また、進み入力信号が供給され続けている途中にＪ３い
て遅れ入力指示信号が供給された場合、或は逆の場合に
は、両ＡＮＤゲート（Ｉ）＋（１１）からの出力信号が
共にローレベルになるので、ＸＯＲゲー１’ （１４）
からハイレベル信号が出力され、アップダウンカウンタ
（１５）の内容を中間値にリセットする。
て遅れ入力指示信号が供給された場合、或は逆の場合に
は、両ＡＮＤゲート（Ｉ）＋（１１）からの出力信号が
共にローレベルになるので、ＸＯＲゲー１’ （１４）
からハイレベル信号が出力され、アップダウンカウンタ
（１５）の内容を中間値にリセットする。
さらに、上記ＡＮＤゲート（１２）（１３）を、ＯＲゲ
ート（９）からの出力上〇の立上りのタイミングで開く
ようにしているので、精度を向上させることができる。
ート（９）からの出力上〇の立上りのタイミングで開く
ようにしているので、精度を向上させることができる。
以上要約すれば、進み傾向が続いている場合、戊は遅れ
傾向が続いている場合には、アップダウンカウンタ（１
５）の内容を増加させ、或は減少させ、所定のタイミン
グでランダムウィークフィルタ（２）のプリセット値を
上記アップダウンカウンタ（１５）の内容にリセットす
るので、キャリー信号、或はボ【コー信号が出力される
までに必要な入力指示信号の回数を減少させてフィルタ
応答を速くすることができる。また、進み傾向、或は遅
れ傾向が続かなくなった場合には、アップダウンカウン
タ（１５）の内容を中間値にリセットするので、ジッタ
抑圧効果を高めることができる。
傾向が続いている場合には、アップダウンカウンタ（１
５）の内容を増加させ、或は減少させ、所定のタイミン
グでランダムウィークフィルタ（２）のプリセット値を
上記アップダウンカウンタ（１５）の内容にリセットす
るので、キャリー信号、或はボ【コー信号が出力される
までに必要な入力指示信号の回数を減少させてフィルタ
応答を速くすることができる。また、進み傾向、或は遅
れ傾向が続かなくなった場合には、アップダウンカウン
タ（１５）の内容を中間値にリセットするので、ジッタ
抑圧効果を高めることができる。
尚、この発明は上記の実施例に限定されるものではなく
、例えば余り高速のフィルタリングを行なわせる必要が
ない場合には、位相ずれ傾向検出部（６）をマイクロコ
ンピュータにより構成することが可能である他、この光
明の要旨を変更しない範囲内において種々の設８１変更
を施すことが可能である。
、例えば余り高速のフィルタリングを行なわせる必要が
ない場合には、位相ずれ傾向検出部（６）をマイクロコ
ンピュータにより構成することが可能である他、この光
明の要旨を変更しない範囲内において種々の設８１変更
を施すことが可能である。
〈発明の効果〉
以上のようにこの発明は、位相ずれの傾向を検出して基
準値を制ｕｌＩ？ｌ−るようにしているので、ジッタ抑
圧効果を高く維持したままで、フィルタ応答時間を短縮
することができるという特有の効果を秦する。
準値を制ｕｌＩ？ｌ−るようにしているので、ジッタ抑
圧効果を高く維持したままで、フィルタ応答時間を短縮
することができるという特有の効果を秦する。
第１図番はこの発明のディジタル位相同期ループの要部
の電気的構成を示′Ｔｊ電気回路図、第２図はディジタ
ル位相同期ループの電気的構成を示す電気回路図、 第３図、および第４図は従来例を示す電気回路図。 （２）・・・ランダムウオークフィルタ、（６）・・・
位相ずれ傾向検出部、 （７）・・・基準値制御部
の電気的構成を示′Ｔｊ電気回路図、第２図はディジタ
ル位相同期ループの電気的構成を示す電気回路図、 第３図、および第４図は従来例を示す電気回路図。 （２）・・・ランダムウオークフィルタ、（６）・・・
位相ずれ傾向検出部、 （７）・・・基準値制御部
Claims (1)
- 【特許請求の範囲】 １、入力信号の位相を判別して、進み入力 指示信号、遅れ入力指示信号を選択的に ランダムウォークフィルタに供給するこ とにより位相進み制御信号、位相遅れ制 御信号を位相制御装置に供給し、位相補 正が施された信号を出力するディジタル 位相同期ループにおいて、上記進み入力 指示信号、および遅れ入力指示信号を入 力として位相のずれ傾向を示す信号を出 力する位相ずれ傾向検出手段と、位相ず れ傾向検出手段からのずれ傾向検出信号 を入力としてランダムウォークフィルタ に供給する基準値を上記ずれ傾向に対応 させて変化させる基準値制御手段とを具 備することを特徴とするディジタル位相 同期ループ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61160368A JPS6315530A (ja) | 1986-07-08 | 1986-07-08 | デイジタル位相同期ル−プ |
| US07/069,121 US4791386A (en) | 1986-07-08 | 1987-07-02 | Digital phase-locked loop with random walk filter |
| DE8787109554T DE3779820T2 (de) | 1986-07-08 | 1987-07-02 | Digitale phasenregelschleifen. |
| EP87109554A EP0252444B1 (en) | 1986-07-08 | 1987-07-02 | Digital phase-locked loops |
| KR1019870007288A KR910003027B1 (ko) | 1986-07-08 | 1987-07-08 | 디지탈 위상동기 루우프 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61160368A JPS6315530A (ja) | 1986-07-08 | 1986-07-08 | デイジタル位相同期ル−プ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6315530A true JPS6315530A (ja) | 1988-01-22 |
| JPH0556691B2 JPH0556691B2 (ja) | 1993-08-20 |
Family
ID=15713463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61160368A Granted JPS6315530A (ja) | 1986-07-08 | 1986-07-08 | デイジタル位相同期ル−プ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4791386A (ja) |
| EP (1) | EP0252444B1 (ja) |
| JP (1) | JPS6315530A (ja) |
| KR (1) | KR910003027B1 (ja) |
| DE (1) | DE3779820T2 (ja) |
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- 1986-07-08 JP JP61160368A patent/JPS6315530A/ja active Granted
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1987
- 1987-07-02 US US07/069,121 patent/US4791386A/en not_active Expired - Fee Related
- 1987-07-02 EP EP87109554A patent/EP0252444B1/en not_active Expired - Lifetime
- 1987-07-02 DE DE8787109554T patent/DE3779820T2/de not_active Expired - Fee Related
- 1987-07-08 KR KR1019870007288A patent/KR910003027B1/ko not_active IP Right Cessation
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| US4791386A (en) | 1988-12-13 |
| EP0252444A3 (en) | 1988-10-19 |
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| DE3779820T2 (de) | 1992-12-24 |
| EP0252444B1 (en) | 1992-06-17 |
| KR910003027B1 (ko) | 1991-05-15 |
| EP0252444A2 (en) | 1988-01-13 |
| JPH0556691B2 (ja) | 1993-08-20 |
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