JPH11220385A - クロック信号生成回路及びデータ信号生成回路 - Google Patents

クロック信号生成回路及びデータ信号生成回路

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JPH11220385A
JPH11220385A JP10021015A JP2101598A JPH11220385A JP H11220385 A JPH11220385 A JP H11220385A JP 10021015 A JP10021015 A JP 10021015A JP 2101598 A JP2101598 A JP 2101598A JP H11220385 A JPH11220385 A JP H11220385A
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signal
circuit
division ratio
input
output
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Takeo Inoue
義士 井上
Yasuhiro Okazaki
泰裕 岡崎
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Mitsubishi Electric Engineering Co Ltd
Mitsubishi Electric Corp
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Mitsubishi Electric Engineering Co Ltd
Mitsubishi Electric Corp
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    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

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Abstract

(57)【要約】 【課題】 不安定なデジタル入力信号に対し、同期した
安定な同期クロック信号を生成する。 【解決手段】 比較回路４が入力端子１からの入力デー
タと可変カウンタ７からの同期クロック信号を位相比較
し、入力データのエッジが同期クロック信号の立上りエ
ッジに対して“進み”、“遅れ”、“未検出”のいずれ
かを示す比較結果信号を出力する。状態検出回路５が比
較回路からの比較結果信号の“進み”、“遅れ”の数を
検出し、“進み数が多い”、“遅れ数が多い”、“進み
数と遅れ数が同じ”のいずれかを示す状態検出信号を出
力する。分周比選択回路６が比較回路４からの比較結果
信号と状態検出回路６からの状態検出信号とにより、
“基準分周比より小さい分周比”、“基準分周比より大
きい分周比”、“基準分周比”のいずれかを示す分周比
信号を出力する。可変カウンタ７が分周比選択回路６か
らの分周比信号により、基準クロック信号を分周して同
期クロック信号として比較回路４と出力端子２に出力す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、デジタル信号か
らなる入力データに同期した同期クロック信号を出力す
る、例えば、ＰＬＬ（Phase Locked Loop）回路である
クロック信号生成回路、およびこのクロック信号生成回
路を含み、同期クロック信号にて入力データに基づいた
デジタル信号を生成するデータ信号生成回路に関する。
【０００２】
【従来の技術】入力データに同期した同期クロック信号
を出力するクロック信号生成回路としては、例えば、特
開平６−３２６５９９号公報に示されている。この特開
平６−３２６５９９号公報には、その従来例として、位
相比較器と分周比可変カウンタとを備えたランダムウォ
ークフィルタが示されている。このランダムウォークフ
ィルタにおける位相比較器は入力データのエッジの位相
と再生クロックパルス（同期クロック信号）の位相とを
比較し、再生クロックパルスが進んでいれば進み信号、
同相ならば同相信号、遅れていれば遅れ信号を出力す
る。また、分周比カウンタは位相比較器からの同相信号
を受けるとクロックパルスをＫの分周比で分周して再生
クロックパルスを出力し、位相比較器からの進み信号を
受けるとクロックパルスをＫ＋１の分周比で分周して再
生クロックパルスを出力し、位相比較器からの遅れ信号
を受けるとクロックパルスをＫ−１の分周比で分周して
再生クロックパルスを出力する。
【０００３】また、この特開平６−３２６５９９号公報
には、上記した従来例に対して、受信するデータ速度が
変化しても、誤ロックすることなく、ずれの少ないクロ
ック再生が可能となる実施例が示されている。この実施
例は、位相比較器と、分周比可変カウンタと、第１カウ
ンタと、第２カウンタと、比較手段と、分周比変化手段
とを備えたクロックパルス再生回路である。このクロッ
クパルス再生回路の第１カウンタは所定時間内に位相比
較手段から進み信号が出力される回数をカウントする。
第２カウンタは所定時間内に位相比較手段から遅れ信号
が出力される回数をカウントする。比較手段は第１カウ
ンタのカウント値と第２カウンタのカウント値とを比較
する。分周比変化手段は比較手段の比較結果に従って分
周比可変カウンタの分周比を変化させる。
【０００４】
【発明が解決しようとする課題】一方、近年、ＦＭ音声
信号に文字情報からなるデジタル信号を多重させたＦＭ
多重信号を発信し、受信側にて、ＦＭ音声信号を楽しむ
とともに、文字情報を文字情報表示パネルに表示させ、
文字情報を得ることが行われている。このようにＦＭ音
声信号に多重された文字情報からなるデジタル信号は、
所定の転送レート、一般に１６ｋＨｚによって転送され
るものの、ノイズの影響、受信状態の影響等によってＳ
／Ｎ比が悪く、位相が不安定である。つまり、受信側に
て入力されるデジタル信号は、ノイズが重畳される等に
より、位相が変動したり、誤データが発生したり、デー
タが消失したりし、必ずしもデータ毎に上記した所定の
転送レートになっているとは限らない。
【０００５】このようにＳ／Ｎ比が悪いデジタル信号を
入力データとして取り込み、この入力データに基づいて
上記した従来の技術の前者にて示したクロック信号生成
回路にて同期クロック信号（再生クロックパルス）を得
た場合、次の様な問題を生じた。すなわち、入力データ
の位相の不安定な状態に応じて分周比カウンタからの出
力である分周比が、Ｋ、Ｋ−１、Ｋ＋１のいずれかの値
をその都度とるため、同期クロック信号の位相が頻繁に
変動し、不安定となる。最悪の場合、入力データと同期
クロック信号の同期がとれなくなってしまうものであっ
た。
【０００６】また、上記した従来技術の後者にて示した
クロック信号生成回路にあっては、入力データのデータ
速度が速い場合、または遅い場合のようにある程度規則
正しく位相のずれが生じている場合には有効であるもの
と思われるものの、Ｓ／Ｎ比が悪いデジタル信号を入力
データとして取り込む場合には、入力データと同期クロ
ック信号の同期がとりがたいものであった。
【０００７】この発明は上記した点に鑑みてなされたも
のであり、例え、Ｓ／Ｎ比が悪い、つまり不安定なデジ
タル信号を入力データとして取り込んだ場合において
も、入力データの位相に同期した同期クロック信号を生
成できるクロック信号生成回路を得ることを目的とす
る。また、第２の目的は、不安定なデジタル信号を入力
データとして取り込んだ場合においても、入力データの
位相に同期した同期クロック信号を生成でき、その結
果、同期クロック信号にて入力データに基づいたデジタ
ル信号を信頼性高く得られるデータ信号生成回路を得る
ことである。
【０００８】
【課題を解決するための手段】第１の発明に係るクロッ
ク信号生成回路は、デジタル信号からなる入力データと
同期クロック信号とが入力され、入力された入力データ
と同期クロック信号との位相比較をし、１データ周期毎
に同期クロック信号に対する入力データにおける位相の
“進み”、“遅れ”、および“未検出”のいずれかを示
す比較結果信号を出力する比較回路と、この比較回路か
らの比較結果信号が入力され、連続した複数データ周期
からなる所定期間に、入力された比較結果信号における
“進み”および“遅れ”の数を検出し、“進み数が多
い”、“遅れ数が多い”、および“進み数と遅れ数が同
じ”のいずれかを示す状態検出信号を出力する状態検出
回路と、比較回路からの比較結果信号と状態検出回路か
らの状態検出信号とが入力され、入力された比較結果信
号が“進み”を示すとともに入力された状態検出信号が
“進み数が多い”を示すと“基準分周比より小さい分周
比”を示す分周比信号を出力し、入力された比較結果信
号が“遅れ”を示すとともに入力された状態検出信号が
“遅れ数が多い”を示すと“基準分周比より大きい分周
比”を示す分周比信号を出力し、入力された比較結果信
号および状態検出信号が上記した関係以外の時に“基準
分周比”を示す分周比信号を出力する分周比選択回路
と、この分周比選択回路からの分周比信号が入力される
とともに基準クロック信号が入力され、入力された分周
比信号に基づいた分周比に基づいて入力された基準クロ
ック信号を分周し、同期クロック信号として比較回路に
出力する分周比可変カウンタとを設けたものである。
【０００９】第２の発明に係るクロック信号生成回路
は、デジタル信号からなる入力データと同期クロック信
号とが入力され、１データ周期において同期クロック信
号の“Ｈ”レベルまたは“Ｌ”レベルの一方のレベルの
時に入力データのエッジを検出するとともに同期クロッ
ク信号の他方のレベルの時に入力データのエッジを検出
しないと“進み”を示す比較結果信号を出力し、１デー
タ周期において同期クロック信号の一方のレベルの時に
入力データのエッジを検出せず、同期クロック信号の他
方のレベルの時に入力データのエッジを検出すると“遅
れ”を示す比較結果信号を出力し、１データ周期におい
て同期クロック信号と入力データ信号との関係が上記し
た関係以外の時に“未検出”を示す比較結果信号を出力
する比較回路と、この比較回路からの比較結果信号が入
力され、連続した複数データ周期からなる所定期間に、
入力された比較結果信号において“進み”を示す数が
“遅れ”を示す数より多い時に“進み数が多い”を示す
状態検出信号を出力し、上記所定期間に、入力された比
較結果信号において“遅れ”を示す数が“進み”を示す
数より多い時に“遅れ数が多い”を示す状態検出信号を
出力し、上記所定期間に、入力された比較結果信号にお
いて“進み”を示す数と“遅れ”を示す数とが同じ時に
“進み数と遅れ数が同じ”を示す状態検出信号を出力す
る状態検出回路と、比較回路からの比較結果信号と状態
検出回路からの状態検出信号とが入力され、入力された
比較結果信号が“進み”を示すとともに入力された状態
検出信号が“進み数が多い”を示すと“基準分周比より
小さい分周比”を示す分周比信号を出力し、入力された
比較結果信号が“遅れ”を示すとともに入力された状態
検出信号が“遅れ数が多い”を示すと“基準分周比より
大きい分周比”を示す分周比信号を出力し、入力された
比較結果信号および状態検出信号が上記した関係以外の
時に“基準分周比”を示す分周比信号を出力する分周比
選択回路と、この分周比選択回路からの分周比信号が入
力されるとともに基準クロック信号が入力され、入力さ
れた分周比信号に基づいた分周比に基づいて入力された
基準クロック信号を分周し、同期クロック信号として比
較回路に出力する分周比可変カウンタとをもうけたもの
である。
【００１０】第３の発明に係るデータ信号生成回路は、
デジタル信号からなる入力データと基準クロック信号と
が入力され、デジタル信号に同期した同期クロック信号
を生成するクロック信号生成回路、およびこのクロック
信号生成回路からの同期クロック信号および入力データ
が入力され、入力された同期クロック信号の立下りエッ
ジまたは立上りエッジの一方のエッジにて、入力された
入力データのレベルを検出し、検出したレベルに基づい
たデジタル値をもつ入力データとして出力するデータ取
込回路を備え、 クロック信号生成回路は、入力データおよび同期クロッ
ク信号が入力され、１データ周期毎に入力された入力デ
ータのエッジが入力された同期クロック信号の他方のエ
ッジに対して“進み”、“遅れ”、および“未検出”の
いずれを示しているかを示す比較結果信号を出力する比
較回路と、この比較回路からの比較結果信号が入力さ
れ、連続した複数データ周期からなる所定期間に、入力
された比較結果信号における“進み”および“遅れ”の
数を検出し、“進み数が多い”、“遅れ数が多い”、お
よび“進み数と遅れ数が同じ”のいずれかを示す状態検
出信号を出力する状態検出回路と、比較回路からの比較
結果信号と状態検出回路からの状態検出信号とに基づ
き、“基準分周比より小さい分周比”、“基準分周比よ
り大きい分周比”、および“基準分周比”のいずれかを
示す分周比信号を出力する分周比選択回路と、この分周
比選択回路からの分周比信号に基づいた分周比に基づい
て基準クロック信号を分周し、同期クロック信号として
比較回路およびデータ取込回路に出力する分周比可変カ
ウンタとを設けたものである。
【００１１】
【発明の実施の形態】実施の形態１．図１ないし図１３
に基づきこの発明の実施の形態１を説明する。図１にお
いて、１はＦＭ音声信号に多重された文字情報からなる
デジタル信号が入力されるデータ入力端子である。上記
デジタル信号はこの実施の形態１では転送レートが１６
ｋＨｚであり、１データ当たり１／１６０００秒で転送
される。従って、この実施の形態１においては、１デー
タ周期は１／１６０００秒である。２は入力データに同
期した同期クロック信号を出力する出力端子である。同
期クロック信号の周波数はこの実施の形態１では上記し
た転送レートと同じ１６ｋＨｚを基準とする。３は同期
クロック信号を生成するための基準クロック信号が入力
される基準クロック入力端子である。基準クロック信号
の周波数はこの実施の形態１では７．２ＭＨｚである。
【００１２】４は入力端子１を介して入力データが入力
されるとともに出力端子３に出力される同期クロック信
号が入力され、入力された入力データと同期クロック信
号との位相比較をし、１データ周期（この実施の形態１
では１／１６０００秒）毎に同期クロック信号に対する
入力データにおける位相の“進み”、“遅れ”、および
“未検出”のいずれかを示す比較結果信号を出力する比
較回路である。なお、比較結果信号が“未検出”を示す
時とは、この実施の形態１では、入力データと同期クロ
ック信号との位相状態が不確定の場合と、入力データと
同期クロック信号とが同相である場合とを含む。
【００１３】この実施の形態１において、上記比較回路
４は、図３に示すように、１データ周期において同期ク
ロック信号の“Ｈ”レベルまたは“Ｌ”レベルの一方の
レベルの時（立上りエッジまたは立下りエッジの一方の
エッジより前、この実施の形態１では“Ｌ”レベルの
時）に入力データの立上りエッジまたは立下りエッジを
検出するとともに同期クロック信号の他方のレベルの時
（立上りエッジまたは立下りエッジの一方のエッジより
後、この実施の形態１では“Ｈ”レベルの時）に入力デ
ータの立上りエッジまたは立下りエッジを検出しないと
“進み”を示す比較結果信号（この実施の形態１では
［１、０、０］の３ビットのパラレル信号）を出力する
（ケース１）。また、１データ周期において同期クロッ
ク信号の一方のレベルの時に入力データのエッジを検出
せず、同期クロック信号の他方のレベルの時に入力デー
タのエッジを検出すると“遅れ”を示す比較結果信号
（この実施の形態１では［０、１、０］の３ビットのパ
ラレル信号）を出力する（ケース２）。さらに、１デー
タ周期において同期クロック信号と入力データ信号との
関係が上記した関係以外の時に“未検出”を示す比較結
果信号（この実施の形態１では［０、０、１］の３ビッ
トのパラレル信号）を出力する（ケース３および４）。
【００１４】上記比較回路４の具体的構成の一例を図４
に示す。図４において、４１は入力端子１に接続される
データ入力ノード４ａを介して入力データが入力され、
同期クロック信号入力ノード４ｂを介して同期クロック
信号が入力され、スタート信号入力ノード４ｃを介して
スタート信号が入力され、１データ周期において同期ク
ロック信号の立上りエッジまたは立下りエッジの一方の
エッジより前に入力データの立上りエッジまたは立下り
エッジが存在すると“進み有”を示す信号をノードＥに
出力する進み有検出回路である。
【００１５】この進み有検出回路４１は第１ないし第３
の反転回路４１１〜４１３、第１および第２のフリップ
フロップ回路４１４、４１６、並びに第１の演算回路４
１６によって構成されている。第１および第２の反転回
路４１１、４１２は同期クロック信号入力ノード４ｂに
接続されるインバータ素子によって構成されており、こ
の実施の形態１では別々の構成としているが、１つのイ
ンバータ素子が兼用したものであってもよい。第３の反
転回路４１３はデータ入力ノード４ａに接続されるイン
バータ素子によって構成される。
【００１６】第１のフリップフロップ回路４１４は反転
回路４１１を介して同期クロック信号の反転信号をデー
タ入力ノードＤに受け、クロック入力ノードＴにデータ
入力ノード４ａを介して入力データを受け、リセットノ
ードＲにスタート信号入力ノード４ｃを介してスタート
信号を受け、スタート信号の立上りによってリセットさ
れる（この実施の形態１では、出力ノードＱからの出力
が“Ｌ”レベルにされる）とともに、入力データの立上
りに基づいて同期クロック信号の反転信号のレベルを取
り込み、出力するＤタイプのフリップフロップによって
構成される。例えば、図５の（ａ）〜（ｃ）に示す同期
クロック信号、スタート信号、入力データが入力される
と、図５の（ｄ）に示す信号（ノードＡにおける信号）
を出力する。
【００１７】第２のフリップフロップ回路４１５は反転
回路４１２を介して同期クロック信号の反転信号をデー
タ入力ノードＤに受け、クロック入力ノードＴに反転回
路４１３を介して入力データの反転信号を受け、リセッ
トノードＲにスタート信号入力ノード４ｃを介してスタ
ート信号を受け、スタート信号の立上りによってリセッ
トされる（この実施の形態１では、出力ノードＱからの
出力が“Ｌ”レベルにされる）とともに、入力データの
反転信号の立上りに基づいて同期クロック信号の反転信
号のレベルを取り込み、出力するＤタイプのフリップフ
ロップによって構成される。例えば、図５の（ａ）〜
（ｃ）に示す同期クロック信号、スタート信号、入力デ
ータが入力されると、図５の（ｅ）に示す信号（ノード
Ｂにおける信号）を出力する。
【００１８】第１の演算回路４１６はこれら第１および
第２のフリップフロップ回路４１４、４１５からの出力
の論理和演算をするオア回路によって構成される。例え
ば、図５の（ｄ）および（ｅ）に示す第１および第２の
フリップフロップ回路４１４、４１５からの出力が入力
されると、図５の（ｈ）に示す信号（ノードＥにおける
信号）を出力する。第１の演算回路４１６からの出力に
おいて、この実施の形態１では、“Ｈ”レベルが“進み
有”を示す信号であり、“Ｌ”レベルが“進み無”を示
す信号である。
【００１９】４２は入力端子１に接続されるデータ入力
ノード４ａを介して入力データが入力され、同期クロッ
ク信号入力ノード４ｂを介して同期クロック信号が入力
され、スタート信号入力ノード４ｃを介してスタート信
号が入力され、１データ周期において同期クロック信号
の立上りエッジまたは立下りエッジのエッジより後に入
力データの立上りエッジまたは立下りエッジが存在する
と“遅れ有”を示す信号を出力する遅れ有検出回路であ
る。
【００２０】この遅れ有検出回路４２は第４の反転回路
４２１、第３および第４のフリップフロップ回路４２
２、４２３、並びに第２の演算回路４２４によって構成
されている。第４の反転回路４２１はデータ入力ノード
４ａに接続されるインバータ素子によって構成されてお
り、この実施の形態１では第３の反転回路４１３と別の
構成としているが、第３の反転回路４１３が兼用したも
のであってもよい。
【００２１】第３のフリップフロップ回路４２２は同期
クロック信号入力ノード４ｂを介して同期クロック信号
をデータ入力ノードＤに受け、クロック入力ノードＴに
データ入力ノード４ａを介して入力データを受け、リセ
ットノードＲにスタート信号入力ノード４ｃを介してス
タート信号を受け、スタート信号の立上りによってリセ
ットされる（この実施の形態１では、出力ノードＱから
の出力が“Ｌ”レベルにされる）とともに、入力データ
の立上りに基づいて同期クロック信号のレベルを取り込
み、出力するＤタイプのフリップフロップによって構成
される。例えば、図５の（ａ）〜（ｃ）に示す同期クロ
ック信号、スタート信号、入力データが入力されると、
図５の（ｆ）に示す信号（ノードＣにおける信号）を出
力する。
【００２２】第４のフリップフロップ回路４２３は同期
クロック信号入力ノード４ｂを介して同期クロック信号
をデータ入力ノードＤに受け、クロック入力ノードＴに
反転回路４２１を介して入力データの反転信号を受け、
リセットノードＲにスタート信号入力ノード４ｃを介し
てスタート信号を受け、スタート信号の立上りによって
リセットされる（この実施の形態１では、出力ノードＱ
からの出力が“Ｌ”レベルにされる）とともに、入力デ
ータの反転信号の立上りに基づいて同期クロック信号の
レベルを取り込み、出力するＤタイプのフリップフロッ
プによって構成される。例えば、図５の（ａ）〜（ｃ）
に示す同期クロック信号、スタート信号、入力データが
入力されると、図５の（ｇ）に示す信号（ノードＤにお
ける信号）を出力する。
【００２３】第２の演算回路４２４はこれら第３および
第４のフリップフロップ回路４２２、４２３からの出力
の論理和演算をするオア回路によって構成される。例え
ば、図５の（ｆ）および（ｇ）に示す第３および第４の
フリップフロップ回路４２２、４２３からの出力が入力
されると、図５の（ｉ）に示す信号（ノードＦにおける
信号）を出力する。第２の演算回路４２４からの出力に
おいて、この実施の形態１では、“Ｈ”レベルが“遅れ
有”を示す信号であり、“Ｌ”レベルが“遅れ無”を示
す信号である。
【００２４】４３は進み有検出回路４１からの出力およ
び遅れ有検出回路４２からの出力を受け、進み有検出回
路からの出力が“進み有”を示し、上記遅れ有検出回路
からの出力が“遅れ無”を示すと“進み”を示す比較結
果信号を出力する進み検出回路である。進み検出回路４
３は第３の演算回路４３１と第４の演算回路４３２とに
よって構成される。第３の演算回路４３１は進み有検出
回路４１の第１の演算回路４１６からの出力と遅れ有検
出回路４２の第２の演算回路４２４からの出力の排他的
論理和演算をするイクスクルーシブオア回路によって構
成される。第４の演算回路４３２は第１の演算回路４１
６からの出力と第３の演算回路４３１からの出力の論理
積演算をするアンド回路によって構成される。例えば、
図５の（ｈ）および（ｉ）に示す第１および第２の演算
回路４１６、４２４からの出力が入力されると、第３の
演算回路４３１から図５の（ｊ）に示す信号（ノードＧ
における信号）を出力し、第４の演算回路４３２から図
５の（ｋ）に示す信号（ノードＨにおける信号）を出力
する。第４の演算回路４３２からの出力において、この
実施の形態１では、“Ｈ”レベルが比較結果信号におい
て“進み”を示すための信号となる。
【００２５】４４は進み有検出回路４１からの出力およ
び遅れ有検出回路４２からの出力を受け、進み有検出回
路４１からの出力が“進み無”を示し、遅れ有検出回路
４２からの出力が“遅れ有”を示すと“遅れ”を示す比
較結果信号を出力する遅れ検出回路である。遅れ検出回
路４４は第３の演算回路４３１と第５の演算回路４４１
とによって構成される。第５の演算回路４４１は第２の
演算回路４２４からの出力と第３の演算回路４３１から
の出力の論理積演算をするアンド回路によって構成され
る。例えば、図５の（ｈ）および（ｉ）に示す第１およ
び第２の演算回路４１６、４２４からの出力が入力され
ると、第５の演算回路４４１から図５の（ｌ）に示す信
号（ノードＩにおける信号）を出力する。第５の演算回
路４４１からの出力において、この実施の形態１では、
“Ｈ”レベルが比較結果信号において“遅れ”を示すた
めの信号となる。
【００２６】４５は進み有検出回路４１からの出力およ
び遅れ有検出回路４２からの出力を受け、進み有検出回
路４１からの出力が“進み有”を示し、遅れ有検出回路
４２からの出力が“遅れ有”を示す時、および進み有検
出回路４１からの出力が“進み無”を示し、遅れ有検出
回路４２からの出力が“遅れ無”を示すと“未検出”を
示す比較結果信号を出力する未検出検出回路である。未
検出検出回路４５は、第３の演算回路４３１と、この第
３の演算回路４３１からの出力を反転するインバータ回
路からなる第５の反転回路４５１とによって構成され
る。例えば、図５の（ｈ）および（ｉ）に示す第１およ
び第２の演算回路４１６、４２４からの出力が入力され
ると、第５の反転回路４５１から図５の（ｍ）に示す信
号（ノードＪにおける信号）を出力する。第５の反転回
路４５１からの出力において、この実施の形態１では、
“Ｈ”レベルが比較結果信号において“未検出”を示す
信号となる。
【００２７】４６は進み検出回路４３からの出力をデー
タ入力ノードＤに受け、クロック入力ノードＴにスター
ト信号入力ノード４ｃを介してスタート信号を受け、ス
タート信号の立上りに基づいて進み検出回路４３からの
出力のレベルを取り込み、データ出力ノードＱから第１
の比較結果出力ノード４ｄに比較結果信号における“進
み”に対する信号として出力するＤタイプのフリップフ
ロップによって構成される第１のタイミング調整回路で
ある。例えば、図５の（ｂ）および（ｋ）に示すスター
ト信号および進み検出回路４３からの出力が入力される
と、第１のタイミング調整回路４６から図５の（ｎ）に
示す信号（第１の比較結果出力）を出力する。第１のタ
イミング調整回路４６からの出力において、この実施の
形態１では、“Ｈ”レベルが比較結果信号において“進
み”を示す。
【００２８】４７は遅れ検出回路４４からの出力をデー
タ入力ノードＤに受け、クロック入力ノードＴにスター
ト信号入力ノード４ｃを介してスタート信号を受け、ス
タート信号の立上りに基づいて遅れ検出回路４４からの
出力のレベルを取り込み、データ出力ノードＱから第２
の比較結果出力ノード４ｅに比較結果信号における“遅
れ”に対する信号として出力するＤタイプのフリップフ
ロップによって構成される第２のタイミング調整回路で
ある。例えば、図５の（ｂ）および（ｌ）に示すスター
ト信号および遅れ検出回路４４からの出力が入力される
と、第２のタイミング調整回路４７から図５の（ｏ）に
示す信号（第２の比較結果出力）を出力する。第２のタ
イミング調整回路４７からの出力において、この実施の
形態１では、“Ｈ”レベルが比較結果信号において“遅
れ”を示す。
【００２９】４８は未検出検出回路４５からの出力をデ
ータ入力ノードＤに受け、クロック入力ノードＴにスタ
ート信号入力ノード４ｃを介してスタート信号を受け、
スタート信号の立上りに基づいて未検出検出回路４５か
らの出力のレベルを取り込み、データ出力ノードＱから
第３の比較結果出力ノード４ｆに比較結果信号における
“未検出”に対する信号として出力するＤタイプのフリ
ップフロップによって構成される第３のタイミング調整
回路である。例えば、図５の（ｂ）および（ｍ）に示す
スタート信号および未検出検出回路４５からの出力が入
力されると、第３のタイミング調整回路４８から図５の
（ｐ）に示す信号（第３の比較結果出力）を出力する。
第３のタイミング調整回路４８からの出力において、こ
の実施の形態１では、“Ｈ”レベルが比較結果信号にお
いて“未検出”を示す。
【００３０】図１に戻って、５は比較回路４からの比較
結果信号が入力され、連続した複数データ周期からなる
所定期間に、入力された比較結果信号における“進み”
および“遅れ”の数を検出し、“進み数が多いＩＥ”、
“遅れ数が多いＩＬ”、および“進み数と遅れ数が同じ
ＥＶ”のいずれかを示す状態検出信号を出力する積分位
相検出回路からなる状態検出回路である。
【００３１】この実施の形態１において、上記状態検出
回路５は、図６に示すように、連続した複数データ周期
からなる所定期間（この実施の形態１では４データ周期
を説明簡単化のために示す。実際には、１６データ周期
である。）に、入力された比較結果信号において“進み
を示す数ＮＥ”が“遅れを示す数ＮＬ”より多い時（Ｎ
Ｅ＞ＮＬ）に“進み数が多いＩＥ”を示す状態検出信号
（この実施の形態１では［１、０、０］の３ビットのパ
ラレル信号）を出力する。また、上記所定期間に、入力
された比較結果信号において“遅れを示す数ＮＬ”が
“進みを示す数ＮＥ”より多い時（ＮＥ＜ＮＬ）に“遅
れ数が多いＩＬ”を示す状態検出信号（この実施の形態
１では［０、１、０］の３ビットのパラレル信号）を出
力する。さらに、上記所定期間に、入力された比較結果
信号において“進みを示す数ＮＥ”と“遅れを示す数Ｎ
Ｌ”とが同じ時（ＮＥ＝ＮＬ）に“進み数と遅れ数が同
じＥＶ”を示す状態検出信号（この実施の形態１では
［０、０、１］の３ビットのパラレル信号）を出力す
る。
【００３２】上記状態検出回路５の具体的構成の一例を
図７に示す。図７において、５１は比較回路４からの比
較結果信号における“進み”を示す数をカウントする進
み数カウンタで、比較回路４からの比較結果信号におけ
る“進み”に対する信号を入力ノード５ａを介して受
け、この実施の形態１ではデータ周期毎に上記所定期
間、比較結果信号における“進み”に対する信号の
“Ｈ”レベルをカウントするものであり、具体的には図
８に示される回路にて構成される。
【００３３】図８において、５１１は縦続接続された複
数段（この実施の形態１では所定期間を４データ周期に
て示しているため３段）のＤタイプのフリップフロップ
５１２〜５１４から構成されるシフトレジスタで、初段
のフリップフロップ５１２のデータ入力ノードＤが入力
ノード５ａに接続され、２段目以降のフリップフロップ
５１３、５１４のデータ入力ノードＤが前段のフリップ
フロップ５１２、５１３のデータ出力ノードＱに接続さ
れ、各フリップフロップ５１２〜５１４のクロック入力
ノードＴがスタート信号が入力されるスタート信号入力
ノードに接続される。５１５は入力ノード５ａからの出
力とシフトレジスタ５１１を構成する複数段のフリップ
フロップ５１２〜５１４それぞれからの出力とを入力ノ
ードに受け、これら入力ノードに受けた値を加算して加
算結果を第１の加算結果出力ノード５ｃに出力する加算
器で、この実施の形態１では所定期間を４データ周期に
て示しているため、入力ノード５ａからの出力と複数段
のフリップフロップ５１２〜５１４からの出力における
“Ｈ”レベルの数を加算した値を３ビットの信号にて出
力する。例えば、図９の（ａ）（ｂ）に示すスタート信
号、および比較回路４からの比較結果信号における“進
み”に対する信号が入力されると、図９の（ｄ）に示す
３ビットからなる“進みを示す数ＮＥ”の信号を出力す
る。
【００３４】図７において、５２は比較回路４からの比
較結果信号における“遅れ”を示す数をカウントする遅
れ数カウンタで、比較回路４からの比較結果信号におけ
る“遅れ”に対する信号を入力ノード５ｂを介して受
け、この実施の形態１ではデータ周期毎に上記所定期
間、比較結果信号における“遅れ”に対する信号の
“Ｈ”レベルをカウントするものであり、具体的には、
上記した進み数カウンタ５１と同様に図８に示される回
路にて構成される。例えば、図９の（ａ）（ｃ）に示す
スタート信号、比較回路４からの比較結果信号における
“遅れ”に対する信号が入力されると、図９の（ｅ）に
示す３ビットからなる“遅れを示す数ＮＬ”の信号を第
２の加算結果出力ノード５ｄに出力する。
【００３５】５３は進み数カウンタ５１からのカウント
値と遅れ数カウンタ５２からのカウント値とを比較する
カウント値比較回路である。この実施の形態１では、例
えば、図９の（ｄ）（ｅ）に示す進み数カウンタ５１か
らのカウント値と遅れ数カウンタ５２からのカウント値
とが入力されると、第１ないし第３の結果出力ノード５
ｅ〜５ｇから図９の（ｆ）〜（ｈ）に示す信号が出力さ
れる。
【００３６】第１の結果出力ノード５ｅから出力される
信号が状態検出信号における“進み数が多いＩＥ”に対
する信号となり、“Ｈ”レベルが状態検出信号において
“進み数が多いＩＥ”を示す。第２の結果出力ノード５
ｆから出力される信号が状態検出信号における“遅れ数
が多いＩＬ”に対する信号となり、“Ｈ”レベルが状態
検出信号において“遅れ数が多いＩＬ”を示す。第３の
結果出力ノード５ｇから出力される信号が状態検出信号
における“進み数と遅れ数が同じＥＶ”に対する信号と
なり、“Ｈ”レベルが状態検出信号において“進み数と
遅れ数が同じＥＶ”を示す。
【００３７】再び図１に戻って、６は比較回路４からの
比較結果信号と状態検出回路５からの状態検出信号とに
基づき、“基準分周比Ｎ０より小さい分周比（Ｎa−
１）”、“基準分周比Ｎ０より大きい分周比（Ｎa＋
１）”、および“基準分周比Ｎ０”のいずれかを示す分
周比信号を出力する分周比選択回路である。この分周比
選択回路６は、入力された比較結果信号が“進み”を示
すとともに入力された状態検出信号が“進み数が多い”
を示すと“基準分周比Ｎ０より小さい分周比（Ｎa−
１）”を示す分周比信号を出力し、入力された比較結果
信号が“遅れ”を示すとともに入力された状態検出信号
が“遅れ数が多い”を示すと“基準分周比Ｎ０より大き
い分周比（Ｎa＋１）”を示す分周比信号を出力し、入
力された比較結果信号および状態検出信号が上記した関
係以外の時に“基準分周比Ｎ０”を示す分周比信号を出
力する。
【００３８】そして、分周比選択回路６から出力される
分周比信号が示す基準分周比より小さい分周比Ｎn（ｎ
番目のデータ周期の時）は、その分周比Ｎnを出力する
直前のデータ周期（ａがｎ−１番目に相当）における分
周比信号における分周比Ｎ(n- 1 )に対して小さい値（Ｎ
(n-1)−１）であり、分周比信号が示す基準分周比より
大きい分周比Ｎnは、その分周比Ｎnを出力する直前のデ
ータ周期における分周比信号における分周比Ｎ(n-1)に
対して大きい値（Ｎ(n-1)＋１）である。
【００３９】この実施の形態１では、基準分周比より小
さい分周比および基準分周比より大きい分周比は、図１
０に示すようにそれぞれ２通りとしている。すなわち、
比較結果信号が“進み”を示すとともに状態検出信号が
“進み数が多い”を示すと基準分周比（この実施の形態
１では４５０）より１小さい分周比にし、さらに次のデ
ータ周期でも比較結果信号が“進み”を示すとともに状
態検出信号が“進み数が多い”を示すとさらに１小さい
分周比（この実施の形態１では４４８）にし、それ以降
連続して比較結果信号が“進み”を示すとともに状態検
出信号が“進み数が多い”を示しても、その前のデータ
周期における分周比（この実施の形態１では４４８）を
維持する。
【００４０】また、比較結果信号が“遅れ”を示すとと
もに入力された状態検出信号が“遅れ数が多い”を示す
と基準分周比より１大きい分周比にし、さらに次のデー
タ周期でも比較結果信号が“遅れ”を示すとともに入力
された状態検出信号が“遅れ数が多い”を示すとさらに
１大きい分周比（この実施の形態１では４５２）にし、
それ以降連続して比較結果信号が“遅れ”を示すととも
に入力された状態検出信号が“遅れ数が多い”を示して
も、その前のデータ周期における分周比（この実施の形
態１では４５２）を維持する。
【００４１】この分周比選択回路６の具体的構成の一例
を図１１に示す。図１１において６１は比較回路４から
の比較結果信号と状態検出回路５からの状態検出信号と
により、“基準分周比より小さい分周比”を示す分周比
信号を出力する小分周比発生回路で、第６の演算回路６
１１と第１のシフトレジスタ６１２とを有している。第
６の演算回路６１１は比較回路４からの比較結果信号に
おける“進み”に対する信号が入力ノード６ａを介して
入力されるとともに状態検出回路５からの状態検出信号
における“進み数が多い”に対する信号が入力ノード６
ｅを介して入力され、“進み”を示す比較結果信号と
“進み数が多い”を示す状態検出信号との論理積演算す
るアンド回路によって構成される。例えば、図１２の
（ｂ）（ｅ）に示す比較回路４からの比較結果信号にお
ける“進み”に対する信号、および状態検出回路５から
の状態検出信号における“進み数が多い”に対する信号
が入力されると、図１２の（ｈ）に示す信号（ノードａ
における信号）を出力する。
【００４２】第１のシフトレジスタ６１２は入力ノード
６ｇを介して入力されるスタート信号に基づいて上記第
６の演算回路６１１からの出力をシフト動作して出力ノ
ード６ｈ、６ｉに出力する。第１のシフトレジスタ６１
２はＤタイプのフリップフロップ回路６１３とアンド回
路６１４とを有している。フリップフロップ回路６１３
は、そのデータ入力ノードＤに第６の演算回路６１１か
らの出力を受けるとともにクロック入力ノードＴにスタ
ート信号を受け、出力ノードＱが出力ノード６ｈに接続
される。アンド回路６１４は第６の演算回路６１１から
の出力とフリップフロップ回路６１３の反転出力ノード
／Ｑからの出力とを論理積演算して出力ノード６ｉに出
力する。
【００４３】例えば、図１２（ａ）（ｈ）に示すスター
ト信号、および第６の演算回路６１１からの出力が入力
されると、図１２の（ｌ）に示す信号がフリップフロッ
プ回路６１３の出力ノードＱから出力ノード６ｈへ“基
準分周比より小さい分周比”（第３の出力）に対する分
周比信号として出力される。この出力ノード６ｈから出
力される“基準分周比より小さい分周比”（第３の出
力）に対する分周比信号は、この実施の形態１において
は、“Ｈ”レベルの時に“基準分周比より小さい分周
比”、具体的には“４４８の分周比”を示す。また、ア
ンド回路６１４から出力ノード６ｉへ図１２の（ｋ）に
示す信号が“基準分周比より小さい分周比”（第２の出
力）に対する分周比信号として出力される。この出力ノ
ード６ｉから出力される“基準分周比より小さい分周
比”（第２の出力）に対する分周比信号は、この実施の
形態１においては、“Ｈ”レベルの時に“基準分周比よ
り小さい分周比”、具体的には“４４９の分周比”を示
す。
【００４４】つまり、この小分周比発生回路６１は、比
較結果信号が“進み”を示すとともに状態検出信号が
“進み数が多い”を示すと出力ノード６ｉから“Ｈ”レ
ベルの信号を出力（この時、出力ノード６ｈからは
“Ｌ”レベルの信号が出力されている。）して基準分周
比（この実施の形態１では４５０）より１小さい分周比
（４４９）を示す。さらに次のデータ周期でも比較結果
信号が“進み”を示すとともに状態検出信号が“進み数
が多い”を示すと出力ノード６ｈから“Ｈ”レベルの信
号を出力（この時、出力ノード６ｉからは“Ｌ”レベル
の信号が出力される。）して前のデータ周期の分周比よ
り１小さい分周比（４４８）を示す。それ以降連続して
比較結果信号が“進み”を示すとともに状態検出信号が
“進み数が多い”を示しても出力ノード６ｈから“Ｈ”
レベルの信号を出力（この時、出力ノード６ｉからは
“Ｌ”レベルの信号が出力される。）して前のデータ周
期の分周比（４４８）を維持することを示す。
【００４５】６２は比較回路４からの比較結果信号と状
態検出回路５からの状態検出信号とにより、“基準分周
比より大きい分周比”を示す分周比信号を出力する大分
周比発生回路で、第７の演算回路６２１と第２のシフト
レジスタ６２２とを有している。第７の演算回路６２１
は比較回路４からの比較結果信号における“遅れ”に対
する信号が入力ノード６ｂを介して入力されるとともに
状態検出回路５からの状態検出信号における“遅れ数が
多い”に対する信号が入力ノード６ｆを介して入力さ
れ、“遅れ”を示す比較結果信号と“遅れ数が多い”を
示す状態検出信号との論理積演算するアンド回路によっ
て構成される。例えば、図１２の（ｃ）（ｆ）に示す比
較回路４からの比較結果信号における“遅れ”に対する
信号、および状態検出回路５からの状態検出信号におけ
る“遅れ数が多い”に対する信号が入力されると、図１
２の（ｉ）に示す信号（ノードｂにおける信号）を出力
する。
【００４６】第２のシフトレジスタ６２２は入力ノード
６ｇを介して入力されるスタート信号に基づいて上記第
７の演算回路６２１からの出力をシフト動作して出力ノ
ード６ｋ、６ｍに出力する。第２のシフトレジスタ６２
２はＤタイプのフリップフロップ回路６２３とアンド回
路６２４とを有している。フリップフロップ回路６２３
は、そのデータ入力ノードＤに第７の演算回路６２１か
らの出力を受けるとともにクロック入力ノードＴにスタ
ート信号を受け、出力ノードＱが出力ノード６ｍに接続
される。アンド回路６２４は第７の演算回路６２１から
の出力とフリップフロップ回路６２３の反転出力ノード
／Ｑからの出力とを論理積演算して出力ノード６ｋに出
力する。
【００４７】例えば、図１２（ａ）（ｉ）に示すスター
ト信号、および第７の演算回路６２１からの出力が入力
されると、図１２の（ｎ）に示す信号がフリップフロッ
プ回路６１３の出力ノードＱから出力ノード６ｍへ“基
準分周比より大きい分周比”（第５の出力）に対する分
周比信号として出力される。この出力ノード６ｍから出
力される“基準分周比より大きい分周比”（第５の出
力）に対する分周比信号は、この実施の形態１において
は、“Ｈ”レベルの時に“基準分周比より大きい分周
比”、具体的には“４５２の分周比”を示す。また、ア
ンド回路６２４から出力ノード６ｋへ図１２の（ｍ）に
示す信号が“基準分周比より大きい分周比”（第４の出
力）に対する分周比信号として出力される。この出力ノ
ード６ｋから出力される“基準分周比より大きい分周
比”（第４の出力）に対する分周比信号は、この実施の
形態１においては、“Ｈ”レベルの時に“基準分周比よ
り大きい分周比”、具体的には“４５１の分周比”を示
す。
【００４８】つまり、この大分周比発生回路６２は、比
較結果信号が“遅れ”を示すとともに状態検出信号が
“遅れ数が多い”を示すと出力ノード６ｋから“Ｈ”レ
ベルの信号を出力（この時、出力ノード６ｍからは
“Ｌ”レベルの信号が出力されている。）して基準分周
比（この実施の形態１では４５０）より１大きい分周比
（４５１）を示す。さらに次のデータ周期でも比較結果
信号が“遅れ”を示すとともに状態検出信号が“遅れ数
が多い”を示すと出力ノード６ｍから“Ｈ”レベルの信
号を出力（この時、出力ノード６ｋからは“Ｌ”レベル
の信号が出力される。）して前のデータ周期の分周比よ
り１大きい分周比（４５２）を示す。それ以降連続して
比較結果信号が“遅れ”を示すとともに状態検出信号が
“遅れ数が多い”を示しても出力ノード６ｍから“Ｈ”
レベルの信号を出力（この時、出力ノード６ｋからは
“Ｌ”レベルの信号が出力される。）して前のデータ周
期の分周比（４５２）を維持することを示す。
【００４９】６３は比較回路４からの比較結果信号と状
態検出回路５からの状態検出信号とにより、“基準分周
比”を示す分周比信号を出力する基準分周比発生回路
で、第８ないし第１０の演算回路６４〜６６を有してい
る。第８の演算回路６４は、比較回路４からの比較結果
信号における“遅れ”に対する信号が入力ノード６ｂを
介して入力されるとともに状態検出回路５からの状態検
出信号における“進み数が多い”に対する信号が入力ノ
ード６ｅを介して入力され、“遅れ”を示す比較結果信
号と“進み数が多い”を示す状態検出信号との論理積演
算するアンド回路によって構成される。第９の演算回路
６５は、比較回路４からの比較結果信号における“進
み”に対する信号が入力ノード６ａを介して入力される
とともに状態検出回路５からの状態検出信号における
“遅れ数が多い”に対する信号が入力ノード６ｆを介し
て入力され、“進み”を示す比較結果信号と“遅れ数が
多い”を示す状態検出信号との論理積演算するアンド回
路によって構成される。第１０の演算回路６６は、これ
ら第８および第９の演算回路６４、６５の出力を受ける
とともに、比較回路４からの比較結果信号における“未
検出”に対する信号が入力ノード６ｃを介して入力さ
れ、かつ、状態検出回路５からの状態検出信号における
“進み数と遅れ数が同じ”に対する信号が入力ノード６
ｄを介して入力され、、第８および第９の演算回路６
４、６５の出力と“未検出”を示す比較結果信号と“進
み数と遅れ数が同じ”を示す状態検出信号との論理和演
算するオア回路によって構成される。例えば、図１２の
（ｂ）〜（ｇ）に示す信号が入力されると、図１２の
（ｊ）に示す信号が第１０の演算回路６６の出力から出
力ノード６ｊへ“基準分周比”（第１の出力）に対する
分周比信号として出力される。この出力ノード６ｊから
出力される“基準分周比”（第１の出力）に対する分周
比信号は、この実施の形態１においては、“Ｈ”レベル
の時に“基準分周比”、具体的には“４５０の分周比”
を示す。
【００５０】つまり、この基準分周比発生回路６３は、
比較結果信号が“遅れ”を示すとともに状態検出信号が
“進み数が多い”を示す時、比較結果信号が“進み”を
示すとともに状態検出信号が“進み数が多い”を示す
時、比較結果信号が“未検出”を示す時、および状態検
出信号が“進み数と遅れ数が同じ”を示す時に、出力ノ
ード６ｊから“Ｈ”レベルの信号を出力し、基準分周比
（４５０）を示す。
【００５１】なお、上記した分周比選択回路６は、比較
結果信号が“進み”を示すとともに状態検出信号が“進
み数が多い”を連続して２データ周期以上示す場合、３
回目のデータ周期以降において２回目のデータ周期と同
じ分周比にするように構成しているが、３回目以降のデ
ータ周期に対しても、前のデータ周期に対する分周比に
対して１小さい分周比になるように構成してもよい。こ
の場合、小分周比発生回路６１における第１のシフトレ
ジスタ６１２を３ビット以上出力するシフトレジスタに
すればよい。同様に、比較結果信号が“遅れ”を示すと
ともに状態検出信号が“遅れ数が多い”を連続して２デ
ータ周期以上示す場合、３回目のデータ周期以降におい
て２回目のデータ周期と同じ分周比にするように構成し
ているが、３回目以降のデータ周期に対しても、前のデ
ータ周期に対する分周比に対して１大きい分周比になる
ように構成してもよい。この場合、大分周比発生回路６
２における第２のシフトレジスタ６２２を３ビット以上
出力するシフトレジスタにすればよい。
【００５２】再び図１に戻って、７は分周比選択回路６
からの分周比信号が入力されるとともに基準クロック入
力端子３を介して基準クロック信号が入力され、入力さ
れた分周比信号に基づいた分周比に基づいて入力された
基準クロック信号を分周し、同期クロック信号として比
較回路４および出力端子３に出力する分周比可変カウン
タである。
【００５３】この分周比可変カウンタ７の具体的構成
は、例えば図１３に示す構成をしている。図１３におい
て、７ａは基準クロック信号が入力される入力ノード
で、基準クロック入力端子３に接続される。７ｂは同期
クロック信号を出力する出力ノードで、出力端子２に接
続される。７ｃ〜７ｇは分周比選択回路６からの分周比
信号が入力される分周比信号入力ノードで、それぞれが
分周比選択回路６の出力ノード６ｈ〜６ｍの対応の出力
ノードに接続される。
【００５４】７１は入力ノードを介して入力される基準
クロック信号を分周して最大同期クロック信号を出力す
る最大同期クロック発生回路である。この最大同期クロ
ック発生回路７１は複数のＤタイプのフリップフロップ
７１1〜７１n（この実施の形態１ではｎ＝４４８）が縦
続接続された分周器（１／４４８分周器）にて構成され
る。複数段のフリップフロップ７１1〜７１nは同じ構成
をしており、それらのクロック入力ノードＴに入力ノー
ド７ａを介して基準クロック信号を受ける。初段のフリ
ップフロップ７１1はそのデータ入力ノードＤが出力ノ
ード７ｂに接続され、同期クロック信号を受ける。２段
目以降のフリップフロップ７１2〜７１nはそのデータ入
力ノードが前段のフリップフロップ７１1〜７１n-1の出
力ノードＱに接続される。最終段のフリップフロップ７
１nはその出力ノードＱから最大同期クロック信号を出
力する。
【００５５】７２はこの最大同期クロック発生回路７１
からの最大同期信号を受けるとともに、分周比選択回路
６からの分周比信号を受け、分周比信号に基づいて最大
同期信号から同期クロック信号を生成し、出力ノード７
ｂに出力する同期クロック発生回路である。この同期ク
ロック発生回路７２は複数の縦続接続されたＤタイプの
フリップフロップ７２1〜７２m（この実施の形態１では
ｍ＝４）と最大クロック発生回路７１の出力および複数
のフリップフロップ７２1〜７２mの出力に対応して設け
られる複数のスイッチ回路７３0〜７３mとを有する。複
数段のフリップフロップ７２1〜７２mはフリップフロッ
プ７１1〜７１nと同じ構成をしており、それらのクロッ
ク入力ノードＴに入力ノード７ａを介して基準クロック
信号を受ける。初段のフリップフロップ７２1はそのデ
ータ入力ノードＤが最大同期クロック発生回路７１にお
ける最終段のフリップフロップ７１nの出力ノードＱに
接続され最大同期クロック信号を受ける。２段目以降の
フリップフロップ７２2〜７２mはそのデータ入力ノード
が前段のフリップフロップ７２1〜７２m-1の出力ノード
Ｑに接続される。
【００５６】複数のスイッチ回路７３0〜７３mは制御ノ
ードを有する、例えばバイポーラトランジスタ、ＭＯＳ
トランジスタ等のトランジスタにより構成される。スイ
ッチ回路７３0は最大同期クロック発生回路７１におけ
る最終段のフリップフロップ７１nの出力ノードＱと出
力ノード７ｂとの間に接続され、制御ノードが分周比信
号入力ノード７ｃに接続される。分周比選択回路６から
の分周比信号が基準分周比より２小さい分周比を示す
時、この実施の形態１では分周比選択回路６の出力ノー
ド６ｈから“Ｈ”レベルの信号が出力された時、スイッ
チ回路７３0は導通状態となり、最大同期クロック発生
回路７１からの最大同期クロック信号を出力ノードに出
力し、同期クロック信号となす。この時、最大同期クロ
ック発生回路７１と同期クロック発生回路７２とからな
る可変カウンタ７は１／４４８分周器として機能する。
【００５７】スイッチ回路７３1はフリップフロップ７
２1の出力ノードＱと出力ノード７ｂとの間に接続さ
れ、制御ノードが分周比信号入力ノード７ｄに接続され
る。分周比選択回路６からの分周比信号が基準分周比よ
り１小さい分周比を示す時、この実施の形態１では分周
比選択回路６の出力ノード６ｉから“Ｈ”レベルの信号
が出力された時、スイッチ回路７３1は導通状態とな
り、フリップフロップ７２1の出力ノードＱからのクロ
ック信号を出力ノードに出力し、同期クロック信号とな
す。この時、最大同期クロック発生回路７１と同期クロ
ック発生回路７２とからなる可変カウンタ７は１／４４
９分周器として機能する。スイッチ回路７３2はフリッ
プフロップ７２2の出力ノードＱと出力ノード７ｂとの
間に接続され、制御ノードが分周比信号入力ノード７ｅ
に接続される。分周比選択回路６からの分周比信号が基
準分周比を示す時、この実施の形態１では分周比選択回
路６の出力ノード６ｊから“Ｈ”レベルの信号が出力さ
れた時、スイッチ回路７３2は導通状態となり、フリッ
プフロップ７２2の出力ノードＱからのクロック信号を
出力ノードに出力し、同期クロック信号となす。この
時、最大同期クロック発生回路７１と同期クロック発生
回路７２とからなる可変カウンタ７は１／４５０分周器
として機能する。
【００５８】スイッチ回路７３3はフリップフロップ７
２3の出力ノードＱと出力ノード７ｂとの間に接続さ
れ、制御ノードが分周比信号入力ノード７ｆに接続され
る。分周比選択回路６からの分周比信号が基準分周比よ
り１大きい分周比を示す時、この実施の形態１では分周
比選択回路６の出力ノード６ｋから“Ｈ”レベルの信号
が出力された時、スイッチ回路７３3は導通状態とな
り、フリップフロップ７２3の出力ノードＱからのクロ
ック信号を出力ノードに出力し、同期クロック信号とな
す。この時、最大同期クロック発生回路７１と同期クロ
ック発生回路７２とからなる可変カウンタ７は１／４５
１分周器として機能する。スイッチ回路７３4はフリッ
プフロップ７２4の出力ノードＱと出力ノード７ｂとの
間に接続され、制御ノードが分周比信号入力ノード７ｇ
に接続される。分周比選択回路６からの分周比信号が基
準分周比より２大きい分周比を示す時、この実施の形態
１では分周比選択回路６の出力ノード６ｍから“Ｈ”レ
ベルの信号が出力された時、スイッチ回路７３4は導通
状態となり、フリップフロップ７２4の出力ノードＱか
らのクロック信号を出力ノードに出力し、同期クロック
信号となす。この時、最大同期クロック発生回路７１と
同期クロック発生回路７２とからなる可変カウンタ７は
１／４５２分周器として機能する。
【００５９】なお、この可変カウンタ７における同期ク
ロック発生回路７２は、分周比選択回路６からの分周比
信号が５通りの分周比を示すため、４段の縦続接続され
たフリップフロップフリップフロップ７２1〜７２4にて
構成したが、分周比選択回路６からの分周比信号が（ｍ
＋１）通りの分周比を示す時は、ｍ段の縦続接続された
フリップフロップフリップフロップ７２1〜７２mにて構
成すればよい。
【００６０】図１に戻って、８は可変カウンタ７からの
同期クロック信号を受けてスタート信号を生成し、比較
回路４、状態検出回路５、および分周比選択回路６に出
力するスタート信号発生回路である。このスタート信号
発生回路８は可変カウンタ７からの同期クロック信号の
立下がりまたは立上りエッジの一方のエッジ、この実施
の形態１では立下がりを検出してトリガを出力するエッ
ジ検出回路である。例えば、図５の（ａ）に示す同期信
号を受けると、図５の（ｂ）に示す信号を出力する。
【００６１】次に、このように構成されたクロック信号
生成回路の動作について説明する。まず、入力データが
同期クロック信号に対して進んで入力された場合、およ
び遅れて入力された場合に、同期クロック信号を入力デ
ータに対して同期をとる動作（引き込み動作）について
説明する。説明を簡略化するため、入力データは位相ず
れやノイズがない理想的な場合としている。
【００６２】最初に、入力データが同期クロック信号に
対して進んで入力された場合の引き込み動作について説
明する。クロック信号生成回路を電源投入等によって、
図１４に示すデータ周期ｔ１にて動作を開始させたとす
る。分周比選択回路は初期状態において“基準分周比
（４５０）”を示す分周比信号を出力するため、可変カ
ウンタ７からは基準クロック入力端子２に入力された基
準クロック信号を基準分周比にて分周し、図１４の
（ｂ）に示す同期クロック信号を出力する。この時、同
期クロック信号は入力データに対して遅れた状態で発生
するため、同期クロック信号と入力データとが同期する
まで、入力データは同期クロック信号に対して進んだ状
態になる。従って、同期がとられるまで、同期クロック
信号は基準クロック信号を“基準分周比より小さい分周
比”にて分周された信号であれば、同期クロック信号は
入力データと同期をとれる。
【００６３】今、図１４の（ａ）に示す入力データが入
力されたとすると、図１４の（ａ）に示す入力データと
（ｂ）に示す同期クロック信号とが比較回路４にて位相
比較され、データ周期ｔ１、ｔ２、ｔ４において、入力
データが同期クロック信号に対して進んでいることを検
出する。また、状態検出回路５は同期がとられるまで、
入力データは同期クロック信号に対して進んだ状態にな
っているため、“進み数が多い”を示す状態検出信号を
出力する。従って、分周比選択回路６はデータ周期ｔ
２、ｔ３、ｔ５において、“基準分周比より小さい分周
比”を示す分周比信号を出力する。例えば、データ周期
ｔ２においては分周比４４９、データ周期ｔ３において
は分周比４４８、データ周期ｔ５においては分周比４４
９を出力する。その結果、データ周期ｔ２、ｔ３、ｔ５
において、可変カウンタ７は基準クロック信号を“基準
分周比より小さい分周比”にて分周して同期クロック信
号として比較回路１および出力端子２に出力する。
【００６４】また、入力データが同じデータを連続して
出力する場合（例えばデータ周期ｔ３）、および同期が
とられた後（例えばデータ周期ｔ５以降）は、比較回路
４から“未検出”を示す比較結果信号が出力される。従
って、分周比選択回路６は、データ周期ｔ４、ｔ６以降
において、状態検出回路５からの状態検出信号がどのよ
うな値を示そうとも、“基準分周比”を示す分周比信号
を出力する。その結果、データ周期ｔ４、ｔ６以降にお
いて、可変カウンタ７は基準クロック信号を“基準分周
比”にて分周して同期クロック信号として比較回路１お
よび出力端子２に出力する。
【００６５】このように、同期クロック信号が入力デー
タと同期がとられるまでは、入力データが同じデータを
連続して出力する場合を除いて、基準クロック信号を
“基準分周比より小さい分周比”にて分周するため、速
やかに同期クロック信号が入力データと同期をとれるこ
とになる。しかも、比較回路４から“進み”を示す比較
結果信号が連続して出力されると、分周比選択回路６は
前のデータ周期の分周比に対してさらに１少ない分周比
を示す分周比信号を出力するため、同期クロック信号が
さらに速やかに入力データと同期をとれることになる。
【００６６】一方、入力データが同期クロック信号に対
して遅れて入力された場合の引き込み動作は次のように
なる。すなわち、クロック信号生成回路を電源投入等に
よって、図１５に示すデータ周期ｔ１にて動作を開始さ
せたとする。分周比選択回路は初期状態において“基準
分周比（４５０）”を示す分周比信号を出力するため、
可変カウンタ７からは基準クロック入力端子２に入力さ
れた基準クロック信号を基準分周比にて分周し、図１５
の（ｂ）に示す同期クロック信号を出力する。この時、
同期クロック信号は入力データに対して進んだ状態で発
生するため、同期クロック信号と入力データとが同期す
るまで、入力データは同期クロック信号に対して遅れた
状態になる。従って、同期がとられるまで、同期クロッ
ク信号は基準クロック信号を“基準分周比より大きい分
周比”にて分周された信号であれば、同期クロック信号
は入力データと同期をとれる。
【００６７】今、図１５の（ａ）に示す入力データが入
力された（理解しやすいようにデータとして図１４）の
場合と同じとした）とすると、図１５の（ａ）に示す入
力データと（ｂ）に示す同期クロック信号とが比較回路
４にて位相比較され、データ周期ｔ１、ｔ２、ｔ４にお
いて、入力データが同期クロック信号に対して遅れてい
ることを検出する。また、状態検出回路５は同期がとら
れるまで、入力データは同期クロック信号に対して遅れ
た状態になっているため、“遅れ数が多い”を示す状態
検出信号を出力する。従って、分周比選択回路６はデー
タ周期ｔ２、ｔ３、ｔ５において、“基準分周比より大
きい分周比”を示す分周比信号を出力する。例えば、デ
ータ周期ｔ２においては分周比４５１、データ周期ｔ３
においては分周比４５２、データ周期ｔ５においては分
周比４５１を出力する。その結果、データ周期ｔ２、ｔ
３、ｔ５において、可変カウンタ７は基準クロック信号
を“基準分周比より大きい分周比”にて分周して同期ク
ロック信号として比較回路１および出力端子２に出力す
る。
【００６８】また、入力データが同じデータを連続して
出力する場合（例えばデータ周期ｔ３）、および同期が
とられた後（例えばデータ周期ｔ５以降）は、比較回路
４から“未検出”を示す比較結果信号が出力される。従
って、分周比選択回路６は、データ周期ｔ４、ｔ６以降
において、状態検出回路５からの状態検出信号がどのよ
うな値を示そうとも、“基準分周比”を示す分周比信号
を出力する。その結果、データ周期ｔ４、ｔ６以降にお
いて、可変カウンタ７は基準クロック信号を“基準分周
比”にて分周して同期クロック信号として比較回路１お
よび出力端子２に出力する。
【００６９】このように、同期クロック信号が入力デー
タと同期がとられるまでは、入力データが同じデータを
連続して出力する場合を除いて、基準クロック信号を
“基準分周比より大きい分周比”にて分周するため、速
やかに同期クロック信号が入力データと同期をとれるこ
とになる。しかも、比較回路４から“遅れ”を示す比較
結果信号が連続して出力されると、分周比選択回路６は
前のデータ周期の分周比に対してさらに１大きい分周比
を示す分周比信号を出力するため、同期クロック信号が
さらに速やかに入力データと同期をとれることになる。
【００７０】次に、実際に用いられる、ＦＭ音声信号に
重畳された文字情報からなるデジタル信号が入力データ
として入力される場合について、このクロック信号生成
回路の動作について、図１６を用いて説明する。電源投
入等によるクロック信号生成回路の動作開始時に、同期
クロック信号を入力データに対して同期をとる動作（引
き込み動作）は、入力データがＦＭ音声信号に重畳され
た文字情報からなるデジタル信号であっても、基本的に
は図１４および図１５で説明した場合と同様に動作す
る。
【００７１】従って、同期クロック信号（受信側同期ク
ロック信号と称す。）が入力データ（受信側入力データ
と称す。）と同期をとられ、クロック信号生成回路にて
生成される同期クロック信号（受信側同期クロック信
号）が、ＦＭ音声信号に重畳された文字情報からなるデ
ジタル信号（送信側入力データと称す。）を送信する際
に用いられる同期クロック信号（送信側同期クロック信
号と称す。）と多少位相ずれを生じた場合について説明
する。なお、受信側同期クロック信号が受信側入力デー
タと同期をとられた後、受信側同期クロック信号（基準
クロック信号が基準分周比にて分周された信号）が送信
側同期クロック信号に対して位相がずれるのは、受信側
同期クロック信号と送信側同期クロック信号とが完全に
同じ周波数にできないため、長時間の使用により、若干
ずれを生じることによる。
【００７２】また、状態検出回路５にて検出するそれ以
前の所定期間は、説明を簡略するため、４データ周期と
し、かつ、データ周期Ｔ１〜Ｔ３までの期間においても
状態検出回路５から状態検出信号が出力されているもの
の、データ周期Ｔ１以前のデータ周期の受信側入力デー
タおよび受信側同期クロック信号との関係において変化
するため、図１６において状態検出信号についてはデー
タ周期Ｔ４以降示している。なお、過去の所定期間を４
データ周期としているが、種々検討したところ１６デー
タ周期が適当であった。
【００７３】図１６の（ａ）に示すような送信側入力デ
ータが（ｂ）に示す送信側同期クロック信号に同期して
送信されているとする。この時、データ周期Ｔ１におい
て、受信側同期クロック信号が送信側クロック信号に対
して図１６の（ｄ）に示すように若干遅れを生じている
とする。また、受信側入力データは送信側入力データが
ＦＭ音声信号に重畳されて伝搬されてくるため、図１６
の（ｃ）に、図示矢印にて示すようにノイズ等の影響を
受けて、受信側同期クロック信号に対して位相ずれを生
じているものとする。
【００７４】データ周期Ｔ１、Ｔ２、Ｔ３、Ｔ４におい
て、図１６の（ｂ）に示す入力データが入力端子１を介
して入力されるとともに図１６の（ｄ）に示す同期クロ
ック信号が入力される比較回路４においては、図１６の
（ｆ）に示すスタート信号（スタート信号発生回路８か
らの出力）にリセットされ、図１６の（ｇ）（ｈ）
（ｉ）に示す比較結果信号が出力される。つまり、デー
タ周期Ｔ１において、入力データが同期クロック信号に
対して進んでいることを検出してデータ周期Ｔ２におい
て“進み”に対する比較結果信号（図１６の（ｇ）に示
す。）が“Ｈ”レベルになり、その他に対する比較結果
信号は“Ｌ”レベルになる。同様に比較回路４からは、
データ周期Ｔ３において“遅れ”に対する比較結果信号
が“Ｈ”レベル、データ周期Ｔ４において“未検出”に
対する比較結果信号が“Ｈ”レベルの比較結果信号を出
力する。
【００７５】状態検出回路５は比較回路４からの比較結
果信号、具体的には“進み”および“遅れ”に対する比
較結果信号を受け、図１６の（ｆ）に示すスタート信号
にリセットされ、データ周期Ｔ４において、データ周期
Ｔ４以前４データ周期（Ｔ１〜Ｔ４）における“進み”
および“遅れ”の数を図１６の（ｊ）（ｋ）に示すよう
にカウントし、図１６の（ｌ）（ｍ）（ｎ）に示す状態
検出信号を出力する。つまり、“進み数と遅れ数が同
じ”に対する状態検出信号（図１６の（ｎ）に示す。）
が“Ｈ”レベルになり、その他に対する状態検出信号は
“Ｌ”レベルになる。
【００７６】分周比選択回路６は比較回路４からの比較
結果信号および状態検出回路５からの状態検出信号を受
け、図１６の（ｆ）に示すスタート信号にリセットさ
れ、データ周期Ｔ４において、図１６の（ｏ）〜（ｓ）
に示す分周比信号を出力する。つまり、“基準分周比”
に対する分周比信号（図１６の（ｏ）に示す第１の出
力）が“Ｈ”レベルになり、その他に対する分周比信号
は“Ｌ”レベルになる。この分周比信号を受けて可変カ
ウンタ７は分周比を基準分周比にセットし、基準クロッ
ク入力端子３から入力される基準クロック信号を基準分
周比にて分周し、図１６の（ｄ）に示す同期クロック信
号を比較回路４、スタート信号発生回路８、および出力
端子２に出力する。
【００７７】データ周期Ｔ５以降は上記したと同様に動
作し、比較回路４は、その直前のデータ周期における入
力データと同期クロック信号との関係に基づき、“進
み”、“進み”、“遅れ”、“未検出”、“遅れ”、
“遅れ”、“遅れ”を示す比較結果信号（図１６の
（ｇ）〜（ｉ）参照）を出力する。状態検出回路５はそ
れ以前の４データ周期における比較回路４からの比較結
果信号に基づき、“進み数が多い”、“進み数が多
い”、“進み数が多い”、“進み数が多い”、“遅れ数
が多い”、“遅れ数が多い”、“遅れ数が多い”の状態
検出信号（図１６の（ｌ）〜（ｎ）参照）を出力する。
【００７８】分周比選択回路６は比較回路４からの比較
結果信号および状態検出回路５からの状態検出信号に基
づき、“基準分周比より１小さい分周比”、“基準分周
比より２小さい分周比”、“基準分周比”、“基準分周
比”、“基準分周比より１大きい分周比”、“基準分周
比より２大きい分周比”を示す分周比信号（図１６の
（ｏ）〜（ｓ）参照）を出力する。可変カウンタ７は状
態検出回路６からの分周比信号に基づき、基準クロック
同期信号を、“基準分周比より１小さい分周比”、“基
準分周比より２小さい分周比”、“基準分周比”、“基
準分周比”、“基準分周比より１大きい分周比”、“基
準分周比より２大きい分周比”にて分周して同期クロッ
ク信号を出力する。
【００７９】このようにして、図１６の（ｃ）に示すよ
うに受信側入力データが、ノイズおよび伝搬に際しての
位相ずれ等により受信側同期クロック信号に対して多く
の位相ずれが生じていようとも、また、入力データとし
て連続して同じデータが入力されていようとも、受信側
同期クロック信号は受信側入力データを介して間接的に
送信側同期クロック信号と同期がとられることになる。
その結果、受信側入力データに対して同期のとれた安定
な同期クロック信号が得られる。
【００８０】このように、入力データの位相が不安定で
あっても、入力データの位相に同期した安定な同期クロ
ック信号が得られるのは次の理由による。すなわち、状
態検出回路５によって、それ以前の所定期間における入
力データと同期クロック信号との位相関係を見る、つま
り、所定期間、位相の進み、遅れを見ることによって、
平均的な位相関係を把握し、この平均的な位相関係をベ
ースに最新の位相関係により分周比を決定している。従
って、ノイズ等による単発的な位相のずれが平均的な位
相関係と異なって現れても、可変カウンタ７の分周比を
基準分周比に設定するため、誤った方向に位相のずれを
修正することが抑制される。言い換えれば、単発的なノ
イズ等に対して位相のずれの修正を行い難いものとして
いる。その結果、入力データの位相が不安定であって
も、安定な同期クロック信号が得られることになる。
【００８１】次に、図１に示したクロック信号生成回路
を、データ信号生成回路、例えば、ＦＭ音声信号に重畳
された文字情報からなるデジタル信号を受け、文字情報
を文字情報表示パネルに表示させる文字情報表示装置の
データ信号生成回路に適用した場合について、図２を用
いて説明する。図２において１０はＦＭ音声信号に文字
情報からなるデジタル信号が重畳された伝搬信号を受け
るアンテナ、１１はこのアンテナにて受信した伝搬信号
をＦＭ音声信号とデジタル信号に分離し、出力する分離
回路、１２はこの分離回路にて分離されたＦＭ音声信号
を受け、音声として再生するＦＭ受信器で、一般に知ら
れているものである。
【００８２】１３は分離回路１１にて分離されたデジタ
ル信号を出力する分離回路１１の出力端子、１４は入力
端子１が分離回路１１の出力端子に接続され、入力端子
を介してデジタル信号からなる入力データが入力される
とともに、基準クロック信号が入力され、デジタル信号
に同期した同期クロック信号を生成するクロック信号生
成回路で、図１に示した回路構成をしている。１４は一
方の入力端子が分離回路１１の出力端子に接続されてデ
ジタル信号からなる入力データが入力され、他方の入力
端子がクロック信号生成回路１４の出力端子２に接続さ
れてクロック信号生成回路からの同期クロック信号が入
力され、入力された同期クロック信号の立下りエッジま
たは立上りエッジの一方のエッジ（この実施の形態１で
は立ち下がりエッジ）にて、入力された入力データのレ
ベルを検出し、検出したレベルに基づいたデジタル値を
もつ入力データとして出力するデータ取込回路で、クロ
ック信号生成回路とでデータ信号生成回路を構成してい
る。
【００８３】１７はデータ取込回路から出力される入力
データを処理して文字情報として出力するデータ処理回
路、１８はデータ処理回路からの文字情報を表示させる
ための文字情報表示パネルである表示手段で、例えば、
液晶表示手段あるいは陰極線管である。
【００８４】次に、このように構成されたデータ信号処
理回路の動作について説明する。アンテナ１０にて受信
し、分離回路１１にて分離されたＦＭ音声信号に重畳さ
れたデジタル信号である入力データは分離回路１１の出
力端子１３を介して入力端子１に入力される。クロック
信号生成回路１４は入力端子１を介して入力データを受
け、基準クロック信号入力端子３を介して基準クロック
信号を受け、同期クロック信号を出力端子２に出力す
る。
【００８５】このクロック信号生成回路１４による同期
クロック信号の生成は図１に示したクロック信号生成回
路１４にて説明したと同様に行われる。要するに、比較
回路４にて、入力端子１を介して入力された入力データ
と可変カウンタ７からの同期クロック信号とを位相比較
し、１データ周期毎に入力データのエッジが入力された
同期クロック信号の立下りエッジまたは立上りエッジの
他方のエッジ（この実施の形態１では立上りエッジ）に
対して“進み”、“遅れ”、および“未検出”のいずれ
を示しているかを示す比較結果信号を出力する。
【００８６】状態検出回路５が、連続した複数データ周
期からなる所定期間に、比較回路からの比較結果信号に
おける“進み”および“遅れ”の数を検出し、“進み数
が多い”、“遅れ数が多い”、および“進み数と遅れ数
が同じ”のいずれかを示す状態検出信号を出力する。分
周比選択回路６が、比較回路４からの比較結果信号と状
態検出回路６からの状態検出信号とに基づき、“基準分
周比より小さい分周比”、“基準分周比より大きい分周
比”、および“基準分周比”のいずれかを示す分周比信
号を出力する。可変カウンタ７が、分周比選択回路６か
らの分周比信号に基づいた分周比に基づいて基準クロッ
ク信号を分周し、同期クロック信号として比較回路４お
よび出力端子２に出力する。
【００８７】このようにして生成され、出力端子２から
出力された同期クロック信号はデータ取込回路１５に入
力される。データ取込回路１５は、分離回路１１の出力
端子１３から出力された入力データレベルを、クロック
信号生成回路１４からの同期クロック信号の立下りエッ
ジまたは立上りエッジの一方のエッジ（この実施の形態
１では立ち下がりエッジ）にて検出し、検出したレベル
に基づいたデジタル値をもつ入力データとしてデータ処
理回路１７に出力する。
【００８８】このように構成されたデータ信号生成回路
にあっては、ノイズおよび伝搬に際しての位相ずれ等に
よる不安定な入力データに対して精度の高い安定な入力
データが得られるという効果を奏する。すなわち、クロ
ック信号生成回路１４からは、図１に示したクロック信
号生成回路１４にて説明したように、アンテナ１０にて
受信された入力データの位相が不安定であっても、入力
データのデータ周期と同じ周期を基準にし、入力データ
の位相に同期、つまり、立下りエッジまたは立上りエッ
ジの他方のエッジが入力データのエッジに同期した安定
な同期クロック信号が得られる。つまり、クロック信号
生成回路１４からの同期クロック信号の立下りエッジま
たは立上りエッジの一方のエッジが、入力データの各デ
ータに対して略中央に位置することになる。従って、デ
ータ取込回路１５における入力データのレベルの検出
が、クロック信号生成回路１４からの同期クロック信号
の一方のエッジにて行われるため、入力データにおける
各データのデジタル値を確実にかつ正確に検出できる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１であるクロック信号
生成回路を示すブロック図。
【図２】 図１に示したクロック信号生成回路をデータ
信号生成回路に適用した例を示す文字情報表示装置のブ
ロック図。
【図３】 図１に示したクロック信号生成回路における
比較回路４の入出力関係を説明するための図。
【図４】 図１に示したクロック信号生成回路における
比較回路４を示す回路図。
【図５】 図４に示した比較回路４の各ノードにおける
信号の波形を示す波形図。
【図６】 図１に示したクロック信号生成回路における
状態検出回路５の入出力関係を説明するための図。
【図７】 図１に示したクロック信号生成回路における
状態検出回路５を示すブロック図。
【図８】 図７に示した状態検出回路５における進み数
カウンタ５１、遅れ数カウンタ５２を示すブロック図。
【図９】 図７に示した状態検出回路５の各ノードにお
ける信号の波形を示す波形図。
【図１０】 図１に示したクロック信号生成回路におけ
る分周比選択回路６の入出力関係を説明するための図。
【図１１】 図１に示したクロック信号生成回路におけ
る分周比選択回路６を示す回路図。
【図１２】 図１１に示した分周比選択回路６の各ノー
ドにおける信号の波形を示す波形図。
【図１３】 図１に示したクロック信号生成回路におけ
る可変カウンタ７を示す回路図。
【図１４】 入力データが同期クロック信号に対して進
んで入力された場合の引き込みを説明するためのタイミ
ング図。
【図１５】 入力データが同期クロック信号に対して遅
れて入力された場合の引き込みを説明するためのタイミ
ング図。
【図１６】 図１に示したクロック信号生成回路の動作
を説明するための各部における信号の波形を示す波形
図。
【符号の説明】
１ 入力端子、２ 出力端子、３ 基準クロック信号入
力端子、４ 比較回路、５ 状態検出回路、６ 分周比
選択回路、７ 可変カウンタ、８ エッジ検出回路、１
４ クロック信号生成回路、１５ データ取込回路、１
６ データ生成回路。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 デジタル信号からなる入力データと同期
    クロック信号とが入力され、入力された入力データと同
    期クロック信号との位相比較をし、１データ周期毎に同
    期クロック信号に対する入力データにおける位相の“進
    み”、“遅れ”、および“未検出”のいずれかを示す比
    較結果信号を出力する比較回路、 この比較回路からの比較結果信号が入力され、連続した
    複数データ周期からなる所定期間に、入力された比較結
    果信号における“進み”および“遅れ”の数を検出し、
    “進み数が多い”、“遅れ数が多い”、および“進み数
    と遅れ数が同じ”のいずれかを示す状態検出信号を出力
    する状態検出回路、 上記比較回路からの比較結果信号と上記状態検出回路か
    らの状態検出信号とが入力され、入力された比較結果信
    号が“進み”を示すとともに入力された状態検出信号が
    “進み数が多い”を示すと“基準分周比より小さい分周
    比”を示す分周比信号を出力し、入力された比較結果信
    号が“遅れ”を示すとともに入力された状態検出信号が
    “遅れ数が多い”を示すと“基準分周比より大きい分周
    比”を示す分周比信号を出力し、入力された比較結果信
    号および状態検出信号が上記した関係以外の時に“基準
    分周比”を示す分周比信号を出力する分周比選択回路、 この分周比選択回路からの分周比信号が入力されるとと
    もに基準クロック信号が入力され、入力された分周比信
    号に基づいた分周比に基づいて入力された基準クロック
    信号を分周し、同期クロック信号として上記比較回路に
    出力する分周比可変カウンタを備えたクロック信号生成
    回路。
  2. 【請求項２】 上記比較回路は、 入力データと同期クロック信号とが入力され、１データ
    周期において同期クロック信号の立上りエッジまたは立
    下りエッジの一方のエッジより前に入力データの立上り
    エッジまたは立下りエッジが存在すると“進み有”を示
    す信号を出力する進み有検出回路と、 入力データと同期クロック信号とが入力され、１データ
    周期それぞれにおいて同期クロック信号の上記一方のエ
    ッジより後に入力データの立上りエッジまたは立下りエ
    ッジが存在すると“遅れ有”を示す信号を出力する遅れ
    有検出回路と、 上記進み有検出回路からの出力および上記遅れ有検出回
    路からの出力を受け、上記進み有検出回路からの出力が
    “進み有”を示し、上記遅れ有検出回路からの出力が
    “遅れ無”を示すと“進み”を示す比較結果信号を出力
    する進み検出回路と、 上記進み有検出回路からの出力および上記遅れ有検出回
    路からの出力を受け、上記進み有検出回路からの出力が
    “進み無”を示し、上記遅れ有検出回路からの出力が
    “遅れ有”を示すと“遅れ”を示す比較結果信号を出力
    する遅れ検出回路と、 上記進み有検出回路からの出力および上記遅れ有検出回
    路からの出力を受け、上記進み有検出回路からの出力が
    “進み有”を示し、上記遅れ有検出回路からの出力が
    “遅れ有”を示す時、および上記進み有検出回路からの
    出力が“進み無”を示し、上記遅れ有検出回路からの出
    力が“遅れ無”を示すと“未検出”を示す比較結果信号
    を出力する未検出検出回路とを備えていることを特徴と
    する請求項１記載のクロック信号生成回路。
  3. 【請求項３】 上記進み有検出回路は、データ入力ノー
    ドに同期クロック信号の反転信号を受けるとともにクロ
    ック入力ノードに入力データを受ける第１のフリップフ
    ロップ回路と、データ入力ノードに同期クロック信号の
    反転信号を受けるとともにクロック入力ノードに入力デ
    ータの反転信号を受ける第２のフリップフロップ回路
    と、これら第１および第２のフリップフロップ回路から
    の出力の論理和演算をする第１の演算回路とを備え、 上記遅れ有検出回路は、データ入力ノードに同期クロッ
    ク信号を受けるとともにクロック入力ノードに入力デー
    タを受ける第３のフリップフロップ回路と、データ入力
    ノードに同期クロック信号を受けるとともにクロック入
    力ノードに入力データの反転信号を受ける第４のフリッ
    プフロップ回路と、これら第３および第４のフリップフ
    ロップ回路からの出力の論理和演算をする第２の演算回
    路とを備え、 上記進み検出回路は、上記進み有検出回路の第１の演算
    回路からの出力と上記遅れ有検出回路の第２の演算回路
    からの出力の排他的論理和演算をする第３の演算回路
    と、上記第１の演算回路からの出力と上記第３の演算回
    路からの出力の論理積演算をする第４の演算回路を備
    え、 上記遅れ検出回路は、上記第３の演算回路と、上記遅れ
    有検出回路の第２の演算回路からの出力と上記第３の演
    算回路からの出力の論理積演算をする第５の演算回路を
    備え、 上記未検出検出回路は、上記第３の演算回路と、この第
    ３の演算回路からの出力を反転する反転回路とを備えて
    いることを特徴とする請求項２記載のクロック信号生成
    回路。
  4. 【請求項４】 上記状態検出回路は、 上記比較回路からの比較結果信号における“進み”を示
    す数をカウントする進み数カウンタと、 上記比較回路からの比較結果信号における“遅れ”を示
    す数をカウントする遅れ数カウンタと、 上記進み数カウンタからのカウント値と上記遅れ数カウ
    ンタからのカウント値とを比較するカウント値比較回路
    とを備えたことを特徴とする請求項１ないし請求項３の
    いずれかに記載のクロック信号生成回路。
  5. 【請求項５】 上記進み数カウンタは、縦続接続され、
    初段に上記比較回路からの比較結果信号を受ける複数段
    のフリップフロップ回路と、上記複数段のフリップフロ
    ップそれぞれからの出力を受ける加算器とを備え、 上記遅れ数カウンタは、縦続接続され、初段に上記比較
    回路からの比較結果信号を受ける複数段のフリップフロ
    ップ回路と、上記複数段のフリップフロップそれぞれか
    らの出力を受ける加算器とを備えていることを特徴とす
    る請求項４記載のクロック信号生成回路。
  6. 【請求項６】 上記分周比選択回路は、 上記比較回路からの比較結果信号と上記状態検出回路か
    らの状態検出信号とが入力され、“進み”を示す比較結
    果信号と“進み数が多い”を示す状態検出信号との論理
    積演算する第６の演算回路と、この第６の演算回路の出
    力を受ける第１のシフトレジスタ回路とを有する“基準
    分周比より小さい分周比”を示す分周比信号を出力する
    小分周比発生回路と、 上記比較回路からの比較結果信号と上記状態検出回路か
    らの状態検出信号とが入力され、“遅れ”を示す比較結
    果信号と“遅れ数が多い”を示す状態検出信号との論理
    積演算する第７の演算回路と、この第７の演算回路の出
    力を受ける第２のシフトレジスタ回路とを有する“基準
    分周比より大きい分周比”を示す分周比信号を出力する
    大分周比発生回路と、 上記比較回路からの比較結果信号と上記状態検出回路か
    らの状態検出信号とが入力され、“遅れ”を示す比較結
    果信号と“進み数が多い”を示す状態検出信号との論理
    積演算する第８の演算回路と、“進み”を示す比較結果
    信号と“遅れ数が多い”を示す状態検出信号との論理積
    演算する第９の演算回路と、これら第８および第９の演
    算回路の出力と“未検出”を示す比較結果信号と“進み
    数と遅れ数が同じ”を示す状態検出信号との排他的論理
    和演算する第１０の演算回路とを有する基準分周比発生
    回路とを備えたことを特徴とする請求項１ないし請求項
    ５のいずれかに記載のクロック生成回路。
  7. 【請求項７】 デジタル信号からなる入力データと同期
    クロック信号とが入力され、１データ周期において同期
    クロック信号の“Ｈ”レベルまたは“Ｌ”レベルの一方
    のレベルの時に入力データのエッジを検出するとともに
    同期クロック信号の他方のレベルの時に入力データのエ
    ッジを検出しないと“進み”を示す比較結果信号を出力
    し、１データ周期において同期クロック信号の一方のレ
    ベルの時に入力データのエッジを検出せず、同期クロッ
    ク信号の他方のレベルの時に入力データのエッジを検出
    すると“遅れ”を示す比較結果信号を出力し、１データ
    周期において同期クロック信号と入力データ信号との関
    係が上記した関係以外の時に“未検出”を示す比較結果
    信号を出力する比較回路、 この比較回路からの比較結果信号が入力され、連続した
    複数データ周期からなる所定期間に、入力された比較結
    果信号において“進み”を示す数が“遅れ”を示す数よ
    り多い時に“進み数が多い”を示す状態検出信号を出力
    し、上記所定期間に、入力された比較結果信号において
    “遅れ”を示す数が“進み”を示す数より多い時に“遅
    れ数が多い”を示す状態検出信号を出力し、上記所定期
    間に、入力された比較結果信号において“進み”を示す
    数と“遅れ”を示す数とが同じ時に“進み数と遅れ数が
    同じ”を示す状態検出信号を出力する状態検出回路、 上記比較回路からの比較結果信号と上記状態検出回路か
    らの状態検出信号とが入力され、入力された比較結果信
    号が“進み”を示すとともに入力された状態検出信号が
    “進み数が多い”を示すと“基準分周比より小さい分周
    比”を示す分周比信号を出力し、入力された比較結果信
    号が“遅れ”を示すとともに入力された状態検出信号が
    “遅れ数が多い”を示すと“基準分周比より大きい分周
    比”を示す分周比信号を出力し、入力された比較結果信
    号および状態検出信号が上記した関係以外の時に“基準
    分周比”を示す分周比信号を出力する分周比選択回路、 この分周比選択回路からの分周比信号が入力されるとと
    もに基準クロック信号が入力され、入力された分周比信
    号に基づいた分周比に基づいて入力された基準クロック
    信号を分周し、同期クロック信号として上記比較回路に
    出力する分周比可変カウンタを備えたクロック信号生成
    回路。
  8. 【請求項８】 上記分周比選択回路から出力される分周
    比信号が示す基準分周比より小さい分周比Ｎnは、その
    分周比Ｎnを出力する直前のデータ周期における分周比
    信号における分周比Ｎ(n-1)に対して小さい値（Ｎ(n-1)
    −１）であり、 上記分周比選択回路から出力される分周比信号が示す基
    準分周比より大きい分周比Ｎnは、その分周比Ｎnを出力
    する直前のデータ周期における分周比信号における分周
    比Ｎ(n-1)に対して大きい値（Ｎ(n-1)＋１）であること
    を特徴とする請求項７記載のクロック信号生成回路。
  9. 【請求項９】 デジタル信号からなる入力データと基準
    クロック信号とが入力され、デジタル信号に同期した同
    期クロック信号を生成するクロック信号生成回路、およ
    び このクロック信号生成回路からの同期クロック信号およ
    び上記入力データが入力され、入力された同期クロック
    信号の立下りエッジまたは立上りエッジの一方のエッジ
    にて、入力された入力データのレベルを検出し、検出し
    たレベルに基づいたデジタル値をもつ入力データとして
    出力するデータ取込回路を備え、 上記クロック信号生成回路は、 上記入力データおよび上記同期クロック信号が入力さ
    れ、１データ周期毎に入力された入力データのエッジが
    入力された同期クロック信号の他方のエッジに対して
    “進み”、“遅れ”、および“未検出”のいずれを示し
    ているかを示す比較結果信号を出力する比較回路と、 この比較回路からの比較結果信号が入力され、連続した
    複数データ周期からなる所定期間に、入力された比較結
    果信号における“進み”および“遅れ”の数を検出し、
    “進み数が多い”、“遅れ数が多い”、および“進み数
    と遅れ数が同じ”のいずれかを示す状態検出信号を出力
    する状態検出回路と、 上記比較回路からの比較結果信号と上記状態検出回路か
    らの状態検出信号とに基づき、“基準分周比より小さい
    分周比”、“基準分周比より大きい分周比”、および
    “基準分周比”のいずれかを示す分周比信号を出力する
    分周比選択回路と、 この分周比選択回路からの分周比信号に基づいた分周比
    に基づいて基準クロック信号を分周し、同期クロック信
    号として上記比較回路および上記データ取込回路に出力
    する分周比可変カウンタとを備えていることを特徴とす
    るデータ信号生成回路。
  10. 【請求項１０】 上記比較回路は、１データ周期におい
    て同期クロック信号の他方のエッジに対して、その前に
    入力データのエッジを検出し、その後に入力データのエ
    ッジを検出しないと“進み”を示す比較結果信号を出力
    し、１データ周期において同期クロック信号の他方のエ
    ッジに対して、その前に入力データのエッジを検出せ
    ず、その後に入力データのエッジを検出すると“遅れ”
    を示す比較結果信号を出力し、１データ周期において同
    期クロック信号と入力データ信号との関係が上記した関
    係以外の時に“未検出”を示す比較結果信号を出力する
    ものであることを特徴とする請求項９記載のデータ信号
    生成回路。
  11. 【請求項１１】 上記分周比選択回路は、入力された比
    較結果信号が“進み”を示すとともに入力された状態検
    出信号が“進み数が多い”を示すと“基準分周比より小
    さい分周比”を示す分周比信号を出力し、入力された比
    較結果信号が“遅れ”を示すとともに入力された状態検
    出信号が“遅れ数が多い”を示すと“基準分周比より大
    きい分周比”を示す分周比信号を出力し、入力された比
    較結果信号および状態検出信号が上記した関係以外の時
    に“基準分周比”を示す分周比信号を出力する者である
    ことを特徴とする請求項９または請求項１０記載のデー
    タ信号生成回路。
  12. 【請求項１２】 上記分周比選択回路から出力される分
    周比信号が示す基準分周比より小さい分周比Ｎnは、そ
    の分周比Ｎnを出力する直前のデータ周期における分周
    比信号における分周比Ｎ(n-1)に対して小さい値（Ｎ
    (n-1)−１）であり、 上記分周比選択回路から出力される分周比信号が示す基
    準分周比より大きい分周比Ｎnは、その分周比Ｎnを出力
    する直前のデータ周期における分周比信号における分周
    比Ｎ(n-1)に対して大きい値（Ｎ(n-1)＋１）であること
    を特徴とする請求項１１記載のデータ信号生成回路。
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