JP2571137B2

JP2571137B2 - フレーム単位処理系用ｐｌｌ

Info

Publication number: JP2571137B2
Application number: JP1305100A
Authority: JP
Inventors: 純一小野寺; 朝郎小坂井; 真一関根
Original assignee: Fujitsu Ltd; Fujitsu General Ltd
Current assignee: Fujitsu Ltd; Fujitsu General Ltd
Priority date: 1989-11-24
Filing date: 1989-11-24
Publication date: 1997-01-16
Anticipated expiration: 2012-01-16
Also published as: JPH03165641A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、MUSE（Multiple Sub−Nyquist Sampling E
ncoding）受信機の音声回路などに用いられるものであ
って、フレーム単位で処理を行なう処理系に用いられる
PLL（Phase−Locked Loop）の改良に関するものであ
る。

［従来の技術］ MUSE方式の音声データ処理では、放送系として送られ
てくる1.35MHzを基調としたフレームデータ（フレーム
周波数:1kHz）を、受信機内で32kHzまたは48kHzを基調
としたフレームデータ（フレーム周波数:1kHz）に変換
する必要があり、フレーム周波数（1kHz）ベースのクロ
ック間の同期関係を保つ必要がある。このため、従来の
この種のPLLは、第３図に示すように、分周回路１で周
波数F₁（＝1.35MHz）の原基準クロックを1350分周して
フレーム周波数f₀と同じ周波数f₁（＝1kHz）の基準クロ
ックを作り、VCO（電圧制御発振器）２から出力する周
波数F₂（＝18.432MHz）の原発クロックを分周回路３で1
8432分周してフレーム周波数f₀と同じ周波数f₂（＝1kH
z）の比較クロックを作り、この基準クロック（f₁）と
比較クロック（f₂）の位相比較を行なう位相比較器４の
出力をチャージポンプ回路５およびLPF（低域通過フィ
ルタ）６を介してVOC2にフィードバックすることによ
り、基準クロック（f₁）と比較クロック（f₂）の同期状
態を保っていた。

「発明が解決しようとする課題」しかしながら、第３図に示す従来のPLLでは、通常、
位相比較器４は、第４図に示すように、フレーム間隔Ｔ
（＝1/f₀:1msec）の基準クロック（f₁）の立上り時であ
るt₁、t₂、t₃、…時に位相比較を行ない、その結果を次
段のチャージポンプ回路５へ出力する。このとき、t₁時
から位相差T₁経過したt₁₂時に比較クロック（f₂）を検
出して位相差T₁に比較結果をチャージポンプ回路５へ出
力した後は、つぎの比較ポイントであるt₂時まで何も行
なわない。このため、比較クロック（f₂）の周波数が低
い場合（位相比較ポイント間が長いとき）には、制御不
能な時間帯の影響がジッタ成分として出力に現われてし
まうという問題点があった。このような問題点を解決す
るために、フレーム周波数f₀より高く、かつ互いに公倍
関係にある周波数の基準クロックと比較クロックとを、
位相比較器４で位相比較することも考えられるが、フレ
ーム間の位相関係が保証されないという問題点があっ
た。

本発明は上述の点に鑑みなされたもので、フレーム間
の位相関係を保証しつつ出力側に現れるジッタ成分を軽
減させることのできるフレーム単位処理系用PLLを提供
することを目的とするものである。

「課題を解決するための手段」本発明によるフレーム単位処理系用PLLは、原基準ク
ロックF₁と電圧制御発振器２からの原発クロックF₂とを
位相比較器４で比較し、この比較出力をチャージポンプ
５、ローパスフィルタ６を介して前記電圧制御発振器２
に帰還するようにしたPLLにおいて、前記原基準クロッ
クF₁をフレーム周波数f₀の整数倍の周波数の基準クロッ
クf₁₀に分周する第１分周回路10と、前記原発クロックF
₂を基準クロックF₁₀の整数倍または整数分の１の周波数
の比較クロックf₂₀に分周する第２分周回路12と、基準
クロックf₁₀が所定の周期1/f₁₂ずつずれた複数のパルス
を出力する第１アドレス・デコード回路14と、比較クロ
ックf₂₀が所定の周期1/f₁₂ずつずれた複数のパルスを出
力する第２アドレス・デコード回路16と、前記基準クロ
ックf₁₀に基づき1/f₁₂のパルス幅を有し、周期1/f₁₂ず
つずれた複数の窓パルスを出力する窓パルス発生回路18
と、この窓パルス発生回路18の窓パルスに基づき第１ア
ドレス・デコード回路14のパルスを順次位相比較器４の
一方の入力側に出力する基準パルス切換回路20と、前記
窓パルス発生回路18の窓パルスに基づき第２アドレス・
デコード回路16のパルスを順次位相比較器４の他方の入
力側に出力する比較パルス切換回路22とを具備し、前記
f₁₂は、フレーム周波数f₀より大きく、かつ、基準クロ
ックf₁₀と比較クロックf₂₀の公約数となる周波数から選
択してなることを特徴とするフレーム単位処理系用PLL
である。

「作用」第１、第２アドレス・デコード回路14、16は、それぞ
れ原基準クロックF₁と原発クロックF₂に基づいて、フレ
ーム周波数f₀を基調とし、位相が順次1/f₁₂期間だけず
れた複数のフレームパルスB₀₀、…、A₀₀、…、を出力
し、窓パルス発生回路18は、基準クロックf₁₀に基づい
て、フレーム周波数f₀を基調とし、位相が順次1/f₁₂期
間だけずれ、かつパルス幅が前記第１アドレス・デコー
ド回路14の出力が対応するフレームパルスB₀₀、…、の
パルス幅を包含する複数の窓パルスS₀₀、…、を出力す
る。基準パルス切換回路20と比較パルス切換回路22は、
それぞれ、窓パルス発生回路18からの窓パルスS₀₀、
…、に基づいて、第１、第２アドレス・デコード回路1
4、16から出力する複数のフレームパルスB₀₀、…、
A₀₀、…、を順次切り換えて位相比較器４に出力する。
位相比較器４は、基準パルス切換回路20と比較パルス切
換回路22からの出力が対応するフレームパルスB₀₀、
…、A₀₀、…、を順次対応する窓パルスS₀₀、…、のタイ
ミングで位相比較し、両者の位相差に対応した比較出力
をチャージポンプ回路５および低周波フィルタ６を介し
て電圧制御発振器２に帰還し、基準クロックf₁₀と比較
クロックf₂₀のフレーム間同期を保持する。このとき、
位相比較器４は、本来比較しょうとするパルスのフレー
ム周波数f₀より大きい周波数f₁₂のタイミングで位相比
較しているので、ジッタの影響を従来のf₀/f₁₂倍（例え
ば1/18倍）に軽減することができる。しかも、フレーム
周波数f₀を基調とする複数の窓パルスS₀₀、…、のタイ
ミングで、対応するフレームパルスB₀₀、…、A₀₀、…、
を順次位相比較しているので、フレーム周波数f₀のフレ
ーム間同期を保持することができる。

「実施例］第１図は本発明の一実施例を示すもので、この図にお
いて第３図と同一部分は同一符号とする。第１図におい
て、10は、周波数F₁（＝1.35MHz）の原基準クロックを
周波数f₁₀（＝18kHz）の基準クロックに分周する第１分
周回路、12は、VCO（電圧制御発振器）２から出力する
周波数F₂（＝18.432MHz）の原発クロックを周波数f
₂₀（＝72kHz）の比較クロックに分周する第２分周回路
である。14は、前記分周回路10の出力する第２図（ｃ）
の基準クロック（f₁₀）に基づいて、同図（ｄ）に示す
ような、フレーム周波数f₀（＝1kHz）を基調とし、位相
が順次1/f₁₂期間だけずれた複数のフレームパルスB₀₀〜
B₁₇を出力する第１アドレス・デコード回路である。こ
こで、f₁₂は、前記F₁とF₂の公約数（１、２、３、６、
９、18kHz）であって、フレーム周波数f₀より大きい周
波数（例えば18kHz）に設定される。16は、前記分周回
路12の出力する第２図（ａ）の比較クロック（f₂₀）に
基づいて、同図（ｂ）に示すような、フレーム周波数f₀
を基調とし、位相が順次1/f₁₂期間だけずれた複数のフ
レームパルスA₀₀〜A₁₇を出力する第２アドレス・デコー
ド回路である。18は、前記分周回路10の出力する基準ク
ロック（f₁₀）に基づいて、第２図（ｅ）に示すよう
な、フレーム周波数f₀を基調とし、位相が順次1/f₁₂期
間だけずれ、かつパルス幅が対応するフレームパルスB
₀₀〜B₁₇のパルス幅を包含する複数の窓パルスS₀₀〜S₁₇
を出力する窓パルス発生回路である。20は、前記窓パル
ス発生回路18からの窓パルスS₀₀〜S₁₇に基づいて、前記
第１アドレス・デコード回路14から出力する複数のフレ
ームパルスB₀₀〜B₁₇を順次切り換えて位相比較器４の一
方の入力側に基準パルス（p₁）として出力する基準パル
ス切換回路である。22は、前記窓パルス発生回路18から
の窓パルスS₀₀〜S₁₇に基づいて、前記第２アドレス・デ
コード回路16から出力する複数のフレームパルスA₀₀〜A
₁₇を順次切り換えて位相比較器４の他方の入力側に比較
パルス（p₂）として出力する比較パルス切換回路であ
る。前記位相比較器４の出力側は、チャージポンプ回路
５およびLPF（低域通過フィルタ）６を介してVCO（電圧
制御発振器）２に結合されている。つぎに、前記実施例
の作用を第２図を併用して説明する。

（イ）第２アドレス・デコード回路16は、分周回路12の
出力する比較クロック（f₂₀）に基づいて、第２図
（ｂ）に示すような、フレーム周波数f₀を基調とし、位
相が順次1/f₁₂期間だけずれた複数のフレームパルスA₀₀
〜A₁₇を出力し、第１アドレス・デコード回路14は、分
周回路10の出力する基準クロック（f₁₀）に基づいて、
同図（ｄ）に示すような、フレーム周波数f₀を基調と
し、位相が順次1/f₁₂期間だけずれた複数のフレームパ
ルスB₀₀〜B₁₇を出力し、窓パルス発生回路18は、分周回
路10の出力する基準クロック（f₁₀）に基づいて、同図
（ｅ）に示すような、フレーム周波数f₀を基調とし、位
相が順次1/f₁₂期間だけずれ、かつパルス幅が対応する
フレームパルスB₀₀〜B₁₇のパルス幅を包含する複数の窓
パルスS₀₀〜S₁₇を出力する。

（ロ）基準パルス切換回路20は、窓パルス発生回路18か
らの窓パルスS₀₀〜S₁₇に基づいて、第１アドレス・デコ
ード回路14から出力する複数のフレームパルスB₀₀〜B₁₇
を順次切り換えて位相比較器４の一方の入力側に基準パ
ルス（p₁）として出力し、比較パルス切換回路22は、窓
パルス発生回路18からの窓パルスS₀₀〜S₁₇に基づいて、
第２アドレス・デコード回路16から出力する複数のフレ
ームパルスA₀₀〜A₁₇を順次切り換えて位相比較器４の他
方の入力側に比較パルス（p₂）として出力する。

（ハ）位相比較器４は、対応するフレームパルスB₀₀〜B
₁₇とフレームパルスA₀₀〜A₁₇とを順次対応する窓パルス
S₀₀〜S₁₇のタイミングで位相比較し、両者の位相差に対
応した比較出力をチャージポンプ回路５およびLPF6を介
して電圧制御発振器２に帰還する。このようにして、基
準クロック（f₁₀）と比較クロック（f₂₀）の同期状態が
保たれる。このとき、位相比較器４は、本来比較しょう
とするパルスのフレーム周波数f₀（1kHz）より大きい周
波数f₁₂（18kHz）のタイミングで位相比較しているの
で、ジッタの影響を従来のf₀/f₁₂（例えば1/18倍）に軽
減することができる。しかも、フレーム周波数f₀を基調
とする窓パルスS₀₀〜S₁₇のタイミングで、対応するフレ
ームパルスB₀₀〜B₁₇とフレームパルスA₀₀〜A₁₇とを順次
位相比較しているので、フレーム周波数f₀のフレーム間
同期を保持することができる。

前記実施例では、f₁₂は18kHzとし、F₁（＝1.35MHz）
とF₂（＝18.432MHz）の公約数である１、２、３、６、
９、18（kHz）のうちの最大のものとしたが、本発明は
これに限るものでなく、F₁（＝1.35MHz）とF₂（＝18.43
2MHz）の公約数であってフレーム周波数f₀（＝1kHz）よ
り大きい周波数（例えば２、３、６、9kHz）であればよ
い。また、f₁₀またはf₂₀が窓パルスと同期している場
合、第１アドレスデコード（14）と基準パルス切換回路
（20）を除き18（kHz）を固定とし、片側のみ制御して
も同等となる。

「発明の効果」本発明によるクロック単位処理系用PLLは、上記のよ
うに、周波数F₁の原基準クロックと周波数F₂の原発クロ
ックに基づいて、フレーム周波数f₀を基調とし、位相が
順次1/f₁₂期間だけずれた複数のフレームパルスをそれ
ぞれ出力する第１、第２アドレス・デコード回路と、原
基準クロックに基づいて、フレーム周波数f₀を基調と
し、位相が順次1/f₁₂期間だけずれ、かつパルス幅が前
記第１アドレス・デコード回路の出力が対応するフレー
ムパルスのパルス幅を包含する複数の窓パルスを出力す
る窓パルス発生回路と、窓パルス発生回路からの窓パル
スに基づいて、第１、第２アドレス・デコード回路から
出力する複数のフレームパルスを順次切り換えて位相比
較器にそれぞれ出力する基準パルス切換回路と比較パル
ス切換回路とを具備している。このため、位相比較器
は、本来比較しょうとするパルスのフレーム周波数f₀よ
り大きい周波数f₁₂のタイミングで位相比較し、ジッタ
の影響を従来のf₀/f₁₂倍（例えば1/18倍）に軽減するこ
とができる。しかも、フレーム周波数f₀を基調とする複
数の窓パルスのタイミングで、対応するフレームパルス
を順次位相比較しているので、フレーム周波数f₀のフレ
ーム間同期を保持することができる。

【図面の簡単な説明】

第１図は本発明によるフレーム単位処理系用PLLの一実
施例を示すブロック図、第２図は第１図の作用を説明す
るタイミングチャート、第３図は従来例を示すブロック
図、第４図は第３図の作用を説明するタイミングチャー
トである。２……VCO（電圧制御発振器）、４……位相比較器、５
……チャージポンプ回路、６……LPF（低域通過フィル
タ）、14……第１アドレスデコード回路、16……第２ア
ドレスデコード回路、18……窓パルス発生回路、20……
基準パルス切換回路、22……比較パルス切換回路、A₀₀
〜A₁₇、B₀₀〜B₁₇……フレームパルス、F₁……原基準ク
ロックの周波数、F₂……原発クロックの周波数、S₀₀〜S
₁₇……窓パルス、Ｔ……１フレーム間隔、f₀……フレー
ム周波数、f₁₂……クロック周波数F₁とF₂の公約数であ
ってフレーム周波数f₀より大きい周波数。

───────────────────────────────────────────────────── フロントページの続き (72)発明者関根真一神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

(57)【特許請求の範囲】

【請求項１】原基準クロックF₁と電圧制御発振器２から
の原発クロックF₂とを位相比較器４で比較し、この比較
出力をチャージポンプ５、ローパスフィルタ６を介して
前記電圧制御発振器２に帰還するようにしたPLLにおい
て、前記原基準クロックF₁をフレーム周波数f₀の整数倍
の周波数の基準クロックf₁₀に分周する第１分周回路10
と、前記原発クロックF₂を基準クロックF₁₀の整数倍ま
たは整数分の１の周波数の比較クロックf₂₀に分周する
第２分周回路12と、基準クロックf₁₀が所定の周期1/f₁₂
ずつずれた複数のパルスを出力する第１アドレス・デコ
ード回路14と、比較クロックf₂₀が所定の周期1/f₁₂ずつ
ずれた複数のパルスを出力する第２アドレス・デコード
回路16と、前記基準クロックf₁₀に基づき1/f₁₂のパルス
幅を有し、周期1/f₁₂ずつずれた複数の窓パルスを出力
する窓パルス発生回路18と、この窓パルス発生回路18の
窓パルスに基づき第１アドレス・デコード回路14のパル
スを順次位相比較器４の一方の入力側に出力する基準パ
ルス切換回路20と、前記窓パルス発生回路18の窓パルス
に基づき第２アドレス・デコード回路16のパルスを順次
位相比較器４の他方の入力側に出力する比較パルス切換
回路22とを具備し、前記f₁₂は、フレーム周波数f₀より
大きく、かつ、基準クロックf₁₀と比較クロックf₂₀の公
約数となる周波数から選択してなることを特徴とするフ
レーム単位処理系用PLL。