JP2635667B2 - 自動周波数制御回路 - Google Patents
自動周波数制御回路Info
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- 230000004048 modification Effects 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/50—Tuning indicators; Automatic tuning control
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
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- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 [発明の目的] (産業上の利用分野) この発明は、例えば、ビデオテープレコーダ(以下VT
Rと記す)のテレビジョン信号の水平同期信号に位相同
期した低域変換色副搬送波を得るのに好適な自動周波数
制御回路(以下、AFC回路と記す)に関する。
Rと記す)のテレビジョン信号の水平同期信号に位相同
期した低域変換色副搬送波を得るのに好適な自動周波数
制御回路(以下、AFC回路と記す)に関する。
(従来の技術) 一般に、VTRにおいては、色副搬送波は低域に変換さ
れて記録、再生される。この場合、テレビジョン信号の
水平同期信号に正確に同期した色副搬送波を得るため
に、AFC回路が用いられる。このAFC回路は、一般に、テ
レビジョン信号の水平同期信号(周波数fH)と電圧制御
発振回路(以下、VCOと記す)の発振出力信号(周波数f
0)をN(Nは正の整数)分周した信号とを位相比較
し、f0=NfHとなるようにVCOの発振動作を制御すること
により、AFCループを構成するようになっている。
れて記録、再生される。この場合、テレビジョン信号の
水平同期信号に正確に同期した色副搬送波を得るため
に、AFC回路が用いられる。このAFC回路は、一般に、テ
レビジョン信号の水平同期信号(周波数fH)と電圧制御
発振回路(以下、VCOと記す)の発振出力信号(周波数f
0)をN(Nは正の整数)分周した信号とを位相比較
し、f0=NfHとなるようにVCOの発振動作を制御すること
により、AFCループを構成するようになっている。
従来のAFC回路を第3図に示す。
この第3図に示すAFC回路は、デジタル回路として構
成されたものである。また、このAFC回路は、AFCループ
の他に、複合同期信号から等価パルスを取り除く回路も
有する。
成されたものである。また、このAFC回路は、AFCループ
の他に、複合同期信号から等価パルスを取り除く回路も
有する。
この第3図において、まず、AFCループの構成につい
て説明する。
て説明する。
このAFCループは、入力端子11に供給される複合同期
信号の水平同期信号とVCO19の発振出力パルス信号とを
論理演算することにより、両者の位相比較を行うアンド
回路12,13,14と、この位相比較結果に従って、接続状態
が切り換えられるスイッチ回路15と、このスイッチ回路
15の接続状態に従って充放電が制御されるフィルタ16
と、このフィルタ16の充電用の電流+I0を出力する定電
流源17と、同じく放電用の電流−I0を出力する定電流源
18と、フィルタ16の両端電圧によって発振周波数f0が制
御されるVCO19と、このVCO19の発振出力パルス信号をN
分周し、上記位相比較回路に供給するカウンタ20を有す
る。
信号の水平同期信号とVCO19の発振出力パルス信号とを
論理演算することにより、両者の位相比較を行うアンド
回路12,13,14と、この位相比較結果に従って、接続状態
が切り換えられるスイッチ回路15と、このスイッチ回路
15の接続状態に従って充放電が制御されるフィルタ16
と、このフィルタ16の充電用の電流+I0を出力する定電
流源17と、同じく放電用の電流−I0を出力する定電流源
18と、フィルタ16の両端電圧によって発振周波数f0が制
御されるVCO19と、このVCO19の発振出力パルス信号をN
分周し、上記位相比較回路に供給するカウンタ20を有す
る。
次に、入力端子11に供給される複合同期信号から等価
パルスを除く回路について説明する。この回路は、入力
端子11に供給される複合同期信号のパルスの立上がりエ
ッジに同期したトリガパルス信号を発生するDフリップ
フロップ回路21および遅延回路22と、この回路が水平同
期周期THの1/2の周期で存在する等価パルスによって動
作することがないようにするためのマスクパルス信号を
出力するカウンタ23を有する。
パルスを除く回路について説明する。この回路は、入力
端子11に供給される複合同期信号のパルスの立上がりエ
ッジに同期したトリガパルス信号を発生するDフリップ
フロップ回路21および遅延回路22と、この回路が水平同
期周期THの1/2の周期で存在する等価パルスによって動
作することがないようにするためのマスクパルス信号を
出力するカウンタ23を有する。
上記構成のAFC回路の動作を第4図のタイミングチャ
ートを参照しながら、さらに、詳細に説明する。
ートを参照しながら、さらに、詳細に説明する。
第4図において、aは複合同期信号で、この複合同期
信号aには、周期TH水平同期信号の他に等価パルスも含
まれる。この等価パルスを除去しないと、AFC動作が誤
動作してしまう。
信号aには、周期TH水平同期信号の他に等価パルスも含
まれる。この等価パルスを除去しないと、AFC動作が誤
動作してしまう。
そこで、水平同期信号が入力されてからある一定の期
間(ここでは、約(3/4)TH)、VCO19の発振出力パルス
信号をカウントクロックとするカウンタ23の出力cをロ
ーレベルにすることにより、Dフリップフロップ回路21
のQ出力bがハイレベル(H)とならないように、複合
同期信号aをマスクする。これにより、Dフリップフロ
ップ回路21からは、水平同期信号に同期したトリガパル
ス信号bのみが得られる。このトリガパルス信号bによ
り、カウンタ23がリセットされる。これにより、カウン
タ23は、水平同期信号の立ち上がりタイミングでカウン
ト値が0となり、以後、VCO19の発振出力信号をカウン
トする。
間(ここでは、約(3/4)TH)、VCO19の発振出力パルス
信号をカウントクロックとするカウンタ23の出力cをロ
ーレベルにすることにより、Dフリップフロップ回路21
のQ出力bがハイレベル(H)とならないように、複合
同期信号aをマスクする。これにより、Dフリップフロ
ップ回路21からは、水平同期信号に同期したトリガパル
ス信号bのみが得られる。このトリガパルス信号bによ
り、カウンタ23がリセットされる。これにより、カウン
タ23は、水平同期信号の立ち上がりタイミングでカウン
ト値が0となり、以後、VCO19の発振出力信号をカウン
トする。
詳細は後述するが、VCO19の発振周波数f0は、AFCがロ
ックしていれば、f0=NfHと一定なので、カウンタ23の
カウント出力cとして一定のパルス信号が得られる。こ
のカウンタ23からは、さらに、水平同期信号の立ち上が
りタイミングで立上がり、水平周期信号のパルス幅TWH
よりはパルス幅が広いパルス信号iが出力される。そし
て、アンド回路12でパルス信号iと複合同期信号aとの
論理積(a・i)をとることにより、AFCの基準信号と
なる水平同期信号lを得る。
ックしていれば、f0=NfHと一定なので、カウンタ23の
カウント出力cとして一定のパルス信号が得られる。こ
のカウンタ23からは、さらに、水平同期信号の立ち上が
りタイミングで立上がり、水平周期信号のパルス幅TWH
よりはパルス幅が広いパルス信号iが出力される。そし
て、アンド回路12でパルス信号iと複合同期信号aとの
論理積(a・i)をとることにより、AFCの基準信号と
なる水平同期信号lを得る。
カウンタ20は、VCO19の発振出力パルス信号を1/Nに分
周することにより、水平同期信号と同じ周波数のパルス
信号hを出力する。この分周出力パルス信号hと上記水
平同期信号lとを掛算するアンド回路13の出力jは、論
理積(a・i・h)で表わされ、カウンタ20の出力hの
位相が進むと、パルス幅が広くなり、逆に出力hの位相
が遅れると、パルス幅が狭くなる。また、アンド回路14
の出力kは、論理積(a・i・)で表わされ、アンド
回路13の出力jとは反対に、カウンタ20のカウント出力
hの位相が進むとパルス幅が狭くなり、遅れると広くな
る。
周することにより、水平同期信号と同じ周波数のパルス
信号hを出力する。この分周出力パルス信号hと上記水
平同期信号lとを掛算するアンド回路13の出力jは、論
理積(a・i・h)で表わされ、カウンタ20の出力hの
位相が進むと、パルス幅が広くなり、逆に出力hの位相
が遅れると、パルス幅が狭くなる。また、アンド回路14
の出力kは、論理積(a・i・)で表わされ、アンド
回路13の出力jとは反対に、カウンタ20のカウント出力
hの位相が進むとパルス幅が狭くなり、遅れると広くな
る。
アンド回路13,14の出力j,kによりスイッチ回路15を制
御してフィルタ16の充放電およびホールドの制御を行
う。すなわち、アンド回路13の出力jがハイレベルのと
き、スイッチ回路15は、定電流源18をフィルタ16に接続
し、このフィルタ16の放電を行う。これにより、VCO19
の制御電圧Vcが下げられる。アンド回路14の出力kがハ
イレベルのときは、スイッチ回路15は、定電流源17をフ
ィルタ16に接続し、このフィルタ16の充電を行う。これ
により、VCO19の制御電圧Vcが上げられる。アンド回路1
3,14の出力j,kがいずれもローレベルのときは、スイッ
チ回路15は中立となり、制御電圧Vcはホールドされる。
御してフィルタ16の充放電およびホールドの制御を行
う。すなわち、アンド回路13の出力jがハイレベルのと
き、スイッチ回路15は、定電流源18をフィルタ16に接続
し、このフィルタ16の放電を行う。これにより、VCO19
の制御電圧Vcが下げられる。アンド回路14の出力kがハ
イレベルのときは、スイッチ回路15は、定電流源17をフ
ィルタ16に接続し、このフィルタ16の充電を行う。これ
により、VCO19の制御電圧Vcが上げられる。アンド回路1
3,14の出力j,kがいずれもローレベルのときは、スイッ
チ回路15は中立となり、制御電圧Vcはホールドされる。
すなわち、カウンタ20の出力hの立下がりタイミング
が水平同期信号l(a・i)のパルスの真中にきたと
き、アンド回路13,14の出力j,kのパルス幅が等しくな
る。これにより、フィルタ16の充電時間と放電時間が等
しくなり、その両端電圧Vcが一定となる。この状態で、
VCO19の発真周波数f0は、NfHにロックされる。この発振
出力信号を分周回路24で(1/8)分周すれば、水平同期
信号に同期した低域変換色副搬送波が得られる。
が水平同期信号l(a・i)のパルスの真中にきたと
き、アンド回路13,14の出力j,kのパルス幅が等しくな
る。これにより、フィルタ16の充電時間と放電時間が等
しくなり、その両端電圧Vcが一定となる。この状態で、
VCO19の発真周波数f0は、NfHにロックされる。この発振
出力信号を分周回路24で(1/8)分周すれば、水平同期
信号に同期した低域変換色副搬送波が得られる。
以上従来のAFC回路の構成を説明したが、このAFC回路
の場合、フィルタ16の充電時間と放電時間の比率を変え
ることにより引込み動作を行うものであるため、第4図
の波形からも明らかなように、AFCがロックした状態で
も、制御電圧Vcに位相検波期間(TWHの期間)リップル
成分が現われる。このリップル成分を拡大すると、第5
図のような波形となる(但し、これは、フィルタ16がラ
グリード構成の場合である)。すなわち、制御電圧Vcの
平均値に対するVCO19の発振周波数f0がf0=NfHなる関係
を満たすようにAFCがロックするために、瞬時のVCO19の
発振周波数f0は、必ずしもf0=NfHの関係を満足しな
い。この場合、特に、映像信号部のバースト位置当りの
周波数ずれが大きくなり、大きな色相ずれを招いてしま
う。
の場合、フィルタ16の充電時間と放電時間の比率を変え
ることにより引込み動作を行うものであるため、第4図
の波形からも明らかなように、AFCがロックした状態で
も、制御電圧Vcに位相検波期間(TWHの期間)リップル
成分が現われる。このリップル成分を拡大すると、第5
図のような波形となる(但し、これは、フィルタ16がラ
グリード構成の場合である)。すなわち、制御電圧Vcの
平均値に対するVCO19の発振周波数f0がf0=NfHなる関係
を満たすようにAFCがロックするために、瞬時のVCO19の
発振周波数f0は、必ずしもf0=NfHの関係を満足しな
い。この場合、特に、映像信号部のバースト位置当りの
周波数ずれが大きくなり、大きな色相ずれを招いてしま
う。
なお、フィルタ16の値を適当に選べば、映像信号部で
の制御電圧Vcを一定にすることができるが、このように
すると、今度はf0=NfHの関係を満足することができな
くなってしまう。
の制御電圧Vcを一定にすることができるが、このように
すると、今度はf0=NfHの関係を満足することができな
くなってしまう。
(発明が解決しようとする課題) 以上述べたように従来のAFC回路においては、AFCがロ
ックした状態でも、VCOの制御電圧がリップル成分を持
つため、平均すれば、f0=NfHの要件を満たすようにVCO
が発振するが、瞬時で見るとこの要件を満たさないとい
う問題があった。この問題は、大きな色むらを招くた
め、早急な解決が望まれていた。
ックした状態でも、VCOの制御電圧がリップル成分を持
つため、平均すれば、f0=NfHの要件を満たすようにVCO
が発振するが、瞬時で見るとこの要件を満たさないとい
う問題があった。この問題は、大きな色むらを招くた
め、早急な解決が望まれていた。
そこで、この発明は、VCOの制御電圧からリップル成
分を除去し、安定したVCO発振周波数を得ることができ
るAFC回路を提供することを目的とする。
分を除去し、安定したVCO発振周波数を得ることができ
るAFC回路を提供することを目的とする。
[発明の構成] (課題を解決するための手段) 上記目的を達成するためにこの発明は、基準パルス信
号に同期して発振出力パルス信号をカウンタすることに
より、発振出力パルス信号の分周出力とほぼ同じパルス
幅を有するパルス信号を出力する手段と、 上記基準パルス信号に同期して所定期間に上記パルス
信号と上記分周出力を掛算し、上記パルス信号の位相が
上記分周出力の位相より進んでいるとき、その位相差に
応じたパルス幅を有するパルス信号を出力する手段と、 上記基準パルス信号に同期して所定期間に上記パルス
信号と上記分周出力を掛算し、上記パルス信号の位相が
上記分周出力の位相より遅れているとき、その位相差に
応じたパルス幅を有するパルス信号を出力する手段と、 上記位相差を示す2つのパルス信号に従って、発振周
波数を制御する手段とを設けるようにしたものである。
号に同期して発振出力パルス信号をカウンタすることに
より、発振出力パルス信号の分周出力とほぼ同じパルス
幅を有するパルス信号を出力する手段と、 上記基準パルス信号に同期して所定期間に上記パルス
信号と上記分周出力を掛算し、上記パルス信号の位相が
上記分周出力の位相より進んでいるとき、その位相差に
応じたパルス幅を有するパルス信号を出力する手段と、 上記基準パルス信号に同期して所定期間に上記パルス
信号と上記分周出力を掛算し、上記パルス信号の位相が
上記分周出力の位相より遅れているとき、その位相差に
応じたパルス幅を有するパルス信号を出力する手段と、 上記位相差を示す2つのパルス信号に従って、発振周
波数を制御する手段とを設けるようにしたものである。
(作用) 上記構成によれば、AFCがロック状態では、上記分周
出力と上記基準パルス信号に同期したパルス信号とのエ
ッジの位相が合い、上記位相差を示す2つのパルス信号
のいずれも出力されない。したがって、このAFCがロッ
クした状態では、VCOの制御電圧にリップル成分が生じ
ることがなく、全体的に周波数が安定した発振出力パル
ス信号を得ることができる。
出力と上記基準パルス信号に同期したパルス信号とのエ
ッジの位相が合い、上記位相差を示す2つのパルス信号
のいずれも出力されない。したがって、このAFCがロッ
クした状態では、VCOの制御電圧にリップル成分が生じ
ることがなく、全体的に周波数が安定した発振出力パル
ス信号を得ることができる。
(実施例) 以下、図面を参照しながらこの発明の一実施例の詳細
に説明する。
に説明する。
第1図は、この発明の一実施例の構成を示す回路図で
ある。なお、第1図において、先の第1図とほぼ同一部
には、同一符号を付し、詳細な説明を省略する。
ある。なお、第1図において、先の第1図とほぼ同一部
には、同一符号を付し、詳細な説明を省略する。
先の第3図のAFC回路は、フィルタの充電と放電の比
率を変えることにより、発振周波数を制御するものであ
った。これに対し、この実施例は、位相がずれている場
合は充電あるいは放電のみを行い、AFCがロックした状
態では充電および放電のいずれも行わないようにしたも
のである。
率を変えることにより、発振周波数を制御するものであ
った。これに対し、この実施例は、位相がずれている場
合は充電あるいは放電のみを行い、AFCがロックした状
態では充電および放電のいずれも行わないようにしたも
のである。
また、この実施例では、水平同期信号が無くなった場
合にこれを検出し、位相比較を行わないようにする回路
も有する。
合にこれを検出し、位相比較を行わないようにする回路
も有する。
第1図において、複合同期信号から等価パルスを除去
するための構成は先の第3図と同じである。したがっ
て、以下の説明では、AFCループの構成および動作を中
心に第2図のタイミングチャートを参照しながらら説明
する。
するための構成は先の第3図と同じである。したがっ
て、以下の説明では、AFCループの構成および動作を中
心に第2図のタイミングチャートを参照しながらら説明
する。
入力端子11に複合同期信号aが供給されると、先の第
3図の回路と同様に、Dフリップフロップ回路21のQ出
力端子に、水平同期信号の立下がりタイミングに同期し
たトリガパルスbが得られる。このトリガパルスbによ
り、カウンタ23のリセットが行われる。カウンタ34の計
数部分は、先の第3図のカウンタ23と同一であるが、デ
コード部分が変更されており、出力が3個となってい
る。また、このカウンタ34は、トリガパルス信号bでリ
セットされない場合は、カウンタ20とほぼ同じ分周動作
を行うようになっている。このカウンタ34の出力は、先
の第3図のカウンタ23の出力cと同様に、水平同期信号
の立上がりタイミングから一定期間だけローレベルとな
るパルス信号である。出力dは、カウンタ34がトリガパ
ルス信号bによりリセットされた後、発振出力パルス信
号を約N/2カウントした後、つまり、水平同期信号の立
上がりタイミングから約(1/2)TH経過したタイミング
で出力されるトリガパルス信号である。また、出力e
は、カウンタ34がトリガパルス信号bによりリセットさ
れた後、発振出力パルス信号を約(N/4)カウントした
タイミングから約(3/4)Nカウントするタイミングま
で、つまり、水平同期信号の立上がりタイミングより約
(1/4)TH経過後のタイミングから約(3/4)TH経過後の
タイミングまでローレベルとなるように設定されたパル
ス信号である。このようにすると、f0=NfH付近でVCO19
が発振していれば、水平同期信号の立上がりタイミング
の前後約±(1/4)THの期間、出力eはハイレベルとな
る。
3図の回路と同様に、Dフリップフロップ回路21のQ出
力端子に、水平同期信号の立下がりタイミングに同期し
たトリガパルスbが得られる。このトリガパルスbによ
り、カウンタ23のリセットが行われる。カウンタ34の計
数部分は、先の第3図のカウンタ23と同一であるが、デ
コード部分が変更されており、出力が3個となってい
る。また、このカウンタ34は、トリガパルス信号bでリ
セットされない場合は、カウンタ20とほぼ同じ分周動作
を行うようになっている。このカウンタ34の出力は、先
の第3図のカウンタ23の出力cと同様に、水平同期信号
の立上がりタイミングから一定期間だけローレベルとな
るパルス信号である。出力dは、カウンタ34がトリガパ
ルス信号bによりリセットされた後、発振出力パルス信
号を約N/2カウントした後、つまり、水平同期信号の立
上がりタイミングから約(1/2)TH経過したタイミング
で出力されるトリガパルス信号である。また、出力e
は、カウンタ34がトリガパルス信号bによりリセットさ
れた後、発振出力パルス信号を約(N/4)カウントした
タイミングから約(3/4)Nカウントするタイミングま
で、つまり、水平同期信号の立上がりタイミングより約
(1/4)TH経過後のタイミングから約(3/4)TH経過後の
タイミングまでローレベルとなるように設定されたパル
ス信号である。このようにすると、f0=NfH付近でVCO19
が発振していれば、水平同期信号の立上がりタイミング
の前後約±(1/4)THの期間、出力eはハイレベルとな
る。
RSフリップフロップ回路35は、カウンタ23の出力dで
セットされ、Dフリップフロップ回路の出力bでリセッ
トされる。これにより、RSフリップフロップ回路34のQ
出力fは、水平同期信号の前縁で立ち下がり、かつ、カ
ウンタ20の出力hと同じパルス幅を持つパルス信号とな
る。
セットされ、Dフリップフロップ回路の出力bでリセッ
トされる。これにより、RSフリップフロップ回路34のQ
出力fは、水平同期信号の前縁で立ち下がり、かつ、カ
ウンタ20の出力hと同じパルス幅を持つパルス信号とな
る。
このRSフリップフロップ回路34のQ出力は、Dフリッ
プフロップ回路35のD入力端子に供給される。このDフ
リップフロップ回路35の▲▼入力端子には、カウン
タ23の出力eが供給される。これにより、Dフリップフ
ロップ回路35のQ出力gは、通常は、ハイレベルとな
る。
プフロップ回路35のD入力端子に供給される。このDフ
リップフロップ回路35の▲▼入力端子には、カウン
タ23の出力eが供給される。これにより、Dフリップフ
ロップ回路35のQ出力gは、通常は、ハイレベルとな
る。
カウンタ20は、第3図と同様、VCO19の発振出力パル
ス信号を1/Nに分周する。この分周出力はhのようにな
る。この出力hと上記出力e,f,gとをアンド回路31,32,3
3で論理演算することにより、水平同期信号とVCO19の発
振出力信号との位相比較がなされる。アンド回路32の出
力jは、論理積(f・h・e・g)で表わされる。アン
ド回路33の出力kは、論理積(・・e・g)で表わ
される。すなわち、出力jは、出力f,hがハイレベルで
あることを検出し、出力kは、出力f,hがローレベルで
あることを検出するもので、この場合、出力eは、水平
同期信号の前縁の前後約±(1/4)THの期間を見るため
のゲートパルスとして使われる。
ス信号を1/Nに分周する。この分周出力はhのようにな
る。この出力hと上記出力e,f,gとをアンド回路31,32,3
3で論理演算することにより、水平同期信号とVCO19の発
振出力信号との位相比較がなされる。アンド回路32の出
力jは、論理積(f・h・e・g)で表わされる。アン
ド回路33の出力kは、論理積(・・e・g)で表わ
される。すなわち、出力jは、出力f,hがハイレベルで
あることを検出し、出力kは、出力f,hがローレベルで
あることを検出するもので、この場合、出力eは、水平
同期信号の前縁の前後約±(1/4)THの期間を見るため
のゲートパルスとして使われる。
今、カウンタ20の出力hの位相が第5図の実線のよう
になっているときは、出力j,kともローレベルにある。
また、スイッチ回路15は中立状態にあり、フィルタ16は
ホールド状態にある。これにより、VCO19の制御電圧Vc
は一定となる。すなわち、この状態では、AFCがロック
しており、VCO19の発振周波数f0は、f0=NfHを満たすよ
うになっている。
になっているときは、出力j,kともローレベルにある。
また、スイッチ回路15は中立状態にあり、フィルタ16は
ホールド状態にある。これにより、VCO19の制御電圧Vc
は一定となる。すなわち、この状態では、AFCがロック
しており、VCO19の発振周波数f0は、f0=NfHを満たすよ
うになっている。
これに対し、VCO19の発振が乱されてカウンタ20の出
力hの位相が第2図の一点鎖線のように進んだとする
と、アンド回路32の出力jは、一点鎖線のようになる。
このとき、スイッチ回路15は定電流源18をフィルタ16に
接続し、このフィルタ16の放電を行う。これにより、VC
O19の制御電圧Vcが下げられる。一方、カウンタ20の出
力hの位相が第2図の破線のように遅れた場合には、今
度は、アンド回路33の出力kが破線のようになり、スイ
ッチ回路15が定電流源17をフィルタ16に接続し、このフ
ィルタ16の充電を行う。これにより、VCO19の制御電圧V
cを上げられる。この制御電圧Vcにより、VCO19の発振周
波数f0が制御され、カウンタ20の出力hの位相が第2図
の実線の位置(水平同期信号の前縁)で収束するように
AFCループで働く。
力hの位相が第2図の一点鎖線のように進んだとする
と、アンド回路32の出力jは、一点鎖線のようになる。
このとき、スイッチ回路15は定電流源18をフィルタ16に
接続し、このフィルタ16の放電を行う。これにより、VC
O19の制御電圧Vcが下げられる。一方、カウンタ20の出
力hの位相が第2図の破線のように遅れた場合には、今
度は、アンド回路33の出力kが破線のようになり、スイ
ッチ回路15が定電流源17をフィルタ16に接続し、このフ
ィルタ16の充電を行う。これにより、VCO19の制御電圧V
cを上げられる。この制御電圧Vcにより、VCO19の発振周
波数f0が制御され、カウンタ20の出力hの位相が第2図
の実線の位置(水平同期信号の前縁)で収束するように
AFCループで働く。
第2図からわかるように、VCO19の制御電圧Vcは、次
の水平同期信号がくるまでの間一定であり、VCO19の発
振周波数f0も一定に保たれる。したがって、AFCがロッ
クしているときには、VCO19の発振周波数f0は、f0=NfH
を満足する。このVCO19の発振出力信号を(1/8)分周し
て得られる低域変換色服搬送波の周波数も、(1/8)NfH
に保たれる。
の水平同期信号がくるまでの間一定であり、VCO19の発
振周波数f0も一定に保たれる。したがって、AFCがロッ
クしているときには、VCO19の発振周波数f0は、f0=NfH
を満足する。このVCO19の発振出力信号を(1/8)分周し
て得られる低域変換色服搬送波の周波数も、(1/8)NfH
に保たれる。
次に、水平同期信号がなんらかの原因で無くなった場
合の動作について説明する。
合の動作について説明する。
第2図の複合同期信号aに破線で示すように水平同期
信号が無くなった場合、このパルスを基に作られるトリ
ガパルスbも無くなり、RSフリップフロップ回路34がリ
セットされない。これにより、RSフリップフロップ回路
34のQ出力fは、次の水平同期信号がくるまで、ハイレ
ベルに保たれる。したがって、カウンタ23の出力eをク
ロックするとDフリップフロップ回路35のQ出力gは、
出力eの立下がりタイミングでローレベルとなり、次
に、出力eが立ち下がるまで、ローレベルを維持する。
この間、水平同期信号が無くなった最初の(1/4)Tcだ
けアンド回路32の出力jはハイレベルとなるが、その後
は、アンド回路32,33の出力j,kともに、ローレベルとな
り、位相比較は行われない。これにより、VCO19の制御
電圧Vcがホールド状態となる。
信号が無くなった場合、このパルスを基に作られるトリ
ガパルスbも無くなり、RSフリップフロップ回路34がリ
セットされない。これにより、RSフリップフロップ回路
34のQ出力fは、次の水平同期信号がくるまで、ハイレ
ベルに保たれる。したがって、カウンタ23の出力eをク
ロックするとDフリップフロップ回路35のQ出力gは、
出力eの立下がりタイミングでローレベルとなり、次
に、出力eが立ち下がるまで、ローレベルを維持する。
この間、水平同期信号が無くなった最初の(1/4)Tcだ
けアンド回路32の出力jはハイレベルとなるが、その後
は、アンド回路32,33の出力j,kともに、ローレベルとな
り、位相比較は行われない。これにより、VCO19の制御
電圧Vcがホールド状態となる。
このように、第1図の回路では、水平同期信号が無く
なったときには、検波出力が出ないようにすることによ
り、VCO19の発振周波数f0が所定の周波数から大きくは
ずれないようにしている。
なったときには、検波出力が出ないようにすることによ
り、VCO19の発振周波数f0が所定の周波数から大きくは
ずれないようにしている。
以上詳述したようにこの実施例は、カウンタ23とRSフ
リップフロップ回路34によって、水平同期信号に同期
し、かつカウンタ20の出力hとパルス幅がほぼ同じパル
ス信号fを作り、このパルス信号fとカウンタ20の出力
hをパルス信号eで規定される所定期間にアンド回路1
3,14で掛算し、パルス信号fに対するパルス信号hの位
相の進み量を示すパルス幅を有するパルス信号jと位相
と遅れ量を示すパルス幅を有するパルス信号kを出力
し、これらに従って、発振周波数f0を制御するようにし
たものである。
リップフロップ回路34によって、水平同期信号に同期
し、かつカウンタ20の出力hとパルス幅がほぼ同じパル
ス信号fを作り、このパルス信号fとカウンタ20の出力
hをパルス信号eで規定される所定期間にアンド回路1
3,14で掛算し、パルス信号fに対するパルス信号hの位
相の進み量を示すパルス幅を有するパルス信号jと位相
と遅れ量を示すパルス幅を有するパルス信号kを出力
し、これらに従って、発振周波数f0を制御するようにし
たものである。
このような構成によれば、パルス信号hの位相がパル
ス信号fの位相より進んでいれば、パルス信号jのみが
出力され、逆に遅れていればパルス信号kのみが出力さ
れる。そして、パルス信号f,hの位相が合っていれば、
パルス信号j,kのいずれも出力されない。したがって、
この実施例によれば、AFCがロックした状態において、V
CO19の制御電圧Vcにリップル成分が含まれることがな
く、色相ずれの発生を防止することができる。
ス信号fの位相より進んでいれば、パルス信号jのみが
出力され、逆に遅れていればパルス信号kのみが出力さ
れる。そして、パルス信号f,hの位相が合っていれば、
パルス信号j,kのいずれも出力されない。したがって、
この実施例によれば、AFCがロックした状態において、V
CO19の制御電圧Vcにリップル成分が含まれることがな
く、色相ずれの発生を防止することができる。
また、この実施例は、水平同期信号が存在しないと
き、位相比較のための掛算処理を禁止するようにしたの
で、水平同期信号が存在しないとき、VCO19の発振出力
周波数f0が所定の周波数から大きくずれるのを防止する
ことができる。
き、位相比較のための掛算処理を禁止するようにしたの
で、水平同期信号が存在しないとき、VCO19の発振出力
周波数f0が所定の周波数から大きくずれるのを防止する
ことができる。
なお、この発明は、水平同期信号に同期した地域変換
色副搬送波を得るAFC回路以外にも適用可能なことは勿
論である。
色副搬送波を得るAFC回路以外にも適用可能なことは勿
論である。
この他にも、発明の要旨を逸脱しない範囲で種々様々
変形実施可能なことは勿論である。
変形実施可能なことは勿論である。
[発明の効果] 以上述べたようにこの発明によれば、色むらの原因と
なるAFCロック時のVCO制御電圧のリップル成分を無くす
ことができるため、周波数が正確、かつ、安定な低域変
換色副搬送波を得ることができる。
なるAFCロック時のVCO制御電圧のリップル成分を無くす
ことができるため、周波数が正確、かつ、安定な低域変
換色副搬送波を得ることができる。
第1図はこの発明の一実施例の構成を示す回路図、第2
図は第1図の動作を説明するためのタイミングチャー
ト、第3図は従来のAFC回路の構成を示す回路図、第4
図は第3図の動作を説明するためのタイミングチャー
ト、第5図は第4図の一部を拡大して示す信号波形図で
ある。 11……入力端子、15……スイッチ回路、16……フィル
タ、17,18……定電流源、19……VCO、20……カウンタ、
21……Dフリップフロップ回路、22……遅延回路、24…
…分周回路、31,32,33……アンド回路、34……カウン
タ、35……RSフリップフロップ回路、36……Dフリップ
フロップ回路。
図は第1図の動作を説明するためのタイミングチャー
ト、第3図は従来のAFC回路の構成を示す回路図、第4
図は第3図の動作を説明するためのタイミングチャー
ト、第5図は第4図の一部を拡大して示す信号波形図で
ある。 11……入力端子、15……スイッチ回路、16……フィル
タ、17,18……定電流源、19……VCO、20……カウンタ、
21……Dフリップフロップ回路、22……遅延回路、24…
…分周回路、31,32,33……アンド回路、34……カウン
タ、35……RSフリップフロップ回路、36……Dフリップ
フロップ回路。
Claims (1)
- 【請求項1】基準パルス信号と発振出力パルス信号を分
周した信号との位相差に応じて上記発振パルス信号の周
波数を制御することにより、上記発振出力パルス信号を
分周した信号を上記基準パルス信号に位相同期させる自
動周波数制御回路において、 上記発振出力パルス信号を出力する電圧制御発振手段
と、 この電圧制御発振手段の発振出力パルス信号を分周し、
上記基準パルス信号と同じ周波数の第1のパルス信号を
出力する分周手段と、 上記基準パルス信号に同期して上記発振出力パルス信号
をカウントすることにより、上記分周手段から出力され
る上記パルス信号とパルス幅がほぼ同じ第2のパルス信
号を出力するパルス発生手段と、 上記基準パルス信号に同期して所定期間に上記第1のパ
ルス信号と上記第2のパルス信号とを掛算し、上記第1
のパルス信号の位相が上記第2のパルス信号の位相より
位相が進んでいるとき、その位相差に応じたパルス幅を
持つ第3のパルス信号を出力する第1の掛算手段と、 上記基準パルス信号に同期して所定期間に上記第1のパ
ルス信号と上記第2のパルス信号とを掛算し、上記第1
のパルス信号の位相が上記第2のパルス信号の位相より
遅れているとき、その位相差に応じたパルス幅を持つ第
4のパルス信号を出力する第2の掛算手段と、 上記第3のパルス信号あるいは上記第4のパルス信号の
パルス幅に対応した制御電圧に従って、上記電圧制御発
振手段の発振周波数を制御する周波数制御手段とを具備
したことを特徴とする自動周波数制御回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63078764A JP2635667B2 (ja) | 1988-03-31 | 1988-03-31 | 自動周波数制御回路 |
EP89105541A EP0335370B1 (en) | 1988-03-31 | 1989-03-29 | Automatic frequency control circuit |
DE8989105541T DE68903855T2 (de) | 1988-03-31 | 1989-03-29 | Automatische frequenzabstimmungsschaltung. |
US07/330,292 US4908582A (en) | 1988-03-31 | 1989-03-29 | AFC circuit for producing a ripple-free oscillator control voltage |
KR1019890004298A KR920009012B1 (ko) | 1988-03-31 | 1989-03-31 | 자동주파수 제어회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63078764A JP2635667B2 (ja) | 1988-03-31 | 1988-03-31 | 自動周波数制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01251988A JPH01251988A (ja) | 1989-10-06 |
JP2635667B2 true JP2635667B2 (ja) | 1997-07-30 |
Family
ID=13670969
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63078764A Expired - Lifetime JP2635667B2 (ja) | 1988-03-31 | 1988-03-31 | 自動周波数制御回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4908582A (ja) |
EP (1) | EP0335370B1 (ja) |
JP (1) | JP2635667B2 (ja) |
KR (1) | KR920009012B1 (ja) |
DE (1) | DE68903855T2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0520558A1 (en) * | 1991-06-27 | 1992-12-30 | Koninklijke Philips Electronics N.V. | Phase locked loop and digital phase comparator for use in a phase-locked loop |
US5168245A (en) * | 1991-10-30 | 1992-12-01 | International Business Machines Corporation | Monolithic digital phaselock loop circuit having an expanded pull-in range |
CN1037563C (zh) * | 1993-04-20 | 1998-02-25 | Rca汤姆森许可公司 | 具有在交替周期内进行误差测量和校正的锁相环 |
KR0164074B1 (ko) * | 1995-12-29 | 1998-12-15 | 김주용 | 전원공급장치의 동작 제어회로 |
US6380980B1 (en) * | 1997-08-25 | 2002-04-30 | Intel Corporation | Method and apparatus for recovering video color subcarrier signal |
US6373302B1 (en) | 2000-03-23 | 2002-04-16 | Cypress Semiconductor Corp. | Phase alignment system |
US6351168B1 (en) * | 2000-03-23 | 2002-02-26 | Cypress Semiconductor Corp. | Phase alignment system |
US6690224B1 (en) | 2001-06-27 | 2004-02-10 | Cypress Semiconductor Corp. | Architecture of a PLL with dynamic frequency control on a PLD |
US7893772B1 (en) | 2007-12-03 | 2011-02-22 | Cypress Semiconductor Corporation | System and method of loading a programmable counter |
US7940202B1 (en) | 2008-07-31 | 2011-05-10 | Cypress Semiconductor Corporation | Clocking analog components operating in a digital system |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2194075B1 (ja) * | 1972-07-27 | 1976-08-13 | Materiel Telephonique | |
JPS5661833A (en) * | 1979-10-25 | 1981-05-27 | Nec Corp | Phase synchronous oscillating circuit |
JPS58191573A (ja) * | 1982-05-06 | 1983-11-08 | Victor Co Of Japan Ltd | 水平走査周波数逓倍回路 |
JPS6133575U (ja) * | 1984-07-28 | 1986-02-28 | ソニー株式会社 | クロツク形成回路 |
-
1988
- 1988-03-31 JP JP63078764A patent/JP2635667B2/ja not_active Expired - Lifetime
-
1989
- 1989-03-29 US US07/330,292 patent/US4908582A/en not_active Expired - Lifetime
- 1989-03-29 DE DE8989105541T patent/DE68903855T2/de not_active Expired - Lifetime
- 1989-03-29 EP EP89105541A patent/EP0335370B1/en not_active Expired - Lifetime
- 1989-03-31 KR KR1019890004298A patent/KR920009012B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR920009012B1 (ko) | 1992-10-12 |
EP0335370B1 (en) | 1992-12-16 |
KR890015594A (ko) | 1989-10-30 |
EP0335370A2 (en) | 1989-10-04 |
JPH01251988A (ja) | 1989-10-06 |
EP0335370A3 (en) | 1989-12-13 |
DE68903855D1 (de) | 1993-01-28 |
DE68903855T2 (de) | 1993-04-22 |
US4908582A (en) | 1990-03-13 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |