JPH01251988A - 自動周波数制御回路 - Google Patents
自動周波数制御回路Info
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- JPH01251988A JPH01251988A JP63078764A JP7876488A JPH01251988A JP H01251988 A JPH01251988 A JP H01251988A JP 63078764 A JP63078764 A JP 63078764A JP 7876488 A JP7876488 A JP 7876488A JP H01251988 A JPH01251988 A JP H01251988A
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- 239000002131 composite material Substances 0.000 description 11
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- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 230000007935 neutral effect Effects 0.000 description 2
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/50—Tuning indicators; Automatic tuning control
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、例えば、ビデオテーブレコーダ（以下ＶＴ
Ｒと記す）のテレビジョン信号の水平同期信号に位相同
期した低域変換色副搬送波を得るのに好適な自動周波数
制御回路（以下、ＡＦＣ回路と記す）に関する。
Ｒと記す）のテレビジョン信号の水平同期信号に位相同
期した低域変換色副搬送波を得るのに好適な自動周波数
制御回路（以下、ＡＦＣ回路と記す）に関する。
（従来の技術）
一般に、ＶＴＲにおいては、色副搬送波は低域に変換さ
れて記録、再生される。この場合、テレビジョン信号の
水平同期信号に正確に同期した色副搬送波を得るために
、ＡＦＣ回路が用いられる。このＡＦＣ回路は、−ａに
、テレビジョン信号の水平同期信号（周波数ｆｏ）と電
圧制御発振回路（以下、ＶＣＯと記す）の発振出力信号
〈周波数ｆｏ）をＮ（Ｎは正の整数）分周した信号とを
位相比較し、ｆ（１＝’ＮｆｕとなるようにＶＣＯの発
振動作を制御することにより、ＡＦＣループを構成する
ようになっている。
れて記録、再生される。この場合、テレビジョン信号の
水平同期信号に正確に同期した色副搬送波を得るために
、ＡＦＣ回路が用いられる。このＡＦＣ回路は、−ａに
、テレビジョン信号の水平同期信号（周波数ｆｏ）と電
圧制御発振回路（以下、ＶＣＯと記す）の発振出力信号
〈周波数ｆｏ）をＮ（Ｎは正の整数）分周した信号とを
位相比較し、ｆ（１＝’ＮｆｕとなるようにＶＣＯの発
振動作を制御することにより、ＡＦＣループを構成する
ようになっている。
従来のＡＦＣ回路を第３図に示す。
この第３図に示すＡＦＣ回路は、デジタル回路として構
成されたものである。また、このＡＦＣ回路は、ＡＦＣ
ループの他゛に、複合同期信号から等価パルスを取り除
く回路も有する。
成されたものである。また、このＡＦＣ回路は、ＡＦＣ
ループの他゛に、複合同期信号から等価パルスを取り除
く回路も有する。
この第３図において、まず、ＡＰＣループの構成につい
て説明する。
て説明する。
このＡＰＣループは、入力端子１１に供給される複合同
期信号の水平同期信号とＶＣＯｌ９の発振出力パルス信
号とを論理演算することにより、両者の位相比較を行う
アンド回路１２，１３゜１４と、この位相比較結果に従
って、接続状態が切り換えられるスイッチ回路１５と、
このスイッチ回路１５の接続状態に従って充放電がＭｇ
４されるフィルタ１６と、このフィルタ１６の充電用の
電流＋Ｉ口を出力する定電流源１７と、同じく放電用の
電流−１，を出力する定電流源１８と、フィルタ１６の
両端電圧によって発振周波数ｆ、が制御されるＶＣＯｌ
９と、このＶＣＯｌ９の発振出力パルス信号をＮ分周し
、上記位相比較回路に供給するカウンタ２０を有する。
期信号の水平同期信号とＶＣＯｌ９の発振出力パルス信
号とを論理演算することにより、両者の位相比較を行う
アンド回路１２，１３゜１４と、この位相比較結果に従
って、接続状態が切り換えられるスイッチ回路１５と、
このスイッチ回路１５の接続状態に従って充放電がＭｇ
４されるフィルタ１６と、このフィルタ１６の充電用の
電流＋Ｉ口を出力する定電流源１７と、同じく放電用の
電流−１，を出力する定電流源１８と、フィルタ１６の
両端電圧によって発振周波数ｆ、が制御されるＶＣＯｌ
９と、このＶＣＯｌ９の発振出力パルス信号をＮ分周し
、上記位相比較回路に供給するカウンタ２０を有する。
次に、入力端子１１に供給される複合同期信号から等価
パルスを除く回路について説明する。この回路は、入力
端子１１に供給される複合同期信号のパルスの立上がり
エツジに同期したトリガパルス信号を発生するＤフリッ
プフロッ１回路２１および遅延回路２２と、この回路が
水平同期周期Ｔ、の１／２の周期で存在する等価パルス
によって動作することがないようにするためのマスクパ
ルス信号を出力するカウンタ２３を有する。
パルスを除く回路について説明する。この回路は、入力
端子１１に供給される複合同期信号のパルスの立上がり
エツジに同期したトリガパルス信号を発生するＤフリッ
プフロッ１回路２１および遅延回路２２と、この回路が
水平同期周期Ｔ、の１／２の周期で存在する等価パルス
によって動作することがないようにするためのマスクパ
ルス信号を出力するカウンタ２３を有する。
上記構成のＡＦＣ回路の動作を第４図のタイミングチャ
ートを参照しながら、さらに、詳細に説明する。
ートを参照しながら、さらに、詳細に説明する。
第４図において、ａは複合同期信号で、この複合同期信
号ａには、周期Ｔｌｌ水平同期信号の他に等価パルスも
含まれる。この等価パルスを除去しないと、ＡＰ、Ｃ動
作が誤動作してしまう。
号ａには、周期Ｔｌｌ水平同期信号の他に等価パルスも
含まれる。この等価パルスを除去しないと、ＡＰ、Ｃ動
作が誤動作してしまう。
そこで、水平同期信号が入力されてからある一定の期間
（ここでは、約（３／ ４ ） Ｔｏ ） 、ＶＣＯｌ
９の発振出力パルス信号をカウントクロックとするカウ
ンタ２３の出力Ｃをローレベルにすることにより、Ｄフ
リップフロッ１回路２１のＱ出力すがハイレベル（Ｈ）
とならないように、複合同期信号ａをマスクする。これ
により、Ｄフリツブフロ１プ回路２１からは、水平同期
信号に同期したトリガパルス１３号すのみが得られる。
（ここでは、約（３／ ４ ） Ｔｏ ） 、ＶＣＯｌ
９の発振出力パルス信号をカウントクロックとするカウ
ンタ２３の出力Ｃをローレベルにすることにより、Ｄフ
リップフロッ１回路２１のＱ出力すがハイレベル（Ｈ）
とならないように、複合同期信号ａをマスクする。これ
により、Ｄフリツブフロ１プ回路２１からは、水平同期
信号に同期したトリガパルス１３号すのみが得られる。
このトリガパルス信号すにより、カウンタ２３がリセッ
トされる。これにより、カウンタ２３は、水平同期信号
の立ち上がりタイミングでカウント値が０となり、以後
、ＶＣＯｌ９の発振出力信号をカウントする。
トされる。これにより、カウンタ２３は、水平同期信号
の立ち上がりタイミングでカウント値が０となり、以後
、ＶＣＯｌ９の発振出力信号をカウントする。
詳細は後述するが、ＶＣＯｌ ９の発振周波数ｆ口は、
ＡＦＣが口・ンクしていれば、ｆ６＝ＮｆＮ置と一定な
ので、カウンタ２３のカウント出力Ｃとして一定のパル
ス信号が得られる。このカウンタ２３からは、さらに、
水平同期信号の立ち上がりタイミングで立上がり、水平
周期信号のパルス幅Ｔｗｏよりはパルス幅が広いパルス
信号ｉが出力される。そして、アンド回路１２でパルス
信号ｉと複合同期信号ａとの論理積（ａ−ｉ）をとるこ
とにより、ＡＦＣの基準信号となる水平同期信号。
ＡＦＣが口・ンクしていれば、ｆ６＝ＮｆＮ置と一定な
ので、カウンタ２３のカウント出力Ｃとして一定のパル
ス信号が得られる。このカウンタ２３からは、さらに、
水平同期信号の立ち上がりタイミングで立上がり、水平
周期信号のパルス幅Ｔｗｏよりはパルス幅が広いパルス
信号ｉが出力される。そして、アンド回路１２でパルス
信号ｉと複合同期信号ａとの論理積（ａ−ｉ）をとるこ
とにより、ＡＦＣの基準信号となる水平同期信号。
ｅを得る。
カウンタ２０は、ＶＣＯｌ９の発振出力パルス信号を１
／Ｈに分周することにより、水平同期信号と同ヒ層波数
のパルス信号りを出力する。この分周出力パルス信号り
と上記水平同期信号２とを掛算するアンド回路１３の出
力ｊは、論理積（ａ−ｉ−ｈ）で表わされ、カウンタ２
０の出力りの位相が進むと、パルス幅が広くなり、逆に
出力りの位相が遅れると、パルス幅が狭くなる。また、
アンド回路１４の出力には、論理積（ａ−ｉ・π）で表
わされ、アンド回路１３の出力ｊとは反対に、カウンタ
２０のカウント出力りの位相が進むとパルス幅が狭くな
り、遅れると広くなる。
／Ｈに分周することにより、水平同期信号と同ヒ層波数
のパルス信号りを出力する。この分周出力パルス信号り
と上記水平同期信号２とを掛算するアンド回路１３の出
力ｊは、論理積（ａ−ｉ−ｈ）で表わされ、カウンタ２
０の出力りの位相が進むと、パルス幅が広くなり、逆に
出力りの位相が遅れると、パルス幅が狭くなる。また、
アンド回路１４の出力には、論理積（ａ−ｉ・π）で表
わされ、アンド回路１３の出力ｊとは反対に、カウンタ
２０のカウント出力りの位相が進むとパルス幅が狭くな
り、遅れると広くなる。
アンド回路１３．１４の出力Ｊ、ｋによりスイッチ回路
１５を制御してフィルタ１６の充放電およびホールドの
制御を行う、すなわち、アンド回路１３の出力ｊがハイ
レベルのとき、スイッチ回路１５は、定電流源１８をフ
ィルタ１６に接続し、このフィルタ１６の放電を行う、
これにより、ＶＣＯ１９の制御電圧Ｖｃが下げられる。
１５を制御してフィルタ１６の充放電およびホールドの
制御を行う、すなわち、アンド回路１３の出力ｊがハイ
レベルのとき、スイッチ回路１５は、定電流源１８をフ
ィルタ１６に接続し、このフィルタ１６の放電を行う、
これにより、ＶＣＯ１９の制御電圧Ｖｃが下げられる。
アンド回路１４の出力ｋがハイレベルのときは、スイッ
チ回路１５は、定を流源１７をフィルタ１６に接続し、
このフィルタ１６の充電を行う、これにより、ＶＣＯ１
９の制御電圧Ｖｃが上げられる。アンド回路１３．１４
の出力Ｊ、ｋがいずれもローレベルのときは、スイッチ
回路１５は中立となり、制御電圧Ｖｃはホールドされる
。
チ回路１５は、定を流源１７をフィルタ１６に接続し、
このフィルタ１６の充電を行う、これにより、ＶＣＯ１
９の制御電圧Ｖｃが上げられる。アンド回路１３．１４
の出力Ｊ、ｋがいずれもローレベルのときは、スイッチ
回路１５は中立となり、制御電圧Ｖｃはホールドされる
。
すなわち、カウンタ２０の出力りの立下がりタイミング
が水平同期信号ｇ（ａ・１）のパルスの真中にきたとき
、アンド回路１３．１４の出力ｊ。
が水平同期信号ｇ（ａ・１）のパルスの真中にきたとき
、アンド回路１３．１４の出力ｊ。
ｋのパルス幅が等しくなる。これにより、フィルタ１６
の充電時間と放電時間が等しくなり、その両端電圧Ｖｃ
が一定となる。この状態で、ｖＣ０１９の発振周波数ｆ
、は、Ｎｆ、にロックされる。
の充電時間と放電時間が等しくなり、その両端電圧Ｖｃ
が一定となる。この状態で、ｖＣ０１９の発振周波数ｆ
、は、Ｎｆ、にロックされる。
この発振出力信号を分周回路２４で（１／８）分周すれ
ば、水平同期信号に同期した低域変換色副搬送波が得ら
れる。
ば、水平同期信号に同期した低域変換色副搬送波が得ら
れる。
以上従来のＡＦＣ回路の構成を説明したが、このＡＦＣ
回路の場合、フィルタ１６の充電時間と放電時間の比率
を変えることにより引込み動作を行うものであるため１
、第４図の波形からも明らかなように、ＡＦＣがロック
した状態でも、制御電圧Ｖｃに位相検波期間（Ｔ％ｄＨ
の期間）リップル成分が現われる。このリップル成分を
拡大すると、第５図のような波形となる（但し、これは
、フィルタ１６がラグリード構成の場合である）。
回路の場合、フィルタ１６の充電時間と放電時間の比率
を変えることにより引込み動作を行うものであるため１
、第４図の波形からも明らかなように、ＡＦＣがロック
した状態でも、制御電圧Ｖｃに位相検波期間（Ｔ％ｄＨ
の期間）リップル成分が現われる。このリップル成分を
拡大すると、第５図のような波形となる（但し、これは
、フィルタ１６がラグリード構成の場合である）。
すなわち、制御電圧Ｖｃの平均値に対するｖＣＯ１９の
発振周波数ｆＯがｆｏ ＝Ｎｆｏなる関係を満たすよう
にＡＦＣがロックするために、瞬時のＶＣＯ１９の発振
周波数ｆ、は、必ずしもｊ’６＝Ｎｆｏの関係を満足し
ない、この場合、特に、映像信号部のバースト位置当り
の周波数ずれが大きくなり、大きな色相ずれを招いてし
まう。
発振周波数ｆＯがｆｏ ＝Ｎｆｏなる関係を満たすよう
にＡＦＣがロックするために、瞬時のＶＣＯ１９の発振
周波数ｆ、は、必ずしもｊ’６＝Ｎｆｏの関係を満足し
ない、この場合、特に、映像信号部のバースト位置当り
の周波数ずれが大きくなり、大きな色相ずれを招いてし
まう。
なお、フィルタ１６の値を適当に選べば、映像信号部で
の制御電圧Ｖｃを一定にすることができるが、このよう
にすると、今度はｆ６＝Ｎｆｕの関係を満足することが
できなくなってしまう。
の制御電圧Ｖｃを一定にすることができるが、このよう
にすると、今度はｆ６＝Ｎｆｕの関係を満足することが
できなくなってしまう。
（発明が解決しようとする課題）
以上述べたように従来のＡＦＣｕ路においては、ＡＦＣ
がロックした状態でも、ｖＣＯの制御電圧がリップル成
分を持つため、平均すれば、ｆＨ＝Ｎｆｕの要件を満た
すようにｖＣＯが発振するが、瞬時で見るとこの要件を
満たさないという問題があった。この問題は、大きな色
むらを招くため、早急な解決が望まれていた。
がロックした状態でも、ｖＣＯの制御電圧がリップル成
分を持つため、平均すれば、ｆＨ＝Ｎｆｕの要件を満た
すようにｖＣＯが発振するが、瞬時で見るとこの要件を
満たさないという問題があった。この問題は、大きな色
むらを招くため、早急な解決が望まれていた。
そこで、この発明は、ｖＣＯの制御電圧からリップル成
分を除去し、安定したＶＣＯ発振周波数を得ることがで
きるＡＦＣ回路を提供することを目的とする。
分を除去し、安定したＶＣＯ発振周波数を得ることがで
きるＡＦＣ回路を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するためにこの発明は、基準パルス信号
に同期して発振出力パルス信号をカウントすることによ
り、発振出力パルス信号の分周出力とほぼ同じパルス幅
を有するパルス信号を出力する手段と、 上記基準パルス信号に同期して所定期間に上記パルス信
号と上記分周出力を掛算し、上記パルス信号の位相が上
記分周出力の位相より進んでいるとき、その位相差に応
じたパルス幅を有するパルス信号を出力する手段と、 上記基準パルス信号に同期して所定期間に上記パルス信
号と上記分周出力を掛算し、上記パルス信号の位相が上
記分周出力の位相より遅れているとき、その位相差に応
じたパルス幅を有するパルス信号を出力する手段と、 上記位相差を示す２つのパルス信号に従って、発振周波
数を制御する手段とを設けるようにしたものである。
に同期して発振出力パルス信号をカウントすることによ
り、発振出力パルス信号の分周出力とほぼ同じパルス幅
を有するパルス信号を出力する手段と、 上記基準パルス信号に同期して所定期間に上記パルス信
号と上記分周出力を掛算し、上記パルス信号の位相が上
記分周出力の位相より進んでいるとき、その位相差に応
じたパルス幅を有するパルス信号を出力する手段と、 上記基準パルス信号に同期して所定期間に上記パルス信
号と上記分周出力を掛算し、上記パルス信号の位相が上
記分周出力の位相より遅れているとき、その位相差に応
じたパルス幅を有するパルス信号を出力する手段と、 上記位相差を示す２つのパルス信号に従って、発振周波
数を制御する手段とを設けるようにしたものである。
（作用）
上記構成によれば、ＡＦＣがロック状態では、上記分周
出力と上記基準パルス信号に同期したパルス信号とのエ
ツジの位相が合い、上記位相差を示す２つのパルス信号
のいずれも出力されない。
出力と上記基準パルス信号に同期したパルス信号とのエ
ツジの位相が合い、上記位相差を示す２つのパルス信号
のいずれも出力されない。
したがって、このＡＦＣがロックした状態では、ｖＣＯ
の制御電圧にリップル成分が生じることがなく、全体的
に周波数が安定した発振出力パルス信号を得ることがで
きる。− ゛ （実施例） 以下、図面を参照しながらこの発明の一実施例を詳細に
説明する。
の制御電圧にリップル成分が生じることがなく、全体的
に周波数が安定した発振出力パルス信号を得ることがで
きる。− ゛ （実施例） 以下、図面を参照しながらこの発明の一実施例を詳細に
説明する。
第１図は、この発明の一実施例の構成を示す回路図であ
る。なお、第１図において一先の第１図とほぼ同一部に
は、同一符号を付し、詳細な説明を省略する。
る。なお、第１図において一先の第１図とほぼ同一部に
は、同一符号を付し、詳細な説明を省略する。
先の第３図のＡＰＣ回路は、フィルタの充電と放電の比
率を変えることにより、発振周波数を制御するものであ
った。これに対し、この実施例は、位相がずれている場
合は充電あるいは放電のみを行い、ＡＦＣがロックした
状態では充電および放電のいずれも行わないようにした
ものである。
率を変えることにより、発振周波数を制御するものであ
った。これに対し、この実施例は、位相がずれている場
合は充電あるいは放電のみを行い、ＡＦＣがロックした
状態では充電および放電のいずれも行わないようにした
ものである。
また、この実施例では、水平同期信号が無くなった場合
にこれを検出し、位相比較を行わないようにする回路も
有する。
にこれを検出し、位相比較を行わないようにする回路も
有する。
第１図において、複合同期信号から等価パルスを除去す
るための構成は先の第３図と同じである。
るための構成は先の第３図と同じである。
したがって、以下の説明では、ＡＰＣルーズの構成およ
び動作を中心に第２図のタイミングチャートを参照しな
からら説明する。
び動作を中心に第２図のタイミングチャートを参照しな
からら説明する。
入力端子１１に複合同期信号ａが供給されると、先の第
３図の回路と同様に、Ｄフリップフロラプ回路２１のＱ
出力端子に、水平同期信号の立下がりタイミングに同期
したトリガパルスｂが得られる。このトリガパルスｂに
より、カウンタ２３のリセットが行われる。カウンタ３
４の計数部分は、先の第３図のカウンタ２３と同一であ
るが、デコード部分が変更されており、出力が３個とな
っている。また、このカウンタ３４は、トリガパルス信
号すでリセットされない場合は、カウンタ２０とほぼ同
じ分周動作を行うようになっている。このカウンタ３４
の出力は、先の第３図のカウンタ２３の出力Ｃと同様に
、水平同期信号の立上がりタイミングから一定期間だけ
ローレベルとなるパルス信号である。出力ｄは、カウン
タ３４がトリガパルス信号すによりリセットされた後、
発振出力パルス信号を約Ｎ／２カウントした後、つまり
、水平同期信号の立上がりタイミングから約（１／２）
Ｔｏ経過したタイミングで出力されるトリガパルス信号
である。また、出力ｅは、カウンタ３４がトリガパルス
信号すによりリセットされた後、発振出力パルス信号を
約（Ｎ／４）カウントしたタイミングから約（３／４）
Ｎカウントするタイミングまで、つまり、水平同期信号
の立上がりタイミングより約（１／ ４ ） Ｔ １ｇ
経過後のタイミングから約（３／ ４ ） Ｔ ｓｔ経
過後のタイミングまでローレベルとなるように設定され
たパルス信号である。このようにすると、ｆｏ ＝Ｎｆ
ｎ付近でＶＣＯ１９が発振していれば、水平同期信号の
立上がりタイミングの前後釣上（１／ ４ ） Ｔ ｕ
の期間、出力ｅはハイレベルとなる。
３図の回路と同様に、Ｄフリップフロラプ回路２１のＱ
出力端子に、水平同期信号の立下がりタイミングに同期
したトリガパルスｂが得られる。このトリガパルスｂに
より、カウンタ２３のリセットが行われる。カウンタ３
４の計数部分は、先の第３図のカウンタ２３と同一であ
るが、デコード部分が変更されており、出力が３個とな
っている。また、このカウンタ３４は、トリガパルス信
号すでリセットされない場合は、カウンタ２０とほぼ同
じ分周動作を行うようになっている。このカウンタ３４
の出力は、先の第３図のカウンタ２３の出力Ｃと同様に
、水平同期信号の立上がりタイミングから一定期間だけ
ローレベルとなるパルス信号である。出力ｄは、カウン
タ３４がトリガパルス信号すによりリセットされた後、
発振出力パルス信号を約Ｎ／２カウントした後、つまり
、水平同期信号の立上がりタイミングから約（１／２）
Ｔｏ経過したタイミングで出力されるトリガパルス信号
である。また、出力ｅは、カウンタ３４がトリガパルス
信号すによりリセットされた後、発振出力パルス信号を
約（Ｎ／４）カウントしたタイミングから約（３／４）
Ｎカウントするタイミングまで、つまり、水平同期信号
の立上がりタイミングより約（１／ ４ ） Ｔ １ｇ
経過後のタイミングから約（３／ ４ ） Ｔ ｓｔ経
過後のタイミングまでローレベルとなるように設定され
たパルス信号である。このようにすると、ｆｏ ＝Ｎｆ
ｎ付近でＶＣＯ１９が発振していれば、水平同期信号の
立上がりタイミングの前後釣上（１／ ４ ） Ｔ ｕ
の期間、出力ｅはハイレベルとなる。
ＲＳフリップフロップ回路３５は、カウンタ２３の出力
ｄでセットされ、Ｄフリップフロップ回路の出力すでリ
セットされる。これにより、ＲＳフリップフロップ回路
３４のＱ出力では、水平同期信号の前縁で立ち下がり、
かつ、カウンタ２゜の出力りと同じパルス幅を持つパル
ス信号となる。
ｄでセットされ、Ｄフリップフロップ回路の出力すでリ
セットされる。これにより、ＲＳフリップフロップ回路
３４のＱ出力では、水平同期信号の前縁で立ち下がり、
かつ、カウンタ２゜の出力りと同じパルス幅を持つパル
ス信号となる。
このＲＳフリップフロップ回路３４のＱ出力は、Ｄフリ
ップフロラ１回路３５のＤ入力端子に供給される。この
Ｄフリップフロフッ回路３５の豚入力端子には、カウン
タ２３の出力ｅが供給される。これにより、Ｄフリップ
フロラ１回路３５のＱ出力ｇは、通常は、ハイレベルと
なる。
ップフロラ１回路３５のＤ入力端子に供給される。この
Ｄフリップフロフッ回路３５の豚入力端子には、カウン
タ２３の出力ｅが供給される。これにより、Ｄフリップ
フロラ１回路３５のＱ出力ｇは、通常は、ハイレベルと
なる。
カウンタ２０は、第３図と同様、Ｖ’ＣＯ１９の発振出
力パルス信号を１／Ｎに分周する。この分周出力はｈの
ようになる。この出力りと上記出力ｅ、ｆ、ｇとをアン
ド回１１３１．３２．３３で論理演算することにより、
水平同期信号とｖＣ０１９の発振出力信号との位相比較
がなされる。アンド回路３２の出力ｊは、論理積（ｆ−
ｈ−ｅ・ｇ）で表わされる。アンド回路３３の出力には
、論理積＜ｆ−ｈ−ｅ−ｇ’）で表わされる。すなわち
、出力ｊは、出力ｆ、ｈがハイレベルであることを検出
し、出力には、出力ｆ、ｈがローレベルであることを検
出するもので−、この場合、出力ｅは、水平同期信号の
前縁の前後釣上（１／４）ＴＨの期間を見るためのゲー
トパルスとして使われる。
力パルス信号を１／Ｎに分周する。この分周出力はｈの
ようになる。この出力りと上記出力ｅ、ｆ、ｇとをアン
ド回１１３１．３２．３３で論理演算することにより、
水平同期信号とｖＣ０１９の発振出力信号との位相比較
がなされる。アンド回路３２の出力ｊは、論理積（ｆ−
ｈ−ｅ・ｇ）で表わされる。アンド回路３３の出力には
、論理積＜ｆ−ｈ−ｅ−ｇ’）で表わされる。すなわち
、出力ｊは、出力ｆ、ｈがハイレベルであることを検出
し、出力には、出力ｆ、ｈがローレベルであることを検
出するもので−、この場合、出力ｅは、水平同期信号の
前縁の前後釣上（１／４）ＴＨの期間を見るためのゲー
トパルスとして使われる。
今、カウンタ２０の出力りの位相が第５図の実線のよう
になっているときは、出力Ｊ、にともローレベルにある
。また、スイッチ回路１５は中立状態にあり、フィルタ
１６はホールド状態にある。
になっているときは、出力Ｊ、にともローレベルにある
。また、スイッチ回路１５は中立状態にあり、フィルタ
１６はホールド状態にある。
これにより、、ＶＣＯ１９の制御電圧Ｖｃは一定となる
。すなわち、この状態では、ＡＦＣがロックしており、
ＶＣＯ１９の発振周波数ｆａは、ｆ。
。すなわち、この状態では、ＡＦＣがロックしており、
ＶＣＯ１９の発振周波数ｆａは、ｆ。
＝ Ｎ ｆ ＩＩを満たすようになっている。
これに対し、ＶＣＯ１９の発振が乱されてカウンタ２０
の出力りの位相が第２図の一点！Ｉ線のように進んだと
すると、アンド回路３２の出力ｊは、−点鎖線のよう・
になる、このとき、スイッチ回路１５は定電流源１８を
フィルタ１６に接続し、このフィルタ１６の放電を行う
、これにより、ｖＣ０１９の制御電圧Ｖｃが下げられる
。一方、カウンタ２０の出力りの位相が第２図の破線の
ように遅れた場合には、今度は、アンド回路３３の出力
ｋが破線のようになり、スイッチ回路１５が定電流源１
７をフィルタ１６に接続し、このフィルタ１６の充電を
行う、これにより、ＶＣＯ１９の制御電圧Ｖｃを下げら
れる。この制御電圧Ｖｃにより、ＶＣＯ１９の発振周波
’Ｋｌ ｆ ｏが制御され、カウンタ２０の出力りの位
相が第２図の実線の位置（水平同期信号の前縁）で収束
するようにＡＦＣループが働く。
の出力りの位相が第２図の一点！Ｉ線のように進んだと
すると、アンド回路３２の出力ｊは、−点鎖線のよう・
になる、このとき、スイッチ回路１５は定電流源１８を
フィルタ１６に接続し、このフィルタ１６の放電を行う
、これにより、ｖＣ０１９の制御電圧Ｖｃが下げられる
。一方、カウンタ２０の出力りの位相が第２図の破線の
ように遅れた場合には、今度は、アンド回路３３の出力
ｋが破線のようになり、スイッチ回路１５が定電流源１
７をフィルタ１６に接続し、このフィルタ１６の充電を
行う、これにより、ＶＣＯ１９の制御電圧Ｖｃを下げら
れる。この制御電圧Ｖｃにより、ＶＣＯ１９の発振周波
’Ｋｌ ｆ ｏが制御され、カウンタ２０の出力りの位
相が第２図の実線の位置（水平同期信号の前縁）で収束
するようにＡＦＣループが働く。
第２図かられかるように、ＶＣＯ１９の制１ｌｊＪ電圧
Ｖｃは、次の水平同期信号がくるまでの間一定であり、
ＶＣＯ１９の発振周波数ｆ、も一定に保たれる。したが
って、ＡＦＣがロックしているときには、ＶＣＯ１９の
発振周波数ｆｏは、ｆｇ＝Ｎ ｆ １１を満足する。こ
のＶＣＯ１９の発振出力信号を（１／８）分周して得ら
れる低域変換色層搬送波の周波数も、（１／ ８ ）
Ｎ ｆ ｎに保たれる。
Ｖｃは、次の水平同期信号がくるまでの間一定であり、
ＶＣＯ１９の発振周波数ｆ、も一定に保たれる。したが
って、ＡＦＣがロックしているときには、ＶＣＯ１９の
発振周波数ｆｏは、ｆｇ＝Ｎ ｆ １１を満足する。こ
のＶＣＯ１９の発振出力信号を（１／８）分周して得ら
れる低域変換色層搬送波の周波数も、（１／ ８ ）
Ｎ ｆ ｎに保たれる。
次に、水平同期信号がなんらかの原因で無くなった場合
の動作について説明する。
の動作について説明する。
第２図の複合同期信号ａに破線で示すように水平同期信
号が無くなった場合、このパルスを基に作られるトリガ
パルスｂも無くなり、ＲＳフリップ７０ッ１回路３４が
リセットされない、これにより、ＲＳＳフリツブフロ１
回路３４のＱ出力では、次の水平同期信号がくるまで、
ハイレベルに保たれる。したがって、カウンタ２３の出
力ｅをクロックとするＤフリップ７０ツブ回路３５のＱ
出力ｇは、出力ｅの立下がりタイミングでローレベルと
なり、次に、出力ｅが立ち下がるまで、ローレベルを維
持する。この間、水平同期信号が無くなった最初の（１
／４）Ｔｃだけアン、ド回路３２の出力ｊはハイレベル
となるが、その後は、アンド回路３２．３３の出力Ｊ、
にともに、ローレベルとなり、位相比較は行われない、
これにより、ＶＣＯ１９の制御電圧Ｖｃがホールド状態
となる。
号が無くなった場合、このパルスを基に作られるトリガ
パルスｂも無くなり、ＲＳフリップ７０ッ１回路３４が
リセットされない、これにより、ＲＳＳフリツブフロ１
回路３４のＱ出力では、次の水平同期信号がくるまで、
ハイレベルに保たれる。したがって、カウンタ２３の出
力ｅをクロックとするＤフリップ７０ツブ回路３５のＱ
出力ｇは、出力ｅの立下がりタイミングでローレベルと
なり、次に、出力ｅが立ち下がるまで、ローレベルを維
持する。この間、水平同期信号が無くなった最初の（１
／４）Ｔｃだけアン、ド回路３２の出力ｊはハイレベル
となるが、その後は、アンド回路３２．３３の出力Ｊ、
にともに、ローレベルとなり、位相比較は行われない、
これにより、ＶＣＯ１９の制御電圧Ｖｃがホールド状態
となる。
このように、第１図の回路では、水平同期信号が無くな
ったときには、検波出力が出ないようにすることにより
、ＶＣＯ１９の発振周波数ｆ、が所定の周波数から大き
くはずれないようにしている。
ったときには、検波出力が出ないようにすることにより
、ＶＣＯ１９の発振周波数ｆ、が所定の周波数から大き
くはずれないようにしている。
以上詳述したようにこの実施例は、カウンタ２３とＲＳ
フリップフロッ１回路３４によって、水平同期信号に同
期し、かつカウンタ２０の出力りとパルス幅がほぼ同じ
パルス信号ｆを作り、このパルス信号ｆとカウンタ２０
の出力りをパルス信号ｅで規定される所定期間にアンド
回路１３゜１４で掛算し、パルス信号ｆに対するパルス
信号りの位相の進み量を示すパルス幅を有するパルス信
号ｊと位相の遅れ量を示すパルス幅を有するパルス信号
ｋを出力し、これらに従って、発振周波数ｆ、を制御す
るようにしたものである。
フリップフロッ１回路３４によって、水平同期信号に同
期し、かつカウンタ２０の出力りとパルス幅がほぼ同じ
パルス信号ｆを作り、このパルス信号ｆとカウンタ２０
の出力りをパルス信号ｅで規定される所定期間にアンド
回路１３゜１４で掛算し、パルス信号ｆに対するパルス
信号りの位相の進み量を示すパルス幅を有するパルス信
号ｊと位相の遅れ量を示すパルス幅を有するパルス信号
ｋを出力し、これらに従って、発振周波数ｆ、を制御す
るようにしたものである。
このような構成によれば、パルス信号りの位相がパルス
信号ｆの位相より進んでいれば、パルス信号ｊのみが出
力され、逆に遅れていればパルス信号にのみが出力され
る。そして、パルス信号ｆ。
信号ｆの位相より進んでいれば、パルス信号ｊのみが出
力され、逆に遅れていればパルス信号にのみが出力され
る。そして、パルス信号ｆ。
ｈの位相が合っていれば、パルス信号Ｊ、にのいずれも
出力されない、したがって、この実施例によれば、ＡＦ
Ｃがロックした状態において、ｖＣ０１９の制６１１
ＷＸ圧Ｖｃにリップル成分が含まれることがなく、色相
ずれの発生を防止することができる。
出力されない、したがって、この実施例によれば、ＡＦ
Ｃがロックした状態において、ｖＣ０１９の制６１１
ＷＸ圧Ｖｃにリップル成分が含まれることがなく、色相
ずれの発生を防止することができる。
また、この実施例は、水平同期信号が存在しないとき、
位相比教のための掛算処理を禁止するようにしたので、
水平同期信号が存在しないとき、ＶＣＯ１９の発振出力
周波数ｆＯが所定の周波数から大きくずれるのを防止す
ることができる。
位相比教のための掛算処理を禁止するようにしたので、
水平同期信号が存在しないとき、ＶＣＯ１９の発振出力
周波数ｆＯが所定の周波数から大きくずれるのを防止す
ることができる。
なお、この発明は、水平同期信号に同期した地域変換色
層搬送波を得るＡＦＣ回路以外にも適用可能なことは勿
論である。
層搬送波を得るＡＦＣ回路以外にも適用可能なことは勿
論である。
この他にも、発明の要旨を逸脱しない範囲で種々様々変
形実施可能なことは勿論である。
形実施可能なことは勿論である。
［発明の効果］
以上述べたようにこの発明によれば、色むらの原因とな
るＡＦＣロック時のＶ ＣＯｉ制御電圧のリップル成分
を無くすことができるため、周波数が正確、かつ、安定
な低域変換色副搬送波を得ることができる。
るＡＦＣロック時のＶ ＣＯｉ制御電圧のリップル成分
を無くすことができるため、周波数が正確、かつ、安定
な低域変換色副搬送波を得ることができる。
第１図はこの発明の一実施例の構成を示す回路図、第２
図は第１図の動作を説明するためのタイミングチャート
、第３図は従来のＡＦＣ回路の構成を示す回路図り第４
図は第３図の動作を説明するためのタイミングチャート
、第５図は第４図の一部を拡大して示す信号波形図であ
る。 １１・・・入力端子、１５・・・スイッチ回路、１６・
・・フィルタ、１７．１８・・・定電流源、１９・・・
ｖＣＯ１２０・・・カウンタ、２１・・・Ｄフリップフ
ロップ回路、２２・・・遅延回路、２４・・・分周回路
、３１，３２゜３３・・・アンド回路、３４・・・カウ
ンタ、３５・・・ＲＳフリップフロップ回路、３６・・
・Ｄフリップ７０ッ１回路。 出願人代理人 弁理士 鈴江武彦
図は第１図の動作を説明するためのタイミングチャート
、第３図は従来のＡＦＣ回路の構成を示す回路図り第４
図は第３図の動作を説明するためのタイミングチャート
、第５図は第４図の一部を拡大して示す信号波形図であ
る。 １１・・・入力端子、１５・・・スイッチ回路、１６・
・・フィルタ、１７．１８・・・定電流源、１９・・・
ｖＣＯ１２０・・・カウンタ、２１・・・Ｄフリップフ
ロップ回路、２２・・・遅延回路、２４・・・分周回路
、３１，３２゜３３・・・アンド回路、３４・・・カウ
ンタ、３５・・・ＲＳフリップフロップ回路、３６・・
・Ｄフリップ７０ッ１回路。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 【特許請求の範囲】 基準パルス信号と発振出力パルス信号との位相差に応じ
て上記発振パルス信号の周波数を制御することにより、
上記発振出力パルス信号を上記基準パルス信号に位相同
期させる自動周波数制御回路において、 上記発振出力パルス信号を出力する電圧制御発振手段と
、 この電圧制御発振手段の発振出力パルス信号を分周し、
上記基準パルス信号と同じ周波数の第１のパルス信号を
出力する分周手段と、 上記基準パルス信号に同期して上記発振出力パルス信号
をカウントすることにより、上記分周手段から出力され
る上記パルス信号とパルス幅がほぼ同じ第２のパルス信
号を出力するパルス発生手段と、 上記基準パルス信号に同期して所定期間に上記第１のパ
ルス信号と上記第２のパルス信号とを掛算し、上記第１
のパルス信号の位相が上記第２のパルス信号の位相より
位相が進んでいるとき、その位相差に応じたパルス幅を
持つ第３のパルス信号を出力する第１の掛算手段と、 上記基準パルス信号に同期して所定期間に上記第１のパ
ルス信号と上記第２のパルス信号とを掛算し、上記第１
のパルス信号の位相が上記第２のパルス信号の位相より
遅れているとき、その位相差に応じたパルス幅を持つ第
４のパルス信号を出力する第２の掛算手段と、 上記第３のパルス信号あるいは上記第４のパルス信号の
パルス幅に対応した制御電圧に従つて、上記電圧制御発
振手段の発振周波数を制御する周波数制御手段とを具備
したことを特徴とする自動周波数制御回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63078764A JP2635667B2 (ja) | 1988-03-31 | 1988-03-31 | 自動周波数制御回路 |
| EP89105541A EP0335370B1 (en) | 1988-03-31 | 1989-03-29 | Automatic frequency control circuit |
| US07/330,292 US4908582A (en) | 1988-03-31 | 1989-03-29 | AFC circuit for producing a ripple-free oscillator control voltage |
| DE8989105541T DE68903855T2 (de) | 1988-03-31 | 1989-03-29 | Automatische frequenzabstimmungsschaltung. |
| KR1019890004298A KR920009012B1 (ko) | 1988-03-31 | 1989-03-31 | 자동주파수 제어회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63078764A JP2635667B2 (ja) | 1988-03-31 | 1988-03-31 | 自動周波数制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01251988A true JPH01251988A (ja) | 1989-10-06 |
| JP2635667B2 JP2635667B2 (ja) | 1997-07-30 |
Family
ID=13670969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63078764A Expired - Lifetime JP2635667B2 (ja) | 1988-03-31 | 1988-03-31 | 自動周波数制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4908582A (ja) |
| EP (1) | EP0335370B1 (ja) |
| JP (1) | JP2635667B2 (ja) |
| KR (1) | KR920009012B1 (ja) |
| DE (1) | DE68903855T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0520558A1 (en) * | 1991-06-27 | 1992-12-30 | Koninklijke Philips Electronics N.V. | Phase locked loop and digital phase comparator for use in a phase-locked loop |
| US5168245A (en) * | 1991-10-30 | 1992-12-01 | International Business Machines Corporation | Monolithic digital phaselock loop circuit having an expanded pull-in range |
| EP0698314B1 (en) * | 1993-04-20 | 1998-04-01 | Rca Thomson Licensing Corporation | An oscillator with switched reactive elements |
| KR0164074B1 (ko) * | 1995-12-29 | 1998-12-15 | 김주용 | 전원공급장치의 동작 제어회로 |
| US6380980B1 (en) * | 1997-08-25 | 2002-04-30 | Intel Corporation | Method and apparatus for recovering video color subcarrier signal |
| US6351168B1 (en) * | 2000-03-23 | 2002-02-26 | Cypress Semiconductor Corp. | Phase alignment system |
| US6373302B1 (en) | 2000-03-23 | 2002-04-16 | Cypress Semiconductor Corp. | Phase alignment system |
| US6690224B1 (en) | 2001-06-27 | 2004-02-10 | Cypress Semiconductor Corp. | Architecture of a PLL with dynamic frequency control on a PLD |
| US7893772B1 (en) | 2007-12-03 | 2011-02-22 | Cypress Semiconductor Corporation | System and method of loading a programmable counter |
| US7940202B1 (en) | 2008-07-31 | 2011-05-10 | Cypress Semiconductor Corporation | Clocking analog components operating in a digital system |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2194075B1 (ja) * | 1972-07-27 | 1976-08-13 | Materiel Telephonique | |
| JPS5661833A (en) * | 1979-10-25 | 1981-05-27 | Nec Corp | Phase synchronous oscillating circuit |
| JPS58191573A (ja) * | 1982-05-06 | 1983-11-08 | Victor Co Of Japan Ltd | 水平走査周波数逓倍回路 |
| JPS6133575U (ja) * | 1984-07-28 | 1986-02-28 | ソニー株式会社 | クロツク形成回路 |
-
1988
- 1988-03-31 JP JP63078764A patent/JP2635667B2/ja not_active Expired - Lifetime
-
1989
- 1989-03-29 EP EP89105541A patent/EP0335370B1/en not_active Expired - Lifetime
- 1989-03-29 US US07/330,292 patent/US4908582A/en not_active Expired - Lifetime
- 1989-03-29 DE DE8989105541T patent/DE68903855T2/de not_active Expired - Lifetime
- 1989-03-31 KR KR1019890004298A patent/KR920009012B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920009012B1 (ko) | 1992-10-12 |
| DE68903855T2 (de) | 1993-04-22 |
| EP0335370A3 (en) | 1989-12-13 |
| DE68903855D1 (de) | 1993-01-28 |
| US4908582A (en) | 1990-03-13 |
| EP0335370B1 (en) | 1992-12-16 |
| JP2635667B2 (ja) | 1997-07-30 |
| EP0335370A2 (en) | 1989-10-04 |
| KR890015594A (ko) | 1989-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |