KR920009012B1 - 자동주파수 제어회로 - Google Patents

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가부시기가이샤 도시바
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Abstract

내용 없음.

Description

자동주파수 제어회로
제1도는 본 발명의 자동주파수 제어회로에 대한 일실시예의 구성을 도시하는 회로도.
제2도는 제1도 회로의 각 점에 있어서의 파형을 도시하는 타이밍챠트.
제3도는 제1도의 카운터(14)의 출력 위상이 진행된 경우의 제1도 회로의 각 점에 있어서의 파형을 도시하는 타이밍챠트.
제4도는 제1도의 카운터(14)의 출력 위상이 지연했을 경우의 제1도 회로의 각 점에 있어서의 파형을 도시하는 타이밍챠트.
* 도면의 주요부분에 대한 부호의 설명
12 : 전압제어발진회로(VCO) 14 : 카운터
16 : 입력단자 18 : AND회로
20 : AND회로 22 : 스위치회로
24 : 필터 26 : 정전류원
28 : 정전류원 30 : 카운터
32 : 플립플롭회로 34 : 지연회로
36 : 플립플롭회로 40 : AND회로
42 : 분주회로
본 발명은 예를 들면 비디오테이프레코더(이하 VTR로 기재)의 텔레비젼신호의 수평동기신호에 위상동기한 저역변환색부반송파를 얻기에 적합한 자동주파수제어회로(이하 AFC회로로 기재)에 관한 것이다.
일반적으로 VTR에 있어서는 색부반송파는 저역으로 변환되어서 기록/재생된다. 이 경우, 텔레비젼신호의 수평동기신호에 정확히 동기한 색부반송파를 얻기 위하여 AFC 회로가 사용되고 있다. 이 AFC 회로는 일반적으로 다음과 같은 AFC 루우프를 구성하고 있다. 즉, 텔레비젼신호의 수평동기신호(주파수 fH)와 전압제어발진회로(이하 VCO로 기재)의 발진출력신호(주파수 fo)를 N(N는 양의 정수)분주한 신호가 위상비교된다. 그리고 그 위상비교결과에 따라 fo-NfH가 되게끔 VCO의 발진동작이 제어되도록 구성된다.
이와 같은 AFC 회로를 디지탈회로로서 구성하면 다음과 같다.
즉, 이 AFC 회로는 입력단자에 공급되는 복합동기신호로 부터 수평동기신호를 분리하는 동기분리회로와; 이 동기분리회로에서 얻은 수평동기신호와 VCO의 발진출력 펄스신호를 논리연산 함으로써 양자의 위상비교를 실시하는 위상비교회로와; 이 위상 비교결과에 따라서 접속상태가 절환되는 스위치 회로와; 이 스위치 회로의 접속상태에 따라 중방전이 제어되는 필터와; 이 필터의 충전용 전류 +Io를 출력하는 제1정전류원과; 동일하게 방전용 전류 -Io를 출력하는 제2정전류원과; 필터의 양단 전압에 의하여 발진주파수 fo가 제어되는 VCO와; 이 VCO의 발진 출력펄스신호를 N분주하고 상기 위상비교회로에 공급하는 카운터를 구비한다. 상기 위상비교회로는 동기분리회로에서 얻은 수평동기 신호와, 카운터에서 출력되는 분주출력을 논리연산하는 제1 AND회로와; 동기분리회로에서 얻은 수평동기신호와, 카운터에서 출력되는 분주출력의 반전신호를 논리연산하는 제2 AND회로로 구성되고 있다.
이와 같은 구성의 AFC 회로에서는 카운터는 VCO의 발진출력 펄스신호를 1/N로 분주함으로써 수평동기신호와 동일 주파수의 펄스신호를 출력한다. 이 분주출력펄스신호와 동기분리회로에서 얻은 수평동기신호를 승산하는 제1 AND회로의 출력은 카운터의 출력의 위상이 진행하면 펄스폭이 넓어지고, 반대로 출력의 위상이 지연되면 펄스폭이 좁아진다. 또, 제2 AND회로의 출력은 제1 AND회로의 출력과는 반대로 카운터의 카운터출력의 위상이 진행하면 펄스폭이 좁아지고, 지연되면 넓어진다.
그리고, 이와 같은 제1 및 제2의 AND회로의 출력에 의하여 스위치회로를 제어하여 필터의 충방전 및 홀드의 제어를 한다. 즉, 제1 AND회로의 출력이 하이레벨일때, 스위치회로는 제2정전류원을 필터에 접속하여 이 필터의 방전을 실시한다. 이것으로 VCO의 제어전압이 하강된다. 또, 제2 AND회로의 출력이 하이레벨일때는, 스위치회로는 제1정전류원을 필터에 접속하여 이 필터의 충전을 실시한다. 이것으로 VCO의 제어전압이 상승된다. 제1 및 제2 AND회로의 출력이 모두 하이레벨일때는, 스위치회로는 중립이 되고 제어전압은 홀드된다.
즉, 카운터의 출력의 하강타이밍이 수평동기신호의 펄스의 한 중간에 왔을때, 제1 및 제2 AND회로의 출력의 펄스폭이 동일해진다. 이것으로 필터의 충전시간과 방전시간이 같아져서, 그 양단전압이 일정해진다. 이 상태로 VCO의 발진주파수 fo는 NfH로 록(lock)된다. 그러므로 이 발진출력신호를 분주회로로 (1/8)분주하면, 수평동기신호에 동기한 저역변환색부반송파가 얻어진다.
이상 종래의 AFC 회로의 구성을 설명했으나, 그 AFC 회로의 경우 필터의 충전시간과 방전시간의 비율을 변경함으로써 인입동작을 하는 것이므로, AFC가 록된 상태에서도 제어전압에 위상검파기간(충반전기간), 리플성분이 나타난다. 즉, 제어전압의 평균치에 대한 VCO의 발진주파수 fo가 fo=NfH의 관계를 만족하도록 AFC가 록하기 때문에, 순간 VCO의 발진주파수 fo는 반드시 fo=NfH의 관계를 만족하지 않는다. 이 경우, 특히 영상신호부의 버스트 위치부근의 주파수 어긋남이 커져서 큰 색상 어긋남을 초래하게 된다.
또, 필터의 값을 적당히 선택하면 영상신호부에서의 제어전압을 일정하게 할 수 있으나, 이와 같이 하면 이번에는 fo=NfH의 관계를 만족할 수 없게 된다.
이상의 설명과 같은 종래의 AFC 회로에 있어서는, AFC가 록된 상태에서도 VCO의 제어전압이 리플성분을 가지기 때문에 평균하면 fo=NfH의 요건을 만족하도록 VCO가 발진하나, 순간 요건을 만족시키지 않는 문제를 가지고 있다. 이 문제는 큰 색어긋남을 초래하기 때문에 조급한 해결을 해야 한다.
그러므로, 본 발명은 VCO의 제어전압에서 리플성분을 제거하고 안정된 VCO발진주파수를 얻을 수 있는 자동주파수 제어회로를 제공하는 것을 목적으로 한다.
즉, 본 발명에 의한 자동주파수 제어회로는 소정주기의 기준펄스 신호를 수신하기 위한 입력회로와, 발진 출력 펄스신호를 출력하는 전압제어 발진회로와, 상기 전압제어 발진회로의 발진출력 펄스신호를 분주하고, 상기 입력회로에서 수신한 상기 기준펄스 신호와 동일한 주기의 제1펄스신호를 출력하는 분주회로와, 상기 전압제어 발진회로에서 출력되는 상기 발진출력 펄스 신호를 상기 기준펄스 신호에 동기해서 카운트함으로써 상기 분주회로에 출력되는 상기 제1펄스신호와 펄스폭이 거의 동일한 제2펄스신호를 출력하는 펄스발생회로와, 상기 기준펄스 신호에 동기해서 소정기간에 상기 제1펄스신호와 상기 제2펄스신호를 승산하여 상기 제1펄스신호의 위상이 상기 제2펄스신호의 위치보다 진행되고 있을때에만 그 위상차에 따른 펄스폭을 가지는 제3펄스신호를 출력하는 제1승산회로와, 상기 기준펄스신호에 동기해서 상기 소정기간에 상기 제1펄스신호와 상기 제2펄스신호를 승산하여, 상기 제2펄스신호의 위상이 상기 제2펄스신호의 위상보다 지연될 때에만 그 위상차에 따른 펄스폭을 가지는 제4펄스신호를 출력하는 제2승산회로와, 상기 제3펄스신호 또는 상기 제4펄스신호의 펄스폭에 대응하는 상기 제어전압을 발생하고, 그것을 상기 전압 제어발진회로에 공급해서 그 발진주파수를 제어함으로써 상기 발진출력펄스 신호를 상기 기준펄스신호에 위상 동기시키는 주파수 제어회로를 구비한다.
상기의 구성에 의하면, AFC가 록상태에서는 상기 분주출력과 상기 기준펄스신호에 동기한 펄스신호와의 에지 위상이 맞고, 상기 위상차를 나타내는 2개 펄스신호의 어느것도 출력되지 않는다. 따라서, 이 AFC가 록된 상태에서는 VCO의 제어전압에 리플성분이 발생되는 일이 없고, 전체적으로 주파수가 안정된 발진 출력펄스신호를 얻을 수 있다.
본 실시예는 위상이 어긋나 있을 경우는 충전 또는 방전만을 하고, 자동주파수 제어(AFC)가 록된 상태에서는 충전 및 방전의 어느것도 하지 않도록한 것이다. 또, 이 실시예에서는, 복합 동기신호에서 등가펄스를 제외하는 회로와, 수평동기신호가 없어졌을 경우에 이것을 검출하고 위상비교를 하지않도록 하는 회로도 가지고 있다.
이하, 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제1도는 실시예의 구성을 도시하는 회로도이다. 즉, 이 AFC 회로에 있어서는 전압제어 발진회로(VCO)(12)의 발진출력 펄스신호(주파수 fo)는 카운터(14)의 클럭입력단자 CK에 공급된다. 이 카운터(14)는 VCO(12)의 발진출력 펄스신호를 1/N로 분주함으로써, 입력단자(16)에 공급된 복합동기신호의 수평동기신호와 동일한 주파수의 펄스신호를 출력한다. 이 카운터(14)의 출력 펄스신호 AND회로(18)에 공급되고, 또 반전되어 AND회로(20)에 공급된다. 이들 AND회로(18, 20)는 공급된 카운터(14)의 출력 펄스신호와 입력단자(16)에 공급된 복합동기신호의 수평동기신호로 부터 후기 설명과 같이 해서 얻은 그 수평동기신호에 동기한 펄스신호를 논리연산함으로써 양자의 위상비교를 실시한다.
이들 AND회로(18, 20)의 출력은 스위치회로(22)의 저속상태를 제어하기 위한 제어신호로서 스위치 회로(22)에 공급된다. 이 스위치회로(22)는 필터(24)를 정전류원(26), 중립, 정전류원(28)중 어느 하나에 접속하기 위해서 사용된다. 즉, AND회로(18)의 출력이 하이레벨일 때는, 필터(24)의 방전용 전류 -Io를 출력하는 정전류원(26)에 필터(24)를 접속한다. 또, AND회로(20)의 출력이 하이레벨일 때에는, 필터(24)의 충전용 전류 +Io를 출력하는 정전류원(28)에 필터(24)를 접속한다. 그리고, 어느 쪽의 AND회로(18, 20)도 로우레벨인 동안은 중립을 유지함으로써 필터(24)에 그대로 의 전위를 유지시킨다. 이 필터(24)의 양단전압은 VCO(12)의 제어전압 Vc로서 VCO(12)에 인가된다.
또, VCO(12)의 발진출력펄스신호는 3개의 출력단자를 가지는 카운터(30)의 클럭입력단자 CK에도 공급된다. 이 카운터(30)의 후기하는 것과 같은 제1출력펄스는 입력단자(16)에 공급된 복합 동기 신호가 클럭 입력단자 CK에 입력되는 D플립플롭회로(32)의 데이타 입력단자 D에 부여된다. 이 D플립플롭회로(32)의 출력단자 Q로 부터의 출력펄스는 지연회로(34)를 개재하여 그 D플립플롭회로(32)의 리세트단자 R에 부여되는 동시에, 카운터(30)의 리세트 단자 R에도 공급된다.
상기 D플립플롭 회로(32)의 출력 단자 Q로부터의 출력 펄스는 또 상기 카운터(30)의 후기하는 제2출력펄스가 세트 단자 S에 부여되고 있는 RS플립플롭 회로(36)의 리세트 단자 R에도 공급된다. 이 RS 플립플롭 회로(36)의 출력 단자 Q로부터의 출력 펄스는 상기 AND회로(18)에 입력되는 동시에, 반전되어서 상기 AND회로(20)에 입력된다. 또 RS플립플롭 회로(36)의 출력 단자
Figure kpo00001
로부터의 출력 펄스는 상기 카운터(30)의 후기하는 것과 같은 제3출력 펄스가 클럭 입력 단자
Figure kpo00002
에 부여되고 있는 D플립플롭 회로(38)의 데이타 입력 단자 D에 공급되고 있다. 이 D플립플롭 회로(38)의 출력 단자 Q로부터의 출력 펄스는 AND회로(40)에 공급되고, 상기 카운터(30)로부터의 제3출력 펄스와 논리연산된다. 그리고, 이 AND회로(40)의 출력 펄스는 상기 AND회로(18, 20)에 각각 공급되고 있다.
또, 이와 같은 AFC 회로의 VCO(12)의 발진 출력 펄스 신호는 분주 회로(42)에 공급되고 있다. 이 분주회로(42)는 VCO(12)의 발진출력 펄스신호를 1/8분주한다. 이것에 의하여, 수평동기 신호에 동기한 저역변환색부반송파가 얻어진다.
이와 같은 구성의 AFC회로의 동작을 제2도-제4도의 타이밍 차트를 참조하면서 설명한다.
즉, 제2도의 도시와 같이 입력단자(16)에 공급되는 복합 동기신호 a에는 주기 TH의 수평동기 신호 HS 이외에 등가펄스 EP도 포함된다. 이 등가펄스 EP를 제거하지 않으면 AFC동작이 오동작하게 된다. 그러므로, 수평동기 신호 HS가 입력된 후 일정한 기간(여기서는 약 (3/4)TH), VCO(12)의 발진출력펄스 신호를 카운트클럭하는 카운터(30)의 제1출력 c를 로우레벨로 한다. 이것에 의하여, D플립플롭회로(32)의 출력단자 Q로부터의 출력펄스 b가 하이레벨(H)이 되지 않도록 복합 동기신호 a를 마스크한다. 따라서, D플립플롭회로(32)로 부터는 수평동기신호 HS에 동기한 트리거펄스신호 b만이 얻어진다. 이 트리거펄스신호 b에 의하여 카운터(30)가 리세트된다. 이것에 의하여 카운터(30)는 수평동기신호의 상승타이밍으로 카운트치가 0이 되고, 이후 VCO(12)의 발진출력신호를 카운트한다.
이 카운터(30)는 상기 트리거펄스신호 b에서 리세트가 안되는 경우는 카운터(14)와 거의 같은 분주동작을 실시하도록 되어 있다. 이 카운터(30)의 제2출력 d는 카운터(30)가 트리거펄스신호 b에 의하여 리세트된 후 발진출력펄스신호를 약 N/2 카운트했을때, 즉 수평동기신호 HS의 상승타이밍에서 약(1/2)TH 경과한 타이밍으로 출력되는 트리거펄스신호이다. 또, 이 카운터(30)의 제3출력 e는 카운터(30)가 트리거펄스신호 b에 의하여 리세트된 후 발진출력펄스신호를 약(N/4)카운트한 타이밍에서 약(3/4)N 카운트하는 타이밍까지, 즉 수평동기신호의 상승타이밍에서 약(1/4)TH경과 후의 타이밍에서 약(3/4)TH경과후의 타이밍까지 로우레벨이 되도록 설정된 펄스신호이다.
이와 같이 하면, fH=NfH부근에서 VCO(12)가 발진하고 있으면 수평동기신호 HS의 상승이 타이밍의 전후 약 ±(1/4)TH의 기간, 출력 e는 하이레벨이 된다.
RS플립플롭회로(36)는 카운터(30)의 제2출력 d에서 세트되고, D플립플롭 회로(32)의 출력 b에서 리세트된다. 이것에 의하여 RS플립플롭 회로(36)의 출력 단자 Q로부터의 출력 신호 f는 수평 동기 신호의 선행 에지에서 하강되고, 또한 카운터(14)의 출력 h와 동일한 펄스폭을 가지는 펄스 신호가 된다.
또, 이 RS플립플롭 회로(36)의 출력 단자
Figure kpo00003
로부터의 출력신호는 D플립플롭 회로(38)의 데이타 입력 단자 D에 공급된다.
이 D플립플롭(38)의 클럭 입력 단자
Figure kpo00004
에는 카운터(30)의 제3출력 e가 공급되고 있다. 이것에 의하여 D플립플롭회로(38)의 출력 단자 Q로 부터의 출력 g는 통상 하이레벨이 된다.
카운터(14)는 VCO(12)의 발진출력 펄스 신호를 1/N, 예를 들면 1/320로 분주한다. 이 카운터(14)의 분주출력 h와 상기 출력 e, f, g를 AND회로(18, 20, 40)에서 논리 연산함으로써, 수평 동기 HS와 VCO(12)의 발진 출력 신호의 위상 비교를 한다. AND회로(18)의 출력 i는 논리적
Figure kpo00005
로 표시된다. 또, AND회로(20)의 출력 j는 논리적(f. h. e. g)로 표시된다. 즉, 출력 i는 출력 f, h가 하이 레벨 임을 검출하고, 출력 j는 출력 f, h가 로우 레벨임을 검출하는 것이다. 이 경우, 출력 e는 수평동기 신호 HS의 선행에지 전후 약±(1/4)TH의 기간을 보기 위한 게이트펄스로서 사용된다.
지금, 카운터(14)의 출력 h의 위상이 제2도와 같은 상태를 나타내고 있을 때는 출력 i, j가 다같이 로우 레벨에 있다. 또, 스위치회로(22)는 중립상태에 있고 필터(24)는 홀드상태에 있다. 이것에 의하여 VCO(12)의 제어전압 Vc는 일정하게 된다.
즉, 이 상태에서는 AFC가 록되고 있고, VCO(12)의 발진 주파수 fo는 fo=NfH를 만족하도록 되어 있다
이것에 대하여, 제3도는 VCO(12)의 발진이 흩어져서 카운터(14)의 출력 h의 위상이 진행한 경우를 표시하고 있다. 이 경우, AND회로(18)의 출력 i가 하이레벨이 된다.
따라서, 이 AND회로(18)의 출력 i가 하이레벨일 때에 스위치회로(22)는 정전류원(26)을 필터(24)에 접속하여 이 필터(24)의 방전을 한다. 이것으로 VCO(12)의 제어전압 Vc는 도시와 같이 하강된다.
한편, 제4도는 카운터(14)의 출력 h의 위상이 지연했을 경우를 도시하고 있다. 이번에는 AND회로(20)의 출력 j가 도시와 같이 일시 하이레벨이 된다. 따라서, 이 AND회로(20)의 출력 j가 하이레벨일 때에 스위치회로(22)는 정전류원(28)을 필터(24)에 접속하고, 이 필터(24)의 충전을 한다. 이것에 의하여 VCO(12)의 제어전압 Vc는 도시와 같이 상승된다.
이와 같이 카운터(14)의 출력 h의 위상이 진행했을 경우, 또는 지연했을 경우에는 제어전압 Vc에 의하여 VCO(12)의 발진 주파수 fo가 제어되고, 카운터(14)의 출력 h의 위상이 제2도의 위치(수평동기 신호의 선행에지)에서 수속(收束)하도록 AFC루우프가 작용한다.
제2도-제4도에서 알 수 있듯이, VCO(12)의 제어전압 Vc는 다음의 수평동기신호 HS가 올 때까지 일정하고, VCO(12)의 발진주파수 fo도 일정하게 유지된다. 따라서, AFC가 록되고 있을 때는 VCO(12)의 발진주파수 fo는 fo=NfH를 만족한다.
따라서, 이 VCO(12)의 발진출력신호를 (1/8)분주해서 얻어지는 저역 변환 색부 반송파의 주파수도(1/8)NfH로 유지된다.
다음에, 수평 동기 신호 HS가 어떠한 원인으로 없어졌을 경우의 동작에 대하여 설명한다.
제2도-제4도에 있어서, 복합 동기 신호 a에서 파선으로 표시하는 것과 같은 수평 동기 신호가 없어졌을 경우, 이 펄스를 기초로 만들어지는 트리거 펄스 b도 없어지고, RS플립플롭 회로(36)가 리세트되지 않는다. 이것에 의하여 RS플립플롭 회로(36)의 출력 단자 Q로부터의 출력 f는 다음의 수평 동기 신호가 올때까지 하이 레벨로 유지된다. 따라서, 카운터(30)의 출력 e를 클럭으로 하는 D플립플롭 회로(38)의 출력 단자 Q로부터의 출력 g는 출력 e의 하강 타이밍에서 로우 레벨이 되고, 다음에 출력 f가 하강될때까지 로우 레벨을 유지한다. 그 동안 수평 동기 신호가 없어진 최초의 (1/4) TH만큼 AND회로(18)의 출력 i는 하이 레벨이 되나, 그 후는 AND회로(18, 20)을 출력 i, j가 다같이 로우 레벨이 되고, 위상 비교는 행하지 않는다. 이것에 의하여 VCO(12)의 제어전압 Vc가 홀드 상태가 된다.
이와 같이 제1도의 회로에서는 수평동기 신호가 없어졌을때는 검파출력이 나오지 않도록 함으로써 VCO(12)의 발진 주파수 fo가 소정의 주파수에서 크게 어긋나지 않도록 하고 있다.
이상의 상세한 설명과 같이, 본 실시예에서는 카운터(30)와 RS플립플롭 회로(36)에 의하여 수평동기 신호 HS에 동기하고 또한 카운터(14)의 출력 h와 펄스 폭이 거의 동일한 펄스 신호 f를 만든다. 이 펄스 신호 f와 카운터(14)의 출력 h를 펄스 신호e로 규정되는 소정기간에 AND회로(18, 20)에서 승산함으로써, 펄스 신호 f에 대한 펄스 신호 h의 위상의 진행량을 표시하는 펄스 폭을 가지는 펄스 신호 i와, 위상의 지연량을 표시하는 펄스 폭을 가지는 펄스 신호 j를 얻는다. 그리고 이들에 따라 VCO(12)의 발진 주파수 fo를 제어하고 있다.
이와 같은 구성에 의하면, 펄스 신호 h의 위상이 펄스 신호 f의 위상보다 진행되고 있으면 펄스 신호 i만이 출력되고, 반대로 지연되고 있으면 펄스 신호 j만이 출력된다. 그리고 펄스 신호 f, h의 위상이 맞고 있으면 펄스 신호 i, j중 어느 것도 출력되지 않는다. 따라서, 본 실시예에 의하면, AFC가 록한 상태에 있어서, VCO(12)의 제어전압 VC에 리플성분이 포함되는 일이 없고 위상 어긋남의 발생을 방지할 수 있다.
또, 본 실시예는 수평동기 신호 HS가 존재하지 아니할압 VC에 리플성분이 포함되는 일이 없고 위상 어긋남의 발생을 방지할 수 있다.
또, 본 실시예는 수평동기 신호 HS가 존재하지 아니할정의 주파수에서 크게 어긋나는 것을 방지할 수 있다.
또, 본 발명은 수평동기 신호에 동기한 저역변환색부반송파를 얻는 AFC회로 이외에도 적용가능한 것은 물론이다. 이 이외에도 발명의 요지를 일탈하지 않는 범위에서 여러가지로 변형실시할 수 있는 것은 물론이다.
이상의 설명과 같이, 본 발명에 의하면, 색어긋남의 원인이 되는 AFC록 시의 VCO 제어전압의 리플성분을 없앨 수 있으므로, 주파수가 정확하고 안전한 저역변환색부반송파를 얻을 수 있다.

Claims (12)

  1. 소정 주기(TH)의 기준 펄스 신호(HS)를 수신하기 위한 입력 회로 수단(16)과, 발진 출력 펄스 신호를 출력하는 전압 제어 발진 수단(12)과, 상기 전압 제어 발진 수단(12)의 발진 출력 펄스 신호를 분주하고, 상기 입력 회로 수단(16)에서 수신한 상기 기준 펄스 신호(HS)와 같은 주기의 제1펄스 신호를 출력하는 분주 수단(14)과, 상기 입력 회로 수단(16)에서 수신한 상기 기준 펄스 신호(HS)와 상기 분주 수단(14)에서 출력되는 상기 제1펄스 신호와의 위상을 비교하고, 그 위상 차에 따른 제어 전압을 상기 전압 제어 발진 수단(12)에 공급해서 그것의 발진 주파수를 제어함으로써 상기 발진 출력 펄스 신호를 상기 기준 펄스 신호(HS)에 위상 동기시키는 제어 수단을 구비하는 자동 주파수 제어(AFC) 회로에 있어서, 상기 제어 수단은 상기 전압 제어 발진 수단(12)에서 출력되는 상기 발진 출력 펄스 신호를 상기 입력 회로 수단(16)에서 수신한 상기 기준 펄스 신호(HS)에 동기시켜 카운트함으로써, 상기 분주 수단(14)에서 출력되는 상기 제1펄스 신호와 펄스 폭이 거의 같은 제2펄스 신호를 출력하는 펄스 발생 수단(30, 36)과, 상기 기준 펄스 신호(HS)에 동기해서 소정 시간에 상기 제1펄스 신호와 상기 제2펄스 신호를 승산하고, 상기 제1펄스 신호의 위상이 상기 제2펄스 신호의 위상보다 앞서고 있을 때에만 그 위상차에 따른 펄스 폭을 가지는 제3펄스 신호를 출력하는 제1승산 수단(18)과, 상기 기준 펄스 신호(HS)에 동기해서 상기 소정 기간에 상기 제1펄스 신호와 상기 제2펄스 신호를 승산하고, 상기 제1펄스 신호의 위상이 상기 제2펄스 신호의 위상보다 지연되고 있을때에만 그 위상차에 따른 펄스 폭을 가지는 제4펄스 신호를 출력하는 제2승산 수단(20)과, 상기 제3펄스 신호 및 상기 제4펄스 신호중 어느 하나의 펄스 폭에 대응되는 상기 제어전압을 발생하는 주파수 제어 수단(22, 24, 26, 28)을 포함하는 것을 특징으로 하는 자동 주파수 제어 회로.
  2. 제1항에 있어서, 상기 펄스 발생 수단(30, 36)은 상기 입력 회로 수단(16)에서 수신한 상기 기준 펄스 신호(HS)에 의하여 리세트되고, 상기 전압 제어 발진 수단(12)에서 출력되는 상기 발진 출력 펄스 신호를 카운트함으로서 소정의 타이밍으로 제5펄스 신호를 출력하는 카운터 수단(30)과, 상기 입력 회로 수단(16)에서 수신한 상기 기준 펄스 신호(HS)에 의하여 리세트되고, 또한 상기 카운터 수단(30)에서 출력되는 상기 제5펄스 신호에 의하여 세트됨으로써 상기 제2펄스 신호를 출력하는 RS플립플롭 수단(36)을 포함하는 것을 특징으로 하는 자동 주파수 제어 회로.
  3. 제2항에 있어서, 상기 카운터 수단(30)은 상기 기준 펄스 신호(HS)에 의하여 리세트된 후, 상기 소정 주기(TH)의 약 절반의 주기에 대응하는 상기 소정의 타이밍으로 상기 제5펄스 신호를 출력하는 것을 특징으로 하는 자동 주파수 제어 회로.
  4. 제3항에 있어서, 상기 카운터 수단(30)은 상기 기준 펄스 신호(HS)에 의하여 리세트된 후 상기 소정 주기(TH)의 약 1/4의 주기에 대응하는 펄스 폭과, 상기 기준 펄스 신호(HS)에 의하여 리세트된 후 상기 소정 주기(TH)의 약 3/4의 주기에 대응하는 타이밍에서 상기 소정 주기(TH)의 약 1/4의 주기에 대응하는 펄스 폭으로 구성되는 펄스 폭을 가지는 제6펄스 신호를 출력하고, 상기 제1승산 수단(18)은 상기 분주 수단(14)에서 출력되는 상기 제1펄스 신호와, 상기 RS플립플롭 수단(36)에서 출력되는 상기 제2펄스 신호와, 상기 카운터 수단(30)에서 출력되는 상기 제6펄스 신호의 논리 연산을 실시함으로서 상기 제3펄스 신호를 출력하는 제1AND회로 수단(18)을 포함하는데, 상기 제6펄스 신호는 상기 소정 기간을 정의하기 위한 신호로서 사용되는 것을 특징으로 하는 자동 주파수 제어 회로.
  5. 제4항에 있어서, 상기 제2승산 수단(20)은 상기 분주 수단(14)에서 출력되는 상기 제1펄스 신호를 반전한 신호와, 상기 RS플립플롭 수단(36)에서 출력되는 상기 제2펄스 신호를 반전한 신호와, 상기 카운터 수단(30)에서 출력되는 상기 제6펄스 신호와의 논리 연산을 실시함으로서 상기 제4펄스 신호를 출력하는 제2AND회로 수단(20)을 포함하는 것을 특징으로 하는 자동 주파수 제어 회로.
  6. 제5항에 있어서, 상기 주파수 제어 수단(22, 24, 26, 28)은 상기 제어 전압을 유지하는 필터 수단(24)과, 상기 필터 수단(24)의 전하를 방전하기 위한 제1전원 수단(26)과, 상기 필터 수단(24)에 전하를 충전하기 위한 제2전원 수단(28)과, 상기 제1 및 제2AND회로 수단(18, 20)에서 출력되는 상기 제3 및 제4펄스 신호에 따라, 상기 필터 수단(24)을 상기 제1 및 제2전원 수단(26, 28)에 선택적으로 접속하는 스위치 수단(22)을 포함하며, 상기 스위치 수단(22)은 상기 제3 및 제4펄스 신호가 공급되지 아니할 때에는 상기 필터 수단(24)을 어느쪽의 전원 수단(26, 28)에도 접속하지 않는 것을 특징으로 하는 자동 주파수 제어 회로.
  7. 제1항 내지 제6항중 어느 한 항에 있어서, 상기 소정 주기(TH)의 타이밍이 되고 있어도, 상기 입력 회로 수단(16)이 상기 기준 펄스 신호(HS)를 수신하지 아니할때, 상기 주파수 제어 수단(22, 24, 26, 28)에 상기 발생한 제어 전압을 유지시키는 유지 수단(38, 40)을 아울러 구비하는 것을 특징으로 하는 자동 주파수 제어 회로.
  8. 제7항에 있어서, 상기 유지 수단(38, 40)은 상기 RS플립플롭 수단(36)의 반전 출력 신호를 데이타 입력으로 하고, 카운터 수단(30)에서 출력되는 상기 제6펄스 신호를 반전 클럭 신호로하는 D플립플롭 수단(38)과, 상기 D플립플롭 수단(38)의 출력 신호와 상기 카운터 수단(30)에서 출력되는 상기 제6펄스 신호를 논리 연산하고, 그 결과를 상기 제1 및 제2AND회로 수단(18, 20)에, 상기 소정 기간을 정의하기 위한 신호로서 공급하는 제3AND회로 수단(40)을 포함하는 것을 특징으로 하는 자동 주파수 제어 회로.
  9. 제1항 내지 제6항중 어느 한항 또는 제8항에 있어서, 상기 입력 회로 수단(16)이 상기 기준 펄스 신호(HS) 이외의 불필요한 펄스 신호(EP)를 수신하였을때, 그 불필요한 펄스 신호(EP)를 제거하기 위한 제거 수단(32, 34)을 아울러 구비하는 것을 특징으로 하는 자동 주파수 제어 회로.
  10. 제7항에 있어서, 상기 입력 회로 수단(16)이 상기 기준 펄스 신호(HS) 이외의 불필요한 펄스 신호(EP)를 수신하였을때, 그 불필요한 펄스 신호(EP)를 제거하기 위한 제거수단(32, 34)을 아울러 구비하는 것을 특징으로 하는 자동 주파수 제어 회로.
  11. 제9항에 있어서, 상기 카운터 수단(30)은 상기 기준 펄스 신호(HS)에 의하여 세트된 후 상기 소정 주기(TH)의 약 3/4의 주기에 대응하는 타이밍에서 상기 소정 주기(TH)의 약 1/4의 주기에 대응하는 펄스 폭을 가지는 제7펄스 신호를 출력하고, 상기 제거 수단(32, 34)은 상기 카운터 수단(30)에서 출력되는 상기 제7펄스 신호를 데이타 입력으로 하고, 상기 입력 회로 수단(16)에서 수신한 상기 기준 펄스 신호(HS)를 클럭으로하여, 상기 카운터 수단(30) 및 상기 RS플립플롭 수단(36)을 리세트하기 위한 리세트 신호를 출력하는 제2D플립플롭 수단(32)과, 상기 제2D플립플롭 수단(32)에서 출력되는 상기 리세트 신호를 지연하여, 상기 제2D플립플롭 수단(32)의 리세트 단자에 공급하기 위한 지연 수단(34)을 포함하는 것을 특징으로 하는 자동 주파수 제어 회로.
  12. 제10항에 있어서, 상기 카운터 수단(30)은 상기 기준 펄스 신호(HS)에 의하여 세트된 후 상기 소정 주기(TH)의 약 3/4의 주기에 대응하는 타이밍에서 상기 소정 주기(TH)의 약 1/4의 주기에 대응하는 펄스 폭을 가지는 제7펄스 신호를 출력하고, 상기 제거 수단(32, 34)은 상기 카운터 수단(30)에서 출력되는 상기 제7펄스 신호를 데이타 입력으로 하고, 상기 입력 회로 수단(16)에서 수신한 상기 기준 펄스 신호(HS)를 클럭으로 하여, 상기 카운터 수단(30) 및 상기 RS플립플롭 수단(36)을 리세트하기 위한 리세트 신호를 출력하는 제2D플립플롭 수단(32)과, 상기 제2D플립플롭 수단(32)에서 출력되는 상기 리세트 신호를 지연하여, 상기 제2D플립플롭 수단(32)의 리세트 단자에 공급하기 위한 지연 수단(34)을 포함하는 것을 특징으로 하는 자동 주파수 제어 회로.
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