KR100274527B1

KR100274527B1 - 동기화 회로

Info

Publication number: KR100274527B1
Application number: KR1019910017394A
Authority: KR
Inventors: 도날드헨리월리스
Original assignee: 크리트먼 어윈 엠; 톰슨 콘슈머 일렉트로닉스, 인코포레이티드
Priority date: 1990-10-03
Filing date: 1991-10-02
Publication date: 2000-12-15
Also published as: PT99141B; CN1060942A; DE69119345T2; EP0479142B1; SG89223A1; EP0479142A3; PT99141A; EP0479142A2; KR920009184A; CN1040602C; MY109239A; JPH0522624A; US5162910A; ES2086451T3; DE69119345D1; JP3379585B2; TR28000A

Abstract

위상 동기 루프 회로(10)는 동기화 신호를 재생한다. 제 1카운터(36)는 조정 가능한 고정된 시간 간격의 세트로 형성된 주기를 갖는 동기화 펄스를 발생시킨다. 제 2카운터는 비디오 신호에서 동기화 성분에 관련된 입력 및 동기화 펄스 간의 위상차를 연속적으로 측정한다. 상기 이상자는 입력과 동기화 펄스에서 조정가능한 시간 간격의 단부 사이에서 측정된다. 이러한 각각의 위상 측정 결과로 말미암아 지속적인 제어에 대한 주기 보정값 또는 조정 가능한 시간 간격과 이웃한 구간이 발생된다. 제 2카운터는 고정된 시간 간격의 단부에서 리셋된다. 루프 필터를 형성하는 회로는 합산기(16,18,20)제 1 스케일러(scaler)(22) 가산기(summer)(24), 그리고 주기 보정값을 알기 위해 특정 위상자 측정을 계산하는 제 2스케일러(26)으로 구성된다. 동기화 펄스에 반응하는 멀티플렉서는 상기 주기 보정값과 제 1카운터가 리세트 되는 시기를 결정하는 출력인 일정값 사이에서 선택된다.

Description

동기화 회로

제 1도는 본 발명에 따라 디지털 수평 위상 동기 루프로 구현된 동기화 회로를 나타낸 블럭도.

제2도는 제1도에 나타낸 위상 동기 루프 회로의 동작 설명을 위한 제1 타이밍도.

제3(a), 3(b) 및 3(c)도는 입력 신호의 주파수 변화에 따라 제1도에 나타낸 위상 제어 루프 회로의 동작 설명을 위한 제2 복합 타이밍도.

제4도는 제2도에 나타낸 스케일링 회로(26)의 동작 설명을 위한 도면.

제5도는 제1도에 나타낸 동기화 회로를 포함하는 비디오 처리 회로를 나타낸 블럭도.

〈도면의 주요부분에 대한 부호의 설명〉

12, 36 : 카운터 16, 24 : 가산회로

18, 28 : 리미터 20 : 래치

22, 26 : 스케일링 회로 30 : 멀티플렉서

34 : 비교기

본 발명은 비디오 신호로부터 동기화 신호를 재생시키는 회로에 관한 것으로서, 특히 디지털 수평 위상 동기 루프 회로 분야에 관한 것이다.

위상 동기 루프는 텔레비전 수상기에서 국부적인 수평 동기화 신호를 발생기키는데 사용되며, 이 수평 동기화 신호가 입력되는 비디오 신호의 수평 동기화 성분과 동기된다. 위상 동기 루프는 동기화 신호를 재생시키는 전압 제어식 오실레이터와, 입력 신호와 재생된 동기화 신호를 비교하여 에러 보정 신호를 발생시키는 위상 검출기와, 상기 오실레이터에 대한 제어 전압을 형성하는 저역 통과 필터로 구성되는 것이 일반적이다. 디지털 위상 동기 루프에서 위상 검출기 및 오실레이터는 클럭 구동식 카운터로 구현될 수 있다. 상기 저역 통과 필터는 래치, 어큐뮬레이터, 가산 회로 및 승산기의 조합으로 구현될 수 있다. 상기 디지털 위상 동기 루프의 정확도는 위상 에러의 측정과 오실레이터의 주파수의 제어에 있어서 디지털 연산의 분해능(resolution)에 부분적으로 좌우된다. 이 분해능은 클럭 주기의 구간들을 나타내는 연산을 수행하기 위해 카운터를 구동시키는 클럭 주파수와 디지털 회로의, 만일 있다고 가정한다면, 용량의 함수가 된다. 일반적으로 말해서, 디지털 위상 동기 루프의 복잡도(complexity)는 동기화 신호를 재생하는데 요구되는 정확도(accuracy)의 함수가 된다.

높은 클럭 주파수와 클럭 주기의 구간들에서 정확도를 요구하는 장치도 있다. 이러한 높은 클럭 주파수와 정확도는 입력되는 신호를 트래킹(tracking)하기 위해 채택되어 타이밍이나 위상에 있어서 더 높은 분해능을 추구함으로써 발생하는 지터(jitter)를 최소화한다. 어떤 장치에서는 지터를 최소화하는 것이 여전히 중요한 설계 기준으로 남아 있지만, 정확도를 덜 요구할 수도 있다. 어떤 종류, 예를 들면, 화상내 화상(PIP) 비디오 디스플레이에 있어서, 보조 화상, 즉 더 작은 크기의 삽입된 화상에 대해 이용 가능한 모든 비디오 정보를 이용하는 것이 반드시 실용적인 것이 아닐 수도 있다. 왜냐하면, 이용가능한 작은 영역에 사용할 수 있는 비디오 정보가 너무 많아질 수 있기 때문이다. 이러한 경우들에서 비디오 정보는 서브샘플링(부분 표본화)된다. 예를들어 상기 비디오 정보의 1/16만이 이용될 수도 있다. 이것이 의미하는 것은 더 적은 수의 수평 라인이 이용된다는 것이며, 각 라인상의 더 적은 정보가 이용된다는 것이다. 이러한 서브샘플링된 정보의 디스플레이는 수평 동기화 신호의 재생에 있어서 그 정확도가 떨어지는 것을 허용할 수 있으며, 이러한 경우에 본 발명에 따라 덜 복잡한 디지털 동기화 회로를 구현할 수 있다. 하지만 그렇게 하더라도, 지터는 최소화되어야 한다.

동기화 회로는 신호의 2개의 부분 주기 또는 펄스 부분들에 대응하는 2개의 시간 간격(time interval)을 생성함으로써 동기화 신호를 재생할 수 있다. 이 2개의 부분 주기 또는 펄스 부분들은 재생 신호를 형성하기 위해 조합될 수 있다. 많은 디지털 동기화 회로는 최대의 정확도를 달성하기 위해 각각의 시간 간격, 즉 각 부분 주기 또는 펄스 부분들의 지속 기간을 조정하게 된다. 이러한 기술은 2개의 시간 간격 또는 부분 주기들이 재생 신호의 각 주기에 대해 행해진 각 위상 측정에 따라 조정되어, 위상 측정을 처리하고 오실레이터를 구현하기 위해 사용된 하나 이상의 카운터를 조정하기 위한 회로를 필요로 하게 된다.

클럭 속도의 제공에 매우 편리하게 이용될 수 있는 신호는 색 부반송파(color subcarrier) 주파수 fsc, 특히 4×fac 주파수를 기본으로 한다. 4 ×fsc에서 910 클럭 펄스 주기의 시간 간격은 대략 14.3 MHz 이며, 이 값은 NTSC 시스템에서 통상의 비디오 신호의 수평 동기화 성분의 정규 주기에 대응한다.

본 발명의 동기화 회로는 한 클럭 주기의 재생된 동기화 신호에서 지터를 최소화하고, 한 클럭 주기가 정확하게 동작한다. 여기서 클럭 속도는 통상 4×fsc 이다. 이 동기화 회로는 비록 한 클럭 주기의 정확도가 적절한 어떠한 경우에서도 유용하다 하더라도, 수평 동기화 신호를 서브샘플링된 비디오 신호로 재생하는데 특히 유용하다. 게다가, 이 정확도는 입력 비디오의 동기화 신호가 단일 비트, 예컨대 최상위 비트(most significant bit)만으로 표현되는 경우에서도 달성될 수 있다.

본 발명에 따르면, 수평 동기화 회로는 두개의 부분 주기 또는 펄스 부분으로 재생되지만, 이 두개의 부분 주기 또는 펄스 부분중에서 하나만이 조정 가능하고, 다른 하나의 부분 주기 또는 펄스 부분은 일정하도록 구성한다. 예를 들면, NTSC 시스템에서 일정한 부분 주기 또는 펄스 부분은 4×fsc 로 455 클럭 주기의 시간 간격으로 설정된다. 이 값은 수평 동기화 신호의 정격 주기의 ½ 값이다.

본 발명의 다른 특징에 따르면, 위상 측정은 비디오 신호의 동기화 성분에 대응하는 입력 펄스와 재생된 각 동기화 펄스에서의 단지 하나의 부분 주기 또는 펄스 부분 사이에서 수행된다. 조정 가능한 부분 주기의 하강 에지는 예컨대, 위상 측정 타이밍 에지가 될 수 있다.

각 위상 측정값은 조정가능한 부분 주기 또는 펄스 부분의 주기를 변화시키기 위한 주기 보정값을 연산한 결과이다. 본 발명의 다른 특징에 따라, 위상 측정에 관련된 주기 보정값의 각 연산은 고정된 부분 주기 또는 펄스 부분의 말단 이후에 시작하고, 조정 가능한 부분 주기 또는 펄스 부분의 말단에서 종료된다. 그러므로 각각의 주기 보정값은 부분 주기 또는 펄스 부분을 결정하는 조정가능한 시간 간격의 바로 다음 시간 간격을 제어한다. 주기 보정이 필요하지 않을 경우, 선행 부분 주기와 동일한 지속 구간이 되는 경우에 이러한 조정이 중요한 의미를 가질 것이다. 각 동기화 펄스의 한 부분 주기가 조정 가능하다고 하지만, 각각의 연속적인 동기화 펄스에 대해서는 반드시 변경될 필요가 있는 것은 아니다.

본 발명에 따른 동기화 회로는 위상 측정과 이 위상 측정의 결과인 오실레이터의 새로운 주기 사이의 지연을 최소화함으로써 지터를 최소화하는데 유용하다. 유효한 지연이란 위상 검출기에 의해 처리되는 새로운 오실레이터 주기의 모든 결과를 위해 필요한 모든 시간을 포함한다. 상기 지연은 각각의 경우에 있어서 재생된 동기화 신호의 단일 주기에 대응하는 위상 동기화 회로의 출력 주기이다.

본 발명에 따른 동기화 회로는, 일정하고 조정가능한 펄스 부분을 발생시키는 제1 수단과; 상기 제1 수단에 대응하며 상기 일정하고 조정가능한 펄스 부분의 일련의 세트로 정해진 주기의 동기화 펄스를 형성하는 제2 수단과; 연속적인 동기화 펄스와 연속하는 입력 펄스 사이의 위상차를 측정함으로써 조정가능한 펄스 부분을 제어하기 위한 주기 보정값을 생성하는 제3 수단을 구비한다. 각 주기 보정 값은 각각의 위상차에 관련되어 조정가능한 펄스 부분을 제어하게 된다.

상기 제1 수단은 주기 보정값과 상수값 사이의 차를 결정하는 가산 수단과; 클럭 속도로 동작하는 카운트 수단과; 상기 카운트 수단이 상기 주기 보정값과 상수값 사이의 차와 동일한 출력값을 가질때마다 상기 카운트 수단을 리셋시키는 출력 신호를 발생시키는 비교 수단을 포함할 수 있다. 상기 제2 수단은 일정하고 조정가능한 각 펄스 부분 말단에서 상태를 변화시키는 출력을 갖는 쌍안정 수단을 포함할 수 있다. 상기 제3 수단은 동기화 펄스와 입력 펄스에서 연속적인 조정가능한 펄스 부분들 사이의 위상차를 측정한다. 상기 제3 수단은 입력 펄스 동안 카운트하고 동기화 펄스의 레벨에 따라 상향 카운트 및 하향 카운트하도록 인에이블되며, 일정한 펄스 부분의 종료에 대응하는 각 동기 펄스의 에지에 따라 리셋되는 업/다운 카운터를 구비할 수 있다.

동기 회로를 위한 저역 통과 필터는 각 위상 측정을 처리할 때 지연을 증가시키지 않고, 비디오 신호의 인입 동기화 성분의 주기에서 단기(short term) 또는 장기(long term)의 변동에 대해 더 정확하게 보상하기 위해 가중화된 주기 보정값을 생성하는 회로망을 포함할 수 있다. 이 회로망은 위상차 측정값을 연속된 합계로서 연속적으로 가산하기 위한 어큐뮬레이터와, 각각의 누산된 합계에 연속적인 가중화 위상차를 가산하여 조정된 위상차 측정을 한정하는 가산기와, 위상차 측정과 연속하는 합계의 상대적인 정도를 조정된 위상차 측정에 가중화하기 위한 스케일링 회로를 포함할 수 있다. 누산된 연속 합계와 주기 보정값의 범위는 제한이 가능하다.

본 발명에 따른 동기화 회로는 제1도에 블록도로 도시한 바와 같이, 디지털 수평 위상 동기화 루프(10)로서 구현된다. 이 디지털 수평 위상 동기화 회로(10)는 위상 동기 루프, 즉 위상 검출기, 저역 통과 필터 및 전압 제어식 오실레이터로 구성되며 디지털로 구현된다.

이 디지털 수평 위상 동기화 회로(10)는 입력 비디오 신호로부터 수평 동기화 신호를 재생한다. 라인(39)상의 재생된 동기화 신호는 플립플롭(38)의 출력 Q이다. 이 재생된 동기화 신호는 위상 동기 루프를 폐쇄시키는 출력 신호이며, 회로내의 여러개의 요소를 위한 제어 신호이기도 하다. 이 재생된 동기화 신호는 제2도에서 펄스로 나타낸 라인(41)상의 리셋 펄스를 발생시키는 펄스 발생 회로(40)에 대한 입력이 된다. 또한 이 재생된 동기화 신호는 래치(14, 20)에 대한 로드 또는 세트 제어 신호이고 멀티플렉서(30)를 위한 입력 선택 제어 신호이다.

업/다운 카운터(12)는 위상 검출기를 형성하고, 이 위상 검출기는 라인(39)상의 재생된 동기화 신호의 위상이 입력되는 신호, 예를 들면 라인(11)상의 비디오 소스로부터 제공되는 수평 동기화 신호와 비교한다. 이들 신호는 제2도에 Q(F/F 38) 및로 각각 나타내었다. 상기 Q(F/F 38)의 정(positive)에서 부(negative)로의 전이는펄스 동안 발생할 것으로 예상되는 조정가능한 타이밍 에지이다. 카운터(12)는펄스 동안 카운트하기 위해 인에이블된다. 상기 카운터가 인에이블될 때, Q(F/F 38)이 논리적 하이(논리적 "1")이면 상향 카운트되고, Q(F/F 38)이 논리적 로우(논리적 "0")이면 하향 카운트된다. 따라서, 상기 카운터의 출력은펄스 내에서 조정가능한 타이밍 에지의 상대적 위상 또는 위치의 측정값이다. 카운터(12)는 라인(13)상의 클럭 신호 입력에 의해 결정된 클럭 속도로 카운트한다. 이 클럭 속도는 실시예에서 4×fsc 주파수이다.

카운터(12)는 두가지 이점을 갖는다. 신호들이 동위상인 경우, 업 카운트는 다운 카운터와 동일하게 되며 출력은 0의 값이 된다. 만일 위상 측정이, 예컨대 출력 파형이 입력 파형보다 지연되는 한 클럭 주기로 끝난다면, 상향 카운트는 1씩 증가할 것이고, 하향 카운트는 1씩 감소할 것이다. 최종 출력은 위상차의 2배인 +2가 된다. 상기 위상 측정이, 예컨대 출력 파형이 입력 파형을 앞서가는 3개의 클럭 주기로 끝난다면, 상향 카운트는 3개씩 감소할 것이며, 하향 카운트는 3개씩 증가할 것이다. 최종 출력은 위상차의 2배인 -6이 된다.

카운터(12)의 출력은 래치(14)에 입력된다. 이 카운트값은 재생된 동기화 신호의 로우에서 하이로 전이하는 각각의 에지에서 래치(14)로 로딩된다. 로우에서 하이로 전이하는 에지는 고정된 펄스 부분 또는 시간 간격의 말단에 대응한다. 이 래치(14)는 저역 통과 필터를 형성하는 회로망에 대한 입력 버퍼가 될 수 있다. 가산 회로(16)의 출력은 리미터(18)에 대한 입력이며, 이 리미터(18)는 가산 회로(16)의 절대값을 도시된 값으로 제한한다. 리미터(18)의 출력은 래치(20)에 대한 입력이 된다. 리미터(18)의 출력 카운트값은 재생된 동기화 신호의 로우에서 하이로 전이하는 동일한 에지에서 래치(20)로 로딩된다. 래치(20)의 출력은 가산 회로(16)에 대한 제2의 입력이 된다. 가산 회로(16), 리미터(18) 및 래치(20)는 어큐뮬레이터를 형성하고, 이 어큐뮬레이터는 새로운 위상 측정값의 연속 합계(running sum)를 유지한다. 연속 합계의 범위는 리미터(18)의 제한 요소에 의해 결정된다. 저역 통과 필터 회로망의 부분은 제3(a)-3(c)도에 상세히 나타낸 바와 같이 입력 펄스의 주파수에서의 장기 변화를 트래킹한다.

또 래치(14)의 출력은 스케일링 회로(22)에 대한 입력이 된다. 스케일링 회로(22)는 실시예에서 래치(14)에서의 카운트값을 8의 카운트로 승산한다. 스케일링 회로(22)의 출력은 가산 회로(24)에 대한 하나의 입력이 된다. 리미터(18)의 출력, 즉 누산된 연속 합계 또는 장기 편향 카운트는 가산 회로(24)에 대한 다른 입력이 된다. 스케일링 회로(22)를 포함하는 신호 경로는 제2도와 관련하여 더 상세히 설명되는 바와 같이 전이 또는 단기 위상 편차를 트래킹한다. 상기 2개의 카운트가 가산 회로(24)에서 가산하여 조합된다. 스케이링 회로(22)에서는 승산기의 8의 카운트에 의해 전이 응답이 가중화된다.

스케일링 회로의 다른 구성도 동일한 결과를 달성할 수 있다는 것은 중요한 의미를 갖는다. 래치(14)에서의 값들에 대해 제1도에 도시한 바와 같이 스케일링 회로(22, 26)의 최종 결과는 승산한 값, 즉 "8"×"1/64" = "1/8"이다. 리미터(18)에서의 이 값들에 대한 최종 결과는 "1/64"로 승산된다. 이와는 달리, 예컨대 스케일링 회로(26)가 리미터(18)의 출력과 가산 회로(24)의 사이에 대신 배치되고, 가산 회로(24)의 출력이 리미터(28)에 대한 입력이 된다고 가정된다. 만일 스케일링 회로(22)의 스케일링 카운트가 "1/8"로 변경된다면, 루프 필터의 최종 결과는 동일하게 될 것이다. 래치(14)에서의 값들은 "1/8"로 승산되고, 리미터(18)의 값들은 "1/64"로 승산된다. 다수의 다른 구성들도 조정된 위상차 측정값에 연속 합계와 위상차 측정값의 상대적인 영향을 가중화하기 위한 스케일링 회로를 제공하는 것이 가능하다.

루프 필터는 다수의 이점을 갖는다. 첫째, 위상 동기 루프는 장기 편차보다는 전이 편차에 더욱 신속하게 응답하고, 리미터(18)에서의 누산된 값들의 결과에 의해 노이즈에 거의 영향을 받지 않는다. 둘째,펄스가 전혀 검출되지 않았다 하더라도, 결과는 "0"인 위상 측정값과는 다르지 않을 것이다. 다시 말해서 하나 이상의펄스가 없는 경우, 위상 동기 루프는 리미터(18)에서 누산된 장기 편차 카운트에 기초한 동기화 신호를 계속하여 재생할 것이며, 이것은 동기 검출이 재설정될 때까지 충분히 제공되어야 한다. 셋째, 장기 및 단기 트래킹에 대한 상대적인 가중치 카운트는 스케일링 회로(22)의 카운트를 변경시킴으로써 용이하게 조정될 수 있다.

가산 회로(24)의 출력은 스케일링 회로(26)에 대한 입력이 되며, 여기서 카운트 "1/64"로 가중화 카운트를 승산한다. 어큐뮬레이터와 스케일링 회로(22)의 결과에 기인한 위상 에러를 오버스테이트(overstate)하지 않기 위한 축소가 필요하다. 스케일링 회로(26)는 2의 보수 이진 분할로 동작하는 분할기이다. 이 분할은 출력값을 한정하기 위해 최하위 비트를 절단(truncation)하고 나머지 비트를 시프트(자리 이동)함으로써 실행된다. 출력은 제4도에 도시된 바와 같이 전체 입력 및 출력의 이산적인 진폭 함수이다. 각 단계의 크기는 64 카운트이다. 만일 입력값이 "0"에서 "+63"까지 이면, 출력은 "0"이다. 만일 입력값이 "+64"에서 "+127"까지 이면, 출력은 "+1"이다. 만일 입력값이 "+128"에서 "+191"까지 이면, 출력은 "-1"이다. 만일 입력값이 "-65"에서 "-128"까지 이면, 출력은 "-2"이고, 나머지도 동일하게 된다. 출력 함수는 "0" 입력값의 축에 대해 대칭은 아니다. 스케일링 회로(26)의 출력은 리미터(28)에 대한 입력이 되며, 가중화된 보정 카운트의 범위를 도시된 값으로 한정한다. 새로운 값은 고정된 전이 에지 이후에 그러나 보정 카운트가 이용되는 다음의 가변 전이 에지 전에 리미터(28)의 출력에서 설정될 것이다. 리미터(28)의 출력은 멀티플렉서(30)에 대한 하이 입력이 된다.

고정된 펄스 부분 및 가변 펄스 부분은 카운터(36)에 의해 교대로 그리고 연속적으로 재생된 고정된 시간 간격 및 가변 시간 간격에 대응한다. 카운터(36)는 카운터(12)와 동일한 클럭 속도 또는 주파수, 즉 4×fsc 로 동작한다. 시간 간격은 멀티플렉서(30)의 출력에 대한 함수이다. 멀티플렉서(30)의 출력은 리미터(28)에 있는 주기 보정값과 소정의 상수값중 하나가 될 것이다. 본 실시예에서 상수값은 "0"이고, 멀티플렉서(30)의 L 입력은 접지된다. H 입력에서의 주기 보정값은 재생된 동기화 신호가 하이일 때 출력으로서 선택될 것이다. L 입력에서의 "0"값은 재생된 동기화 신호가 로우일 때 출력으로서 선택될 것이다.

멀티플렉서(30)의 출력은 가산 회로(32)에 대한 하나의 입력이 되고, 가산회로(32)에 대한 다른 입력은 "455"이고, 이 값은 4×fsc 클럭 속도에서 NTSC 신호의 수평 동기 성분의 정규 주기의 1/2에 대응한다. 가산 회로(32)의 출력은 멀티플렉서(30)의 출력값과 "455"사이의 차이다. 멀티플렉서(30)의 출력값은 연속적인 주기 보정값과 일정한 값 "0"사이에서 교대로 반복될 것이다. 주기 보정값은 양, 음 또는 0의 값이 될 수 있다. 따라서, 주기 보정값은 카운터(36)에 의해 카운트된 매 다른 펄스 세트중 하나 또는 시간 구간에 영향을 미친다. 매 다른 펄스 부분중 나머지 하나 혹은 시간 구간은 상수값 "0"으로 결정될 것이다. 이러한 다른 세트는 논리적 로우 펄스 부분이다.

그러므로 상수값에 의해 결정되는 일정한 펄스 부분 또는 시간 구간은 "455" - "0" = "455" 클럭 주기의 일정한 지속 구간을 가질 것이다. 상기 주기 보정값에 의해 결정되는 조정가능한 펄스 부분 또는 시간 구간은 "455" - "+31" = "424"클럭 주기에서 "455" - "32" = "487" 클럭 주기까지의 범위에서 조정가능한 지속 구간을 가질 것이다. 이 범위는 리미터(28)의 상한 및 하한값을 나타낸다.

가산 회로(32)의 출력은 비교기(34)에 대한 입력 중 하나이다. 카운터(36)의 출력 카운트는 비교기(34)의 다른 입력이 된다. 카운터(36)의 출력 카운트가 가산 회로(32)의 출력값과 동일한 값이 될 때마다, 출력 펄스는 라인(35)상에 비교기(34)에 의해 발생된다. 출력 펄스는 카운터(36)를 리셋시키고, 플립플롭(38)을 자체 토글 입력 T에서 토글시킨다. 카운터(36)의 출력은 재생된 동기화 신호의 2배 주파수를 갖는 신호이다. 왜냐하면 카운터(36)는 재생된 동기화 신호의 전체주기에 대해 2배로 리셋되기 때문이다. 플립플롭(38)의 출력 Q는 각 토글 입력에 따라 상태를 변경시킨다. 카운터(36)의 출력 카운트 및 비교기(34)의 출력은 제2도에 도시하였다.

입력신호의 위상에서 단계 함수의 변화에 따른 제1도 회로 동작은 제2도에 나타낸 값들의 진행을 따라감으로써 이해할 수 있을 것이다.신호의 주파수는 여전히 일정한 것으로 가정된다. 래치(20) 및 리미터(18)에 대한 임의의 초기값도 동기화된 조건을 재설정하기 위해 필요한 반복 횟수를 감소시키기 위해 일정하다고 가정된다. 상기 리세트 펄스중 펄스 J는 출력 파형의 상승 에지에 따라 펄스 회로(40)에 의해 발생되고 업/다운 카운터(12)를 리세트시킨다. 각 리셋 펄스의 실제 폭은 4×fsc 클럭 속도 신호의 한 클럭 펄스에 대응한다. 이것은 리셋 펄스의 펄스 폭이 일정한 비율로 정해지게 도시되지 않은 제2도 및 제3(a)-3(c)도의 비율에 의해 너무 좁다. 출력 파형의 동일한 상승 에지는 래치(14, 20)를 세트시키고 멀티플렉서(30)의 출력 H 또는 L을 선택한다. 출력 파형 Q(F/F 38)는 리셋 펄스 J의 시간에서 입력 신호와 동기화되는 것으로 가정된다. 카운터(12)의 출력은 다수개의 선행하는 입력펄스 동안 "0"의 값으로 가정된다. 따라서, 래치(14)는 "0"을 포함하게 된다. 래치(20) 및 리미터(18)는 간단히 나타내기 위해 "+30"을 갖는 것으로 가정된다. 그 선택은 임의적이기 때문에, 제3(a)-3(c)에 도시한 바와 같이 "0"이 될 수도 있다. 그 결과 제3(a)-3(c)에서와 같이 더 긴 예들이 될 수 있다. 이들 초기값은 제2도의 리셋 펄스 J 바로 아래에 일련의 숫자들로 표시되어 있다. 이것은 재생 동기화 신호가펄스에 대해 앞서거나 지체되지 않는 동위상이라는 것을 나타낸다.

간단히 말해서, 각각의 위상 측정은 펄스 회로(40)로부터 리셋 펄스의 종료 이후에 개시하며, 래치(14)에 로딩되는 카운터(12)의 출력과 일치하는 다음 리셋 펄스까지 계속된다. 이 카운터(12)는 실제펄스뿐만이 아니라 노이즈에 의해서도 인에이블된다. 그러나 편의상, 카운터는펄스가 발생하는 동안 업/다운 카운터에 대해서만 인에이블되는 것으로 가정된다. 또 편의상, 각펄스의 정규 폭은 4×fsc 에서 60 클럭 주기인 것으로 가정된다. 그러나 회로는 한 클럭 주기내에서만 정확하다는 것에 주의하여야 한다. 따라서, 전체 업/다운 카운트는 항상 60 클럭 주기가 되지는 않으며 59나 61 클럭 주기가 될 수도 있는 것으로 예상할 수 있다. 이러한 편차는 제2도의 예에 포함되어 있지만, 제3(a)-3(c)도의 예에서는 없다. 노이즈를 고려해야 할 경우, 전체값은 정류값과는 다르게 될 수 있다. 사실상,펄스가 검출되지 않으면, 카운터(12)의 출력은 노이즈만을 반영하게 될 것이다.

제2도의 예에서 제1 위상 측정은펄스 A에서 발생된다. 카운터가 인에이블되는 동안, 카운터는 "+36"으로 상향 카운트하고 "-24"까지 하향 카운트한다.펄스 A의 종료 시점에서 업/다운 카운터 출력은 "+12"가 된다. 이것은 상기신호가 6 클럭 주기의 위상 변화를 수행하는 것을 의미한다. 재생된 동기화 회로는 상기 6 클럭 주기에 의한 위상에서펄스에 뒤진다. 이러한 위상 측정이 일어나는 동안 Q(F/F 38)은 로우가 되고, 멀티플렉서의 "0"출력을 선택한다. 가산 회로(32)에 의해 계산된 차는 "455"이며, 다음 고정 시간 간격 및 펄스 부분의 지속 구간을 이 값으로 고정시킨다. 리셋 펄스 K는 업/다운 카운터(12)를 리셋시키고, 출력 파형은 "+12"를 래치(14)에 로딩하고, 리미터(18)의 내용인 "+30"을 래치(20)에 로딩한다. 리미터(18)에서의 새로운 값은 "+42"가 되며, 이 값은 래치(20)에서의 값 "+30"에 래치(14)에서의 출력값 "+12"가 가산된 값이다. 스케일링 회로(22)의 출력은 "8"×"+12" ="+96"된다. 가산 회로(24)의 출력은 "+96" + "+42"= "+138"이 된다. 스케일링 회로(26)의 출력은 상기 설명된 바와 같이 디지털 연산의 2의 보수 특성에 따라 "+138"×"1/64" = "+2"가 된다. 카운터(36)는 이러한 계산이 처리되는 동안 카운트를 계속한다. 재생된 동기화 신호는 논리적으로 하이이고, 그 결과 H 입력으로부터의 "+2"는 멀티플렉서(30)의 출력이 된다. 가산 회로(32)의 출력은 "455" - "+2" = "453"이 된다. 따라서, 다음 조정가능한 시간 구간 및 펄스 부분은 "453" 클럭 주기이다.

그러므로, 그 바로 다음의 조정가능한 시간 구간 또는 펄스 부분은 위상 지연을 감소시키기 위해 다음펄스 B 동안 발생하는 위상 측정 에지가 화살표로 도시된 바와 같이 왼쪽으로 이동하도록 하는 정규값보다 더 짧은 2개의 클럭주기이다.

펄스 B 동안 시작하는 다음 시간 간격 또는 펄스 부분은 멀티플렉서(30)의 L 입력 선택에 의해 "455"클럭 주기로 고정된다.

펄스 B 동안 다음 위상 측정은펄스 A 동안 이전의 측정에 기초한 보정에 의해 위상 지연이 감소되었다는 나타낸다. 업/다운 카운터(12)의 출력은 "+8"이 된다. 리셋 펄스 L의 시점에서, 래치(14)에는 "8"이 로딩된다. 래치(20)에는 출력 파형에 의해 리미터(18)에서 이전값 "+42"가 로딩된다. 리미터(18)는 가산 회로(16)의 출력을 가지며, 이 출력값은 래치(14, 20)에서의 현재값의 합, 즉 "+42" + "+8" = "+50" 이다. 스케일링 회로(22)의 출력은 "+64"이다. 가산 회로(24)의 출력은 "+64" + "+50" = "+114"이다. 스케일링 회로(26)의 출력은 "+114" ×"1/64" = "+1" 이 된다. 멀티플렉서(30)의 H 출력은 "+1" 이다. 가산 회로(32)의 출력은 "455" - "+1" = "454"이다. 조정가능한 시간 간격 또는 펄스 부분은 위상 지연을 감소시키기 위해 다음펄스 C 동안 발생하는 조정가능한 타이밍 에지가 화살표로 도시된 바와 같이 왼쪽으로 이동하도록 하는 정규값보다 더 짧은 한 클럭 주기이다.

펄스 C 동안 개시하는 다음 시간 구간 또는 펄스 부분은 멀티플렉서(30)의 L 입력 선택에 의해 "455" 클럭 주기로 고정된다.

펄스 C 동안 다음 위상 측정은 위상 측정값이 감소되어 "5"로 되고 이 값은 3 클럭 카운트를 개선한 것이다. 측정 B로 부터 보정한 결과 2 카운트 개선된다. 다른 카운트 개선은 동기화 펄스가 클럭 주기의 정수의 지속 구간을 갖지 않는 결과로부터 된다. 그러므로 전체 카운트는 61이 아닌 60이 된다. 정규의 전체 카운트 60으로부터의 편차는 허용되는 것으로 증명되었다. 업/다운 카운터(12)의 출력은 "+5"이다. 카운터(12)는 펄스 L에 의해 리셋된다. 래치(14)에는 "+5"가 로딩되고 래치(20)에는 "+50"이 로딩되는데, 이 값은 출력 파형에 의해 리미터(18)에서의 이전값이다. 리미터(18)는 가산 회로(16)의 출력값을 가지며, 이 값은 래치(14) 및 래치(20)에서의 현재값의 합이다. 즉 "+5" + "+50" = "+55" 이다. 스케일링 회로(22)의 출력은 "+40"이 된다. 가산 회로(24)의 출력은 "+40" + "+55" = "+95"가 된다. 스케일링 회로(26)의 출력은 "+95"×"1/64" = "+1"이 된다. 멀티플렉서(30)의 H 출력은 "+1" 이 된다. 가산 회로(32)의 출력은 "455" - "+1" = "454"가 된다. 다음의 조정가능한 시간 간격 또는 펄스 부분은 위상 지연을 감소시키기 위해 다음펄스 D 동안 발생하는 조정가능한 타이밍 에지가 화살표로 도시된 바와 같이 왼쪽으로 이동하도록 하는 정규값보다 더 짧은 한 클럭 주기이다.

다음 시간 간격 또는 펄스 부분은 펄스 D 동안 시작되고, 멀티플렉서(30)의 L 입력 선택에 의해 "455" 클럭 주기로 고정된다.

펄스 D 동안 다음 위상 펄스 측정은 위상 지연이 이전 측정에 의한 보정에 기인하여 감소된 것을 나타낸다. 업/다운 카운터(12)의 출력은 "+4" 가 된다. 카운터(12)는 펄스 L에 의해 리셋된다. 래치(14)에는 "+4"가 로딩되고 래치(20)에는 "+55"가 로딩되며, 이 값은 출력 파형에 의해 리미터(18)에서의 이전 값이다. 리미터(18)는 가산 회로(16)의 출력을 가지며, 이 값은 래치(14, 20)의 현재값의 합으로서, "+4" + "+55" = "+59" 가 된다. 스케일링 회로(22)의 출력은 "+32"가 된다. 가산 회로(24)의 출력은 "+32" + "+59" = "+91" 이 된다. 스케일링 회로(26)의 출력은 "+91" ×"1/64" = "+1" 이 된다. 멀티플렉서(30)의 H 출력은 "+1"이 된다. 가산 회로(32)의 출력은 "455" - "+1" = "454"이다.

다음의 조정가능한 시간 간격 또는 펄스 부분은 위상 지연을 감소시키기 위해 다음펄스 E 동안 발생하는 조정가능한 타이밍 에지가 화살표로 도시된 바와 같이 왼쪽으로 이동하도록 하는 정규값보다 더 짧은 한 클럭 주기이다.

펄스 E 동안 개시하는 다음의 시간 간격 또는 펄스 부분은 멀티플렉서(30)의 L 입력 선택에 의해 "455" 클럭 주기로 고정된다.

펄스 E 동안 다음 위상 측정은 이전 측정의 보정에 의해 위상 지연을 감소시키는 것을 말한다. 업/다운 카운터(12)의 출력은 "+2" 이다. 카운터(12)는 펄스 L에 의해 리셋된다. 래치(14)에는 "+2"가 로딩되며, 래치(20)에는 "+59"가 로딩된다. 리미터(18)는 가산 회로(16)의 출력을 가지며, 이 값은 래치(14, 20)의 현재값의 합으로서, "+2" + "+59" = "+61" 이 된다. 스케일링 회로(22)의 출력은 "+16" 이 된다. 가산 회로(24)의 출력은 "+16" + "+61" = "+77"이 된다. 스케일링 회로(26)의 출력은 "+77" ×"1/64" = "+1"이 되며, 멀티플렉서(30)의 H 출력은 "+1" 이 된다. 가산 회로(32)의 출력은 "455" - "+1" = "454" 가 된다. 다음의 조정가능한 시간 간격 또는 펄스 부분은 위상 지연을 감소시키기 위해 다음펄스 F 동안 발생하는 조정가능한 타이밍 에지가 화살표로 도시된 바와 같이 왼쪽으로 이동하도록 하는 정규값보다 더 짧은 한클럭 주기이다.

펄스 F 동안 개시하는 다음의 시간 간격 또는 펄스 부분은 멀티플렉서(30)의 L 입력 선택에 의해 "455" 클럭 주기로 고정된다.

펄스 F 동안 다음 위상 측정은 위상 지연이 이전 측정에 따른 보정에 의해 감소된 것을 나타낸다. 업/다운 카운터(12)는 59 클럭 주기의 카운트 구간보다 짧아져서 "+1"이 된다. 카운터(12)는 펄스 L에 의해 리셋된다. 래치(14)에는 "+1"이 로딩되고, 래치(20)에는 "+61" 이 로딩된다. 리미터(18)는 가산 회로(16)의 출력을 가지며, 이 값은 래치(14, 20)에서의 현재값의 합으로서 "+1" + "+61" = "+62" 가 된다. 스케일링 회로(22)의 출력은 "+8" 이 되고, 가산 회로(24)의 출력은 "+8" + "+62" = "+70"이 된다. 스케일링 회로(26)의 출력은 "+70" ×"1/64" = "+1" 이 된다. 멀티플렉서(30)의 H 출력은 "+1"이다. 다음의 조정가능한 시간 간격 또는 펄스 부분은 위상 지연을 감소시키기 위해 다음펄스 G 동안 발생하는 조정가능한 타이밍 에지가 화살표로 도시된 바와 같이 왼쪽으로 이동하도록 하는 정규값보다 더 짧은 한 클럭 주기이다.

펄스 G 동안 개시하는 다음의 시간 간격 또는 펄스 부분은 멀티플렉서(30)의 L 입력 선택에 의해 "455" 클럭 주기로 고정된다.

펄스 G 동안 다음의 위상 측정은 위상 에러가 이전 측정에 기초한 보정에 의해 최종적으로 제거된 것임을 나타낸다. 업/다운 카운터(12)의 출력은 "0"이 된다. 카운터(12)는 펄스 Q 에 의해 리셋된다. 래치(14)에는 "0"이 로딩되고, 래치(20)에는 "+62"가 로딩된다. 리미터(18)는 가산 회로(16)의 출력을 가지며, 이 값은 래치(14, 20)의 현재값의 합으로서, "0" + "+62" = "+62" 가 된다. 스케일링 회로(22)의 출력은 "0" + "+62" = "+62" 이다. 스케일링 회로(26)의 출력은 "+62" ×"1/64" = "0" 이다. 멀티플렉서(30)의 H 출력은 "0" 이 된다. 가산 회로(32)의 출력은 "455" - "0" = "455" 이다. 다음의 조정가능한 시간 간격 또는 펄스 부분은 다음펄스 동안 발생하는 측정 에지를 동위상으로 유지하게 하는 정규값이다.

입력신호의 주파수 변화에 따른 제1도의 회로 동작은 제3(a)-3(c)도에 나타낸 값들의 진행을 따라감으로써 이해될 수 있을 것이다.신호의 주파수가 갑자기 조금 증가하는 경우, 주기 T는 4 ×fsc에서 910 클럭 주기의 정규값으로부터 909 클럭 주기로 감소하는 것으로 가정된다. 또 각펄스는 60 클럭 주기의 일정한 폭을 갖는 것으로 가정된다. 제3(a)도에 따라 재생된 동기화 신호는 리셋 펄스 a 아래의 열에 있는 "0"들로 표시된 리셋 펄스 시간에서 입력신호 위상과 동위상이다. 이 예에 대해 기준선 타이밍 표시로서 정의된펄스 A 동안 위상 측정 에지에 대해서는 보정이 이루어지지 않는다. 이 기준선은 910 클럭 주기의 주기 T에 대응하는 정규 주파수로 일정하게 유지되는 가정적 타이밍 신호를 나타낸다. 제3(a)-3(c)도에 나타난 바와 같이,PHASE 숫자열과 Q(F/F 38) 에서의 위상 측정은 이 가정적 신호에 상대적이다. 어떤 주어진 시간에서의와 Q(F/F 38) 의 위상 측정값에서의 차는 서로에 대해 상대적인및 Q(F/F 38)의 위상을 나타낸다. 이러한 기준선 신호의 사용으로 다음의 설명을 용이하게 할 수 있다.

펄스 A 의 개시에 있어서,신호의 주파수는 주기가 한 클럭 주기씩 감소되는 정도로 증가한다. 이로 인해,신호는 출력 파형 Q(F/F 38)를 앞서가기 시작한다. 기준선 신호에 대하여, 각각의 연속적인펄스는 하나의 부가적인 클럭 주기를 앞서가는신호가 된다. 이것은 제3(a)-(c)도에서의PHASE 열의 값들로 나타내었다. 기준선 신호에 대한 출력 파형의 위상은 지정된 Q(F/F 38) PHASE 값의 열로 표시되어 있다. 이 예에 있어서, 위상 동기 루프의 동작은 출력 파형이 입력 신호를 따라잡도록 하여 더 높은 주파수를 동기를 유지하여야 한다. 이 신호들은 각각이 기준선 신호에 대하여 동일한 위상을 가질 때 서로 동위상으로 회복될 것이다.

각 주기 보정값의 발생은 제2도에 도시된 것과 동일하며, 따라서 동기화를 재설정하기 위해 필요한 각각의 반복은 상세히 개시되지 않았다.신호는 리셋 펄스 e 의 시간에 의해 4 클럭 주기만큼 앞서게 된다.펄스 E 에서의 위상 측정은 "0"이 아닌 제1 주기 보정값이 된다. 리셋 펄스 f 이후에,펄스는 기준선을 5 클럭 주기만큼 앞서게 되고, 출력 파형은 기준선을 1 클럭 주기만큼 앞서게 된다. 위상 에러는 최대가 되고, 리미터(18)에 누적된 값에 기인하여 제3(b)에 있는펄스 d를 통하는 레벨로 유지된다.

펄스 K 에서의 위상 측정은 리미터(18)에 누적된 상위값에 기인하여 주기 보정값 "+2"가 된다.펄스 L 에서의 위상 측정은,신호가 기준선을 7 클럭 주기만큼 앞서고, 출력 파형이 기준선을 8 클럭 주기만큼 앞선다는 것을 나타낸다. 위상 에러는 현재 3 클럭 주기만큼 감소되었다.펄스 M 에서의 위상 측정은 주기 보정값이 "+2"가 되고, 이 값은펄스 N 에서 측정된 위상 에러를 2 클럭 주기까지 감소시킨 것이다. "+2"의 주기 보정값은 위상 에러가 감소하고 그래서 가산 회로(24)에 대한 전이 경로 부담이 감소한다 하더라도 리미터(18)에서의 값이 증가함에 따라 더 빈번하게 된다.

펄스 Q 에서의 위상 측정은 주기 보정 값이 "+2" 가 된다.펄스 R 에서,신호는 기준선을 17 클럭 주기만큼 앞서가며, 출력 파형은 기준선을 16 클럭 주기만큼 앞서간다. 위상 에러는 단지 1 클럭 주기만큼 감소되었다. 이 위상 에러는 제3(c)도에서펄스 Y 를 통해 계속된다.

펄스 Y 에서의 위상 측정은 주기 보정값이 "+2" 가 된다.펄스 Z 에서, 출력 파형은 각각이 기준선을 25 클럭 주기만큼 앞서감에 따라 입력신호와 완전하게 동기화된다.펄스 Z 에서의 위상 측정은 위상 에러가 0 클럭 주기를 갖는다. 전이 경로는 가산 회로(24)에 영향을 미치지 않는다. 그러나, 리미터(18)에 누산된 값은 측정된 위상 에러가 0 이라 하더라도, 위상 보정값은 "+1"이다. 따라서, 신호는 여전히펄스 A'에서 동위상을 유지하며, 각각은 26 클럭 주기만큼 기준선을 앞서게 된다. 따라서, 리미터(18)에 누산된 값은 입력 신호에서의 장기 주파수 편자를 트래킹하는데 유용하다.

실제의 반복 횟수는 단계 함수가 변경되거나 주파수가 변경된 후, 또는 이들의 조합 후에, 입력 신호의 동기화를 재설정할 필요가 있으며, 리미터(18)에 누산된 값뿐만 아니라 편차의 특성 및 정도에 좌우되게 된다.

업/다운 카운터(12)에 의한 위상 측정은 음수가 될 수 있으며, 이것은 재생된 동기화 신호가펄스를 앞선다는 것을 의미한다. 리미터(28)와 멀티플렉서(30)까지 진행하는 음수는 조정가능한 시간 간격 또는 펄스 부분을 증가시킬 것이다. 만일 예컨대, 위상 보정값이 "+2" 인 경우, 가산 회로(32)의 출력은 "455" - "-2" = "457" 이 될 것이다. 조정가능한 시간 간격 또는 펄스 부분은 정규 주기보다 더 긴 2 클럭 주기가 될 것이다. 이로 인해, 조정가능한 부분 주기 또는 펄스 부분의 하강 에지인 위상 측정 에지는 제3(a)-(c)도를 참조하여 기준선 신호에 대하여 오른쪽으로 이동하게 된다.

입력되는 신호의 주파수는펄스 B' 에서 910 클럭 주기의 주기 T에 대응하는 공칭 주파수로 다시 변경된다. 이 위상 동기 루프는 리미터(18)에서의 값과 이전 측정값에 기초하여 위상 에러를 더 크게 만든다. 그 차는 1 클럭 주기이며, 위상 에러 측정값은 "-2" 이다. 결국, 동기화는 리미터(18)에 누산된 값이 감소하고 조정가능한 펄스 부분이 455 클럭 주기보다 더 길게 됨에 따라 재설정될 것이다.

본 발명의 동기화 회로와 결합되는 비디오 처리 회로(50)가 제5도에 블록도로 도시되어 있다. 복합 비디오 신호는 아날로그/디지털 변환기(52)에 의해 디지털 포맷으로 변환된다. 이 비디오 신호는 다중 화상 디스플레이에서의 더 작은 삽입 화상, 예컨대 화상내 화상(PIP)과 같은 보조 디스플레이를 위한 소스로서의 기능을 할 것이다. 동기 신호와 비디오 신호는 크로마 및 동기 프로세서(54)에 의해 서로 분리된다. 예컨대, Y, U, V 포맷에서의 비디오 정보는 비디오 램(64)에의 저장을 위해 회로(62)에 의해 서브샘플링되며, 여기서, 보조 화상의 각각의 필드 또는 프레임을 위한 래스터 맵이 주 신호와 함께 디스플레이에 앞서 연속적으로 저장된다. 비디오 램은 다수의 신호로 제어된다. 기록 어드레스 발생기(66)에 의해 기록 어드레스가 제공된다. 판독 어드레스 발생기(68)에 의해 판독 어드레스가 제공된다. 다른 제어 신호들은 판독 및 기록 인에이블 신호들이다.

수평 동기화 신호는 회로(56)에 의해 그 최상위 비트까지 절단될 수 있지만, 모든 장치에서 필요로 하는 것은 아니다. 최상위 비트는 인버터(58)에 의해 반전 되어 업/다운 카운터의 입력에 대해 적당한 극성으로 될 필요가 있다. 이 최상위 비트는 위상 동기 루프 회로(10)의 두 입력중 하나이다. 다른 입력은 4 ×fsc 클럭이다. 재생된 수평 동기화 신호는 보조 비디오 신호의 수평 동기화 신호로 위상 동기되고, 기록 타이밍 제어 회로(60)에 대한 입력이 된다. 이 기록 타이밍 제어(60)에 대한 다른 입력은 크로마 및 동기 프로세서(54)의 수평 동기 출력이 된다. 이 기록 타이밍 제어 회로(60)는 기록 어드레스 발생기(66)를 위한 기록 인에이블 신호와 타이밍 제어 신호를 발생시킨다. 기록 인에이블 신호는 서브샘플링된 비디오 신호와 적절하게 타이밍되고, 기록 어드레스 발생기는 정확한 어드레스를 생성함으로써, 비디오 서브샘플은 비디오 램(64)에 정의된 래스터 맵의 적절한 위치에 항상 저장된다. 판독 인에이블 신호와 판독 어드레스 신호는 주 화상 디스플레이와 동기를 이루는 래스터 맵핑된 비디오 서브샘플의 독출을 제어한다.

본 발명에 따른 위상 동기 루프 회로(10)는 양호한 노이즈 제거를 나타내는 동일한 시간 동안 충분히 빠른 입력 동기화 신호를 트래킹하는데 적절한 대역폭을 갖는다. 이 위상 동기 루프 회로(10)의 정확도는 주 화상과 보조 화상의 경계에서 지터를 최소화할 수 있다.

Claims

동기화 회로에 있어서, 고정된 시간 간격과 조정가능한 시간 간격을 생성하는 제1 수단(32, 34, 36)과; 상기 제1 수단에 응답하여, 상기 고정된 시간 간격과 조정가능한 시간 간격의 연속적인 세트에 의해 정해진 연속 주기를 갖는 동기화 펄스의 신호를 생성하는 제2 수단(38)과; 상기 연속 주기를 갖는 동기화 펄스와 연속 입력 펄스 사이의 위상차를 측정함으로써, 상기 조정가능한 시간 간격을 제어하는 주기 보정값을 생성하는 제3 수단(12)을 구비하는 것을 특징으로 하는 동기화 회로.
제1항에 있어서, 상기 제1 수단(32, 34, 36)은 카운터 수단인 것을 특징으로 하는 동기화 회로.
제1항에 있어서, 상기 제2 수단은 상기 고정된 시간 간격과 조정가능한 시간간격 각각의 말단에서 상태를 변경시키는 출력(Q)를 갖는 쌍안정 수단(38)인 것을 특징으로 하는 동기화 회로.
제1항에 있어서, 상기 제3 수단(12)은 상기 동기화 펄스와 입력 펄스에서의 연속적인 조정가능한 시간 간격들 사이의 위상차를 측정하는 것을 특징으로 하는 동기화 회로.
제1항에 있어서, 상기 위상차와 관련된 주기 보정값은 각각 상기 조정가능한 시간 간격의 다음의 연속하는 조정가능한 시간 간격을 제어하는 것을 특징으로 하는 동기화 회로.
제1항에 있어서, 상기 동기화 펄스에 따라, 상기 제1 수단(32, 34, 36)에 상기 주기 보정값의 각각과 교번인 소정의 값을 출력으로서 제공하는 멀티플렉싱 수단을 포함하는 것을 특징으로 하는 동기화 회로.
제1항에 있어서, 상기 제1 수단은, 상기 주기 보정값과 상수값 사이의 차를 결정하는 가산 수단(32)과; 클럭 속도로 동작 가능한 카운터 수단(36)과; 상기 카운터 수단(36)이 상기 주기 보정값과 상수값 사이의 차와 동일한 출력값을 가질 때마다 상기 카운터 수단(36)을 리셋시키는 출력 신호를 생성하는 비교 수단(34)을 구비하는 것을 특징으로 하는 동기화 회로.
제1항에 있어서, 상기 주기 보정값을 가중화하는 저역 통과 필터링 수단(22, 28)을 포함하는 것을 특징으로 하는 동기화 회로.
제1항에 있어서, 상기 위상차 측정값을 연속 합계로서 연속적으로 가산하는 누산 수단(16, 20)과; 조정된 위상차 측정값을 생성하기 위해 상기 가중화된 연속 위상차 측정값에 상기 누산되는 연속 합계 각각을 가산하는 가산 수단(24)과; 상기 조정된 위상차 측정값에 대한 상기 연속 합계 및 위상차 측정값의 상대적인 영향을 가중화하는 수단(22, 26)을 구비하는 것을 특징으로 하는 동기화 회로.
제9항에 있어서, 상기 누산되는 연속 합계의 값을 한정하는 수단(18)과; 상기 주기 보정값의 값을 한정하는 수단(28)을 구비하는 것을 특징으로 하는 동기화 회로.
제1항에 있어서, 상기 제3 수단은 상기 입력 펄스 동안 카운트하기 위해 인에이블되고, 상기 동기화 펄스의 레벨에 따라 상향 및 하향 카운트하며 상기 고정된 시간 간격의 말단에서 리셋되는 업/다운 카운터(12)인 것을 특징으로 하는 동기화 회로.
위상 측정 에지에 의해 종료되는 조정가능한 부분 주기와 고정된 부분 주기에 의해 형성되는 연속적인 주기를 갖는 동기화 펄스의 신호를 재생하기 위한 제1 수단(38)과; 상기 연속하는 동기 측정 에지와 연속하는 입력 펄스 사이의 위상차를 측정함으로써 상기 조정가능한 부분 주기를 변경하는 주기 보정값을 생성하는 제2 수단(12)과; 상기 주기 보정값과 소정값에 따라 상기 조정가능한 부분 주기와 고정된 부분 주기를 생성하는 제3 수단(32, 34, 36)을 구비하는 것을 특징으로 하는 동기화 회로.
제12항에 있어서, 상기 제1 수단은 상기 고정된 부분 주기와 조정가능한 부분 주기의 각각의 말단에서 상태를 변경시키는 출력을 갖는 쌍안정 수단(38)인 것을 특징으로 하는 동기화 회로.
제12항에 있어서, 상기 위상차 각각에 관련된 상기 주기 보정값은 상기 조정 가능한 부분 주기의 다음의 연속적인 조정가능한 부분 주기를 제어하는 것을 특징으로 하는 동기화 회로.
제12항에 있어서, 상기 동기화 펄스에 따라, 상기 제3 수단(32, 34, 36)에 상기 주기 보정값의 각각과 교번인 소정의 값을 출력으로서 제공하는 멀티플렉싱 수단을 포함하는 것을 특징으로 하는 동기화 회로.
제12항에 있어서, 상기 제3 수단은, 상기 주기 보정값과 상수값 사이의 차를 결정하는 가산 수단(32)과; 클럭 속도로 동작 가능한 카운터 수단(36)과; 상기 카운터 수단이 상기 주기 보정값과 상수값 사이의 차와 동일한 출력값을 가질 때마다 상기 카운터 수단을 리셋시키는 출력 신호를 생성하는 비교 수단(34)을 구비하는 것을 특징으로 하는 동기화 회로.
제12항에 있어서, 상기 주기 보정값을 가중화하는 저역 통과 필터링 수단(22, 28)을 구비하는 것을 특징으로 하는 동기화 회로.
상기 위상차 측정값을 연속 합계로서 연속적으로 가산하는 누산 수단(16, 20)과; 조정된 위상차 측정값을 생성하기 위해 상기 가중화된 연속 위상차 측정값에 상기 누산되는 연속 합계 각각을 가산하는 수단(24)과; 상기 조정된 위상차 측정값에 대한 상기 연속 합계 및 위상차 측정값의 상대적인 영향을 가중화하는 수단(22, 26)을 구비하는 것을 특징으로 하는 동기화 회로.
제18항에 있어서, 상기 누산되는 연속 합계의 값을 한정하는 수단(18)과; 상기 주기 보정값의 값을 한정하는 수단(28)을 구비하는 것을 특징으로 하는 동기화 회로.
제12항에 있어서, 상기 제2 수단(12)은 상기 입력 펄스 동안 카운트하기 위해 인에이블되고, 상기 동기화 펄스의 레벨에 따라 상향 및 하향 카운트하며 상기 고정된 시간 간격의 말단에서 리셋되는 업/다운 카운터인 것을 특징으로 하는 동기화 회로.
동기화 신호를 생성하는 디지털 위상 동기 루프 회로에 있어서, 연속적인 시간 간격을 카운트함으로써 제1 주파수를 갖는 타이밍 신호를 생성하는 카운터 수단(36)과; 상기 제1 주파수보다 작은 제2 주파수를 갖는 동기화 신호를 생성하기 위해 상기 타이밍 신호를 분할하는 수단(38)과; 상기 카운터 수단(36)을 리셋하고, 상기 시간 간격의 말단에서 상기 분할 수단을 클로킹하는 수단(34)을 구비하며, 상기 동기화 신호는 각각의 주기에서 측정 에지를 가지고, 상기 제2 주파수를 갖는 입력 신호와 상기 동기화 신호의 측정 에지 사이의 위상차의 측정값을 생성하는 수단(12)과; 상기 리셋 수단을 제어하기 위한 상기 위상 측정값에 대한 주기 보정값을 생성하는 저역 통과 필터링 수단(22, 28)을 구비하는 것을 특징으로 하는 디지털 위상 동기 루프 회로.
제21항에 있어서, 상기 동기화 신호는 각 주기에서 위상 측정값을 생성하기 위한 상기 수단(12)을 제어하고, 위상 측정값을 생성하는 상기 수단(12)을 리셋하기 위한 제어 에지를 갖는 것을 특징으로 하는 디지털 위상 동기 루프 회로.
제21항에 있어서, 상기 제1 주파수는 상기 제2 주파수의 정수배인 것을 특징으로 하는 디지털 위상 동기 루프 회로.
제21항에 있어서, 상기 제2 주파수는 비디오 신호를 위한 수평 스캐닝 주파수인 것을 특징으로 하는 디지털 위상 동기 루프 회로.
제21항에 있어서, 상기 연속하는 시간 간격의 교번하는 각각의 시간 간격은 상기 주기 보정값에 의해 지속 기간이 제어되고, 상기 연속하는 시간 간격의 교번하는 각각의 다른 시간 간격은 고정된 지속 기간인 것을 특징으로 하는 디지털 위상동기 루프 회로.